JP3570736B2

JP3570736B2 - スケルチ認定回路のための差動信号受信機回路

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Publication number: JP3570736B2
Application number: JP07810593A
Authority: JP
Inventors: ジョーン・マイケル・ウィンチ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1992-04-06
Filing date: 1993-04-05
Publication date: 2004-09-29
Anticipated expiration: 2019-09-29
Also published as: KR930022715A; DE69312995D1; DE69312995T2; JPH0669817A; EP0565240A1; EP0565240B1; US5418820A

Description

【０００１】
この出願は、１９９０年１１月３０日に米国に出願の「リンクパルスを使用する改良された自動極性検出および訂正の方法と装置」と題された米国特許出願連続番号第７／６２０，９８０号の一部継続出願であり、それは１９９０年２月１５日出願の「ねじれた対のミディアムアクセスユニット」と題された米国特許出願連続番号第７／４８０，４２６号の一部継続出願であり、あらゆる目的のためにすべてがここに引用により援用される。
【０００２】
【発明の背景】
この発明は、差動受信機のための遷移検出器およびパルス幅認定回路のための装置および方法に関する。援用された特許出願連続番号７／４８０，４２６号は、遷移検出器およびパルス幅認定回路の１つの実施例を提供している。その特許出願は、１対のねじれた対のケーブルによって相互接続されるミディアムアタッチメントユニット（ＭＡＵｓ）を含む通信ネットワークを開示している。あらゆる目的のために明白に引用により援用されているＩＥＥＥ８０２．３１０ＢＡＳＥ−Ｔの規格に従って、ねじれた対のケーブルは、あるＭＡＵから別のＭＡＵへデータパケットとリンクビートパルスとを伝送する。その規格は、あるＭＡＵがデータパケットを別のＭＡＵに伝送していないときにはそれは周期的にリンクパルスをＭＡＵに伝送しＭＡＵ間のリンクの統合性をテストしなければならない、ということを要求している。図１は、プリアンブル部分とデータ部分と伝送終了区切り記号（ＥＴＤ）部分とを有し、マンチェスター符号化信号と呼ばれる１つのそのようなパケットの１つの例を示している。プリアンブル部分はハイおよびロウの遷移の交互の連続であり、ＥＴＤは特定された最小限の時間の持続期間のハイレベルである。
【０００３】
図２（Ａ）と図２（Ｂ）とは、ＩＥＥＥ仕様に従った２つの受入れ可能なリンクパルスの伝送波形を示している。リンクパルスの波形は、特定されたパルステンプレートに適合するハイ遷移であるか、またはロウ遷移がその後に続くハイ遷移である。
【０００４】
第７／４８０，４２６号の特許出願は、特定のＭＡＵによるマンチェスター符号化信号の受信だけがそのＭＡＵの回路を活性化し、予め定められた方法で入力信号に差動するであろうということを確実にするためのノイズ除去装置である高性能のスケルチ回路をさらに開示している。スケルチ回路は、マンチェスター信号とリンクビートパルスとノイズとを適切に区別するために、受信入力での信号の特徴についての必要な情報を要求する。この発明は、入力信号の特徴についての必要な情報を決定しかつ与えるための改良された装置を提供する。
【０００５】
【発明の概要】
この発明は、スケルチ回路の遷移シーケンスチェック回路がマンチェスター符号化信号を検出できるように、受信信号の全ての遷移を検出するための装置および方法を開示する。この発明はまた、正および負のリンクパルス検出器だけではなく、パケットの終りを合図する伝送終了区切り記号（ＥＤＴ）検出回路をも提供している。
【０００６】
したがって、１つの実施例においては、この発明はスケルチ認定回路のための差動信号受信機回路を提供し、それは差動信号の正の半分に応答する第１の正の縁検出器と、差動信号の負の半分に応答する第２の正の縁検出器と、２つの入力が第１および第２の正の縁検出器の出力に接続され、検出器出力パルス信号の論理和を行なうための論理手段と、入力が論理手段の出力に接続され、差動入力信号の遷移が起こらない予め定められた時間期間を検出するための伝送終了区切り記号（ＥＴＤ）検出器と、論理手段の出力および第１と第２との正の縁検出器の出力に応答する負または正のリンクパルス信号を検出するためのリンクパルス検出器とを含む。
【０００７】
この発明の性質および利点は、下の説明および図面を参照すればさらに理解されるであろう。
【０００８】
【好ましい実施例の説明】
図３はこの発明の好ましい実施例の回路図である。この実施例は、４つの基本的な機能ブロック、つまり差動入力信号ＰＳＱの正の半サイクルに作動する第１の前縁検出器１０と、差動入力信号ＮＳＱの負の半サイクルに作動する第２の前縁検出器１２と、伝送終了区切り記号（ＥＴＤ）検出器１４と、正および負のリンクパルス検出器１６とを含む。入力信号ＰＳＱおよびＮＳＱは、図１に示されるマンチェスター符号化信号を表わす振幅認定差動信号である。図４は、ＰＳＱおよびＮＳＱ信号ならびにそれらの論理反転ＰＳＱＬおよびＮＳＱＬをそれぞれ示している。
【０００９】
第１の前縁検出器１０は、コンデンサ１０２を論理ハイまで充電するために電流源１０１がコンデンサ１０２の頂部プレートに接続されるワンショット回路である。コンデンサ１０２の他方のプレートは、接地端子に接続している。トランジスタ１０３は、コンデンサ１０２に接続し、コンデンサ１０２に放電経路を与える。ＰＳＱＬ入力信号は、トランジスタ１０３のゲートを駆動する。２−入力ＯＲゲート１０４は、第１の入力がコンデンサ１０２の頂部プレートに接続され、第２の入力がグローバルリセット入力信号ＲＳＴに接続される。ＯＲ１０４の出力は、Ｄ型フリップフロップＤＦＦ１０５のクリア入力ＣＬＲを駆動する。ＤＦＦ１０５のＤ入力は電源端子（論理ハイ）に接続し、そのクロック入力ＣＰおよびＣＰＬはそれぞれＰＳＱおよびＰＳＱＬに接続する。ＤＦＦフリップフロップは、そのクロック入力（ＣＰ）でクロック信号のロウからハイへの遷移の際そのＤ入力からそのＱ出力へのデータをラッチする。
【００１０】
図５は、ワンショット回路の動作を一連の波形図で示している。ＲＳＴ入力での論理ハイは、ＤＦＦ１０５を含むすべてのＤＦＦをクリアすることによって全回路をリセットし、ノードＮ２９と呼ばれるそのＱ出力で論理ロウをもたらす。一旦ＲＳＴが取除かれる（すなわち、デアサートされる）と、それがＰＳＱで入力信号の立上り縁によってクロックされるまで、ＤＦＦ１０５の状態は変わらないであろう。入力信号がないとき（ＰＳＱ＝“０”）、ＰＳＱＬ入力はトランジスタ１０３をオンにしてノードＮ２と呼ばれるコンデンサ１０２の頂部プレートを接地に短絡し、かつコンデンサ１０２を放電する。ＤＦＦ１０５のＤ入力が論理ハイに接続されているので、ＰＳＱでの第１の立上り縁はＤＦＦ１０５をクロックしＮ２９をハイにさせる。しかしながら同時に、ＰＳＱＬはロウになりトランジスタ１０３をオフにし電流源１０１がコンデンサ１０２を充電し始めることを可能にする。コンデンサ１０２を通る電圧が論理ハイのしきい値に達するとすぐに、ＯＲ１０４の出力（ノードＮ３）はハイにアサートされ、ＤＦＦ１０５をクリアするであろう（すなわち、出力Ｎ２９がロウになる）。したがって、ノードＮ２９はＰＳＱの各々の立上り縁でハイにアサートされかつその後短期間で論理ロウに戻る。このパルスの幅は、電流源１０１の電流の大きさおよびコンデンサ１０２のキャパシタンスの大きさによって制御され、たとえば１５ナノ秒に設定されるであろう。このパルスは、差動入力の正の半分であるＰＳＱに対応するため、正の半サイクルパルスと呼ばれる。ノードＮ２９でのこの正の半サイクルパルスは、ＰＳＱ入力でＡＮＤ処理され、高性能のスケルチ回路によって要求されるＰＳＱＣＬＫ信号を発生する。このＡＮＤゲートは、インバータ２０の前にあるＮＡＮＤ１８からなる。したがって、ＰＳＱの各々の正の遷移で、ＰＳＱＣＬＫ信号は１５ナノ秒のパルスかまたは入力信号が１５ナノ秒よりも少ないときには入力信号ＰＳＱの幅とちょうど同じ幅のパルスを伝える。
【００１１】
第２の前縁検出器１２は、上述の第１の前縁検出器１０と同じであるワンショット回路である。ＰＳＱおよびＰＳＱＬの代わりに、この検出器１２への入力は差動入力信号の負の半サイクルに対応するＮＳＱおよびＮＳＱＬである。したがって、ＮＳＱの各々の正の遷移で、ＮＳＱＣＬＫ信号は１５ナノ秒のパルスかまたは入力信号が１５ナノ秒よりも少ないときには入力信号ＮＳＱの幅とちょうど同じ幅のパルスを伝える。
【００１２】
ＥＤＴ検出器１４は電流源１４１がノードＮ８と呼ばれるコンデンサ１４２の頂部プレートに接続される、コンデンサ１４２を論理ハイまで充電するためのタイミング回路である。コンデンサ１４２の他方のプレートは接地に接続される。トランジスタ１４３はコンデンサ１４２に接続しそのゲートが論理ハイにアサートされるとコンデンサ１４２に放電経路を与える。ノードＮ８は、インバータ１４４の入力に接続し、その出力は第２のインバータ１４５の入力を駆動する。インバータ１４４および１４５の出力は、それぞれＤ型フリップフロップＤＦＦ１４６のクロック入力ＣＰおよびＣＰＬを駆動する。ＤＦＦ１４６のＤ入力は電源（論理ハイ）に接続する。
【００１３】
検出器１０の出力のＮＡＮＤゲート１８の出力端子と検出器１２の出力のＮＡＮＤゲート２２の出力端子とは、３−入力ＮＡＮＤゲート２８の２つの入力に接続する。ＲＳＴ入力はインバータ２６によって反転され、かつＮＡＮＤ２８の第３の入力として接続する。したがって、ノードＮ１２と呼ばれるＮＡＮＤ２８の出力は、検出器１０および１２の出力パルスの論理和である。言い換えれば、Ｎ１２での信号は、ＰＳＱおよびＮＳＱ入力の各々の前縁に対応する一連のパルスである。ＮＡＮＤ２８の出力（ノードＮ１２）は、トランジスタ１４３のゲートとＤＦＦ１４６のクリア入力とに接続する。ＤＦＦ１４６のＱ出力は、アサートされると伝送終了区切り記号の検出を示すＣＡＲＲＴＭＯＵＴ信号である。
【００１４】
図６は、ＥＴＤ検出器１４の動作を一連の波形図で示している。ＲＳＴ入力での論理ハイは、ノードＮ１２をハイに引き、これはＤＦＦ１４６をクリアし、ＣＡＲＲＴＭＯＵＴをデアサートする。一旦ＲＳＴが取除かれかついかなる入力信号もないとき、ノードＮ１２はロウにアサートされ、かつＤＦＦ１４６はもはやクリアされない。ノードＮ１２がロウにアサートされると、トランジスタ１４３はオフであり電流源１４１がコンデンサ１４２を充電することを可能にする。一旦ノードＮ８（コンデンサ１４２の頂部プレート）が論理ハイのしきい値を越えると、インバータ１４４および１４５はクロック信号をＤＦＦクロック入力に伝えＣＡＲＲＴＭＯＵＴを論理ハイにアサートする。したがって、入力信号がなければ、ＣＡＲＲＴＭＯＵＴはハイにアサートされかつハイに留まる。
【００１５】
データパケットが受信機入力に到達するとき、ノードＮ１２での前縁検出器１０および１２のワンショット出力の論理和は図６（Ａ）に示されているようになるであろう。マンチェスター符号化信号の第１の立下り縁を示すＮ１２での第１のパルスは、ＤＦＦ１４６をクリアしかつＣＡＲＲＴＭＯＵＴをデアサートする。第２のパルスが到着する前に、電流源１４１はコンデンサ１４２を充電し、電流源１４１の電流の大きさおよびコンデンサ１４２のキャパシタンスの値によって設定された率でノードＮ８を上昇させる。しかしながら、入力信号の第１の立上り縁に対応する第２のパルスは、Ｎ８が論理ハイのしきい値を越える前に到着してコンデンサ１４２を放電する。したがって、ＤＦＦ１４６はクロックされず、かつＣＡＲＲＴＭＯＵＴはロウに留まる。この過程は継続し、かつＮ１２での繰返し率が十分に速い限りノードＮ８でのコンデンサ１４２は決して論理ハイまで充電することが可能とならない。
【００１６】
パケットのＥＴＤ部分は、マンチェスターパケットのデータ部分の最後の立上り縁に続く長い期間の論理ハイである。ＥＴＤの間、遷移が起こらないと、ノードＮ１２はロウに留まる。このため、コンデンサ１４２が充電し、かつたとえば１５０ナノ秒後にノードＮ８が論理ハイのしきい値に達することが可能となる。図６（Ｂ）は、ノードＮ８での波形を示している。Ｎ８が論理ハイのしきい値に達するとすぐに、インバータ１４４および１４５はトグルしクロック信号をＤＦＦ１４６のクロック入力に送る。ＤＦＦ１４６のＤ入力は出力にクロックされ、ＣＡＲＲＴＭＯＵＴをハイにアサートし、ＥＴＤの検出を示す。
【００１７】
リンクパルス検出器１６は、図２に示されているような正のリンクパルスか、またはねじれた対のリードが受信信号経路で逆にされる場合には反転されたまたは負のリンクパルスを検出する。したがって、リンクパルス検出器１６は、ＰＳＱの正の縁検出器１０に応答する正のリンクパルス検出器とＮＳＱの正の縁検出器１２に応答する負のリンクパルス検出器とを含む。
【００１８】
ＩＥＥＥ仕様は、受信機が遷移されるリンクパルスを６０ナノ秒と２００ナノ秒との間のパルス幅で検出することを要求している。リンクパルス検出器１６への入力として縁検出器１０および１２の１５ナノ秒のワンショット回路の出力を使用することによって、リンクパルスとして検出されることが可能な最小のパルス幅は１５ナノ秒に設定される。このため、変動のためのマージンを与えることによって６０ナノ秒のパルスの適切な検出が保証される。
【００１９】
最大のパルス幅を２００ナノ秒プラスたとえば２０または３０ナノ秒のマージン（すなわち、全体で２３０ナノ秒）に設定するために、別々のタイミング回路が使用される。このタイミング回路は、底部プレートが接地に接続するコンデンサ１６２の頂部プレートに接続する電流源１６１を含む。トランジスタ１６３は、コンデンサ１６２に接続し放電経路を与える。ノードＮ９と呼ばれるコンデンサ１６２の頂部プレートは、出力が第２のインバータ１６５の入力を駆動するインバータ１６４の入力に接続する。ＮＡＮＤ２８の出力（ノードＮ１２）は、入力信号のＰＳＱおよびＮＳＱの各々の前縁遷移に対するパルスを有する信号であるが、それはトランジスタ１６３のゲートを駆動する。したがって、入力でいかなる遷移も起こらないときには、Ｎ１２はロウに留まりトランジスタ１６３をオフに維持し、かつ電流源１６１が電荷をコンデンサ１６２に蓄積することを可能にしノードＮ９の電圧を上げる。約２３０ナノ秒の期間遷移が起こらなければ、ノードＮ９が論理ハイのしきい値に達しかつＬＫＭＡＸと呼ばれる第２のインバータ１６５の出力をハイにアサートするであろうように電流源１６１の大きさおよびコンデンサ１６２の値は選択される。ＬＫＭＡＸでの信号は、リンクパルス検出器１６の出力ＲＸＬＰＯＳおよびＲＸＬＮＥＧをクリアしそれが最大限よりも幅の広いパルスを有効なリンクパルスとして示さないようにする。
【００２０】
正のリンクパルス検出器は、検出器の出力のためのパルス幅を設定するタイミング回路を含む。それは、他方のプレートが接地に接続するコンデンサ１６７の頂部プレートに接続される電流源１６６を含む。トランジスタ１６８はコンデンサ１６７に接続し放電経路を与える。入力信号ＰＳＱは、トランジスタ１６８のゲートを駆動する。ノードＮ５と呼ばれるコンデンサ１６７の頂部プレートは、３−入力ＯＲゲート１６９の１つの入力に接続する。信号ＬＫＭＡＸがＯＲ１６９の第２の入力に接続する一方、第３の入力は入力信号ＭＡＵＣＡ（ＭＡＵ搬送波アクティブ）によって駆動される。
【００２１】
入力ＭＡＵＣＡは、この発明の遷移検出器回路の出力に接続する、スケルチ回路のシーケンス検出器によるマンチェスター信号の検出を知らせる。この発明の遷移検出器のＰＳＱＣＬＫおよびＮＳＱＣＬＫ出力のシーケンスがマンチェスター符号化信号に対応すれば、スケルチ回路はＭＡＵＣＡをアサートし搬送波の検出を知らせる。マンチェスターのアクティビティの間リンクパルスの伝送は止まり、アサートされるとＭＡＵＣＡはリンクパルス検出器回路を不能化する。
【００２２】
ＯＲ１６９の出力は、出力Ｑが正のリンクパルス検出器回路のＲＸＬＰＯＳ出力であるＤ型フリップフロップＤＦＦ１７０のクリア入力に直接接続する。したがって、ＭＡＵＣＡおよびＬＫＭＡＸは、ＤＦＦ１７０のクリア入力での信号をアサートすることによって検出器を不能化する。ＰＳＱＬおよびＰＳＱ入力信号は、それぞれＤＦＦ１７０のクロック入力ＣＰおよびＣＰＬを駆動する。したがって、ＤＦＦ１７０のＤ入力での信号をそのＱ出力にクロックするのはＰＳＱの立下り縁（ＰＳＱＬの立上り縁）である。
【００２３】
正のリンクパルス検出器は、図２（Ａ）および図２（Ｂ）に示されているように１つの正のパルスまたは負のパルスの前の正のパルスを検出しなければならない。負のリンクパルス検出器は、図２（Ａ）および図２（Ｂ）に示されているものの反転を検出しなければならない。したがって、不完全なリンクパルスの検出を防止するために、正のパルスが先に入力に現れると正の検出器が応答し負の検出器が不能化され、さらに負のパルスが先に現れると負の検出器が応答する一方で正の検出器が不能化されるように回路は設計されてきた。Ｄ型フリップフロップＤＦＦ１７１および２−入力ＮＯＲゲート１７２は、正のリンクパルス検出器に対してこの機能を果たす。ノードＮ３１およびＮ３０と呼ばれるＮＳＱの正の縁検出器１２のワンショット回路の反転および真の出力は、それぞれＤＦＦ１７１のクロック入力ＣＰおよびＣＰＬを駆動する。ＤＦＦ１７１のＤ入力は電源（論理ハイ）に接続し、ＬＫＭＡＸ信号はＤＦＦ１７１のクリア入力を駆動する。ノードＮ２８と呼ばれるＤＦＦ１７１のＱ出力がＮＯＲゲート１７２の１つの入力を駆動する一方、他方の入力はＰＳＱの正の縁検出器１０のワンショット回路の真の出力（ノードＮ２９）に接続する。ノードＮ２７と呼ばれるＮＯＲ１７２の出力は、ＤＦＦ１７０のＤ入力を駆動する。
【００２４】
図７は、正のリンクパルス検出器の動作を一連の波形図で示している。入力信号は、後に負のパルスが続く正のパルスを有するリンクパルス（図２（Ａ））である。この入力は、１つの正のパルスをＰＳＱに配置しかつ１つの正のパルスをＮＡＱに配置する。したがって、ＰＳＱのワンショット回路の出力（ノードＮ２９）にＰＳＱの立上り縁に対応する１５ナノ秒のパルスが起こり、かつＮＳＱのワンショット回路の出力（ノードＮ３０）に（ＰＳＱの立下り縁と同じである）ＮＳＱの立上り縁に対応する１５ナノ秒のパルスが起こるであろう。ＤＦＦ１７１がＬＫＭＡＸによって初めにクリアされているので、ノードＮ２８は初めは論理ロウである。ＰＳＱの立上り縁での１５ナノ秒のパルスを除いてはノードＮ２９が論理ロウに留まるので、ＮＯＲ２７の出力はハイで始まりＮ２９の信号に対応して１５ナノ秒だけロウになり、さらにハイに戻りかつノードＮ３１の立上り縁（ＰＳＱの立下り縁でのパルスであるノードＮ３０の反転）がＤＦＦ１７１のＤ入力のハイをノードＮ２８にクロックするまでハイに留まる。したがって、ノードＮ２７はＰＳＱの立下り縁の後１５ナノ秒効果的にロウになる。ＤＦＦ１７０はＰＳＱＬによってクロックされ、したがって、ＰＳＱの立下り縁はＮ２７（またはＤＦＦ１７０のＤ入力）で論理ハイを出力ＲＸＬＰＯＳにクロックする。ＤＦＦ１７０は、ＯＲ１６９によって発生されるＰＬＫＣＬＲ信号によってそれがアサートされた後１５秒後にクリアされる（ＲＸＬＰＯＳが論理ロウに戻る）。このＲＸＬＰＯＳの１５ナノ秒の正のパルスは正のリンクパルスの検出を示す。
【００２５】
負のリンクパルス検出器は、ＭＡＵ受信機入力へのＲＤ回路の接続が逆にされると発生するであろう反転されたリンクパルスを検出することを除いては、正のリンクパルス検出器とまったく同じように作動する。したがって、図２（Ａ）のようなリンクパルスが与えられると、負のリンクパルス検出器は負のパルスを反転された正のリンクパルスとして検出しないようにされなければならない。図３および図７を参照すると、ＰＳＱの正の縁での１５ナノ秒のパルスであるノードＮ２９の立下り縁は、入力ＤＦＦ１９１での論理ハイをその出力ノードＮ３７にクロックする。このため論理ロウは、ＤＦＦ１９０のＤ入力であるＮＯＲ１９２の出力に配置される。したがって、ＮＳＱＬが現れＤＦＦ１９０をクロックすると、Ｄ入力はロウであり出力ＲＸＬＮＥＧに変化を発生させない。
【００２６】
ＭＡＵのＲＤ受信機入力での最後の遷移の後約２３０ナノ秒後に、ＬＫＭＡＸ信号はＤＦＦ１７１および１７０をクリアする。
【００２７】
結論として、この発明は差動受信機のための遷移検出器およびパルス幅認定回路を提供する。上に述べたことはこの発明の好ましい実施例の完全な説明であるが、さまざまな変更、修正および均等物を使用することが可能である。したがって、この発明の範囲は上述の説明を参照して決定されるべきではなく、その代わりに均等物の完全な範囲に加えて添付の特許請求の範囲を参照して決定されるべきである。
【図面の簡単な説明】
【図１】プリアンブル部分とデータ部分と伝送終了区切り記号（ＥＴＤ）部分とを有するパケットの１つの例を示す図である。
【図２】（Ａ）および（Ｂ）は、ＩＥＥＥ規格に従った２つの受取り可能なリンクパルスの波形を示す図である。
【図３】この発明の好ましい実施例の回路図である。
【図４】図１に描かれているような、振幅認定された差動入力信号の正および負の半分を示す図である。
【図５】差動信号の正の半サイクルの前縁検出器を実現するワンショット回路の動作を示す波形図である。
【図６】伝送終了区切り記号（ＥＴＤ）検出器を実現するタイミング回路の動作を示す波形図である。
【図７】正のリンクパルス検出器を実現するタイミング回路の動作を示す波形図である。
【符号の説明】
１０第１の前縁検出器
１２第２の前縁検出器
１４伝送終了区切り記号（ＥＴＤ）検出器
１６論理手段

Claims

スケルチ認定回路のための差動信号受信機回路であって、
入力が差動信号の正の半サイクルに対応する第１の入力信号に結合され、前記第１の入力信号の前縁遷移で制御された持続期間の正の半サイクルパルス信号を出力で発生するための第１の前縁検出器と、
入力が前記差動信号の負の半サイクルに対応する第２の入力信号に結合され、前記第２の入力信号の前縁遷移で制御された持続期間の負の半サイクルパルス信号を出力で発生するための第２の前縁検出器と、
第１の入力が前記第１の前縁検出器の出力に結合され、第２の入力が前記第２の前縁検出器の出力に結合され、前記正の半サイクルパルス信号および負の半サイクルパルス信号の論理和を行ない出力で和信号を発生するための論理手段と、
入力が前記論理手段の出力に結合され、前記差動入力信号の一連の遷移の後に遷移の起こらない予め定められた時間期間が続くとタイムアウト信号をアサートし伝送終了を示すための伝送終了区切り記号検出器とを含み、
前記第１の前縁検出器は、前記第１の入力信号および前記第１の入力信号の反転を受ける２つの入力を有する遅延およびゲートネットワークを含み、前記第１の入力信号の前記前縁遷移で制御された持続期間の前記正の半サイクルパルス信号を発生するための、ワンショット回路を含む、スケルチ認定回路のための差動信号受信機回路。
スケルチ認定回路のための差動信号受信機回路であって、
入力が差動信号の正の半サイクルに対応する第１の入力信号に結合され、前記第１の入力信号の正の遷移で制御された持続期間の正の半サイクルパルス信号を出力で発生するための第１の前縁検出器と、
入力が前記差動信号の負の半サイクルに対応する第２の入力信号に結合され、前記第２の入力信号の正の遷移で制御された持続期間の負の半サイクルパルス信号を出力で発生するための第２の前縁検出器と、
第１の入力が前記第１の前縁検出器の出力に結合され第２の入力が前記第２の前縁検出器の出力に結合され、前記正の半サイクルパルス信号および負の半サイクルパルス信号の論理和を行ない出力で和信号を発生するための論理手段と、
前記論理手段の出力ならびに前記第１および第２の前縁検出器に応答して、予め定められた持続期間を有する負および正のリンクパルス信号のうちの１つを検出し、正および負のリンクパルス検出出力のうちの１つをそれぞれアサートするためのリンクパルス検出器
とを含み、
前記第１の前縁検出器は、前記第１の入力信号および前記第１の入力信号の反転を受ける２つの入力を有する遅延およびゲートネットワークを含み、前記第１の入力信号の前記前縁遷移で制御された持続期間の前記正の半サイクルパルス信号を発生するための、ワンショット回路を含む、スケルチ認定回路のための差動信号受信機回路。
スケルチ認定回路のための差動信号受信機回路であって、
入力が差動信号の正の半サイクルに対応する第１の入力信号に結合され、前記第１の入力信号の正の遷移で制御された持続期間の正の半サイクルパルス信号を出力で発生するための第１の前縁検出器と、
入力が前記差動信号の負の半サイクルに対応する第２の入力信号に結合され、前記第２の入力信号の正の遷移で制御された持続期間の負の半サイクルパルス信号を出力で発生するための第２の前縁検出器と、
第１の入力が前記第１の前縁検出器の出力に結合され第２の入力が前記第２の前縁検出器の出力に結合され、制御された持続期間の前記正の半サイクルパルス信号および負の半サイクルパルス信号の論理和を行ない出力で和信号を発生するための論理手段と、
入力が前記論理手段の出力に結合され、遷移の起こらない予め定められた時間期間が前記差動入力信号の一連の遷移の後に続くとタイムアウト信号をアサートし伝送終了を示すための伝送終了区切り記号検出器と、
前記論理手段の出力ならびに前記第１および第２の前縁検出器に応答して、予め定められた持続期間を有する負および正のリンクパルス信号のうちの１つを検出しかつ正および負のリンクパルス検出出力のうちの１つをそれぞれアサートするためのリンクパルス検出器とを含み、
前記第１の前縁検出器は、前記第１の入力信号および前記第１の入力信号の反転を受ける２つの入力を有する遅延およびゲートネットワークを含み、前記第１の入力信号の前記前縁遷移で制御された持続期間の前記正の半サイクルパルス信号を発生するための、ワンショット回路を含む、スケルチ認定回路のための差動信号受信機回路。
前記第２の前縁検出器は、前記第２の入力信号および前記第２の入力信号の反転を受ける２つの入力を有する遅延およびゲートネットワークを含み、前記第２の入力信号の前記前縁遷移で制御された持続期間の前記負の半サイクルパルス信号を発生するための、ワンショット回路を含む、請求項１に記載の差動信号受信機。
前記伝送終了区切り記号検出器は、前記論理手段の出力の和信号を受けるための入力を有する予め定められたタイミングしきい値を備えたタイミング回路を含み、前記タイミング回路は前記和信号のアサートされたパルス間の持続期間を測定しかつ一旦前記持続期間が前記タイミングしきい値を越えるとタイムアウト出力信号をアサートし伝送終了を示すためのものである、請求項１に記載の差動信号受信機。
前記リンクパルス検出器は、
前記差動入力信号の前記正の半サイクルに応答して、正のリンクパルスを検出しかつ正のリンクパルス検出出力をアサートするための正のリンクパルス検出器と、
前記差動入力信号の前記負の半サイクルに応答して、負のリンクパルスを検出しかつ負のリンクパルス検出出力をアサートするための負のリンクパルス検出器と、
前記論理手段出力和信号を受けるための入力を有する、予め定められたタイミングしきい値を備えたタイミング回路とを含み、前記タイミング回路は前記和信号のアサートされたパルス間の持続期間を測定しかつ一旦前記持続期間が前記タイミングしきい値を越えると前記正および前記負のリンクパルス検出出力を不能化するためのものであり、さらに、
正のリンクパルスの検出の際前記正のリンクパルス検出器は前記負のリンクパルス検出器を不能化し、負のリンクパルスの検出の際前記負のリンクパルス検出器は前記正のリンクパルス検出器を不能化し、スケルチ認定回路による搬送波の検出の際スケルチ認定回路は前記リンクパルス検出器を不能化する、請求項２に記載の差動入力受信機。
スケルチ認定回路のための差動信号受信機回路であって、
差動信号の正の半サイクルに対応する第１の入力信号を受けるための第１の入力および
前記第１の入力信号の反転を受けるための第２の入力を有する第１の２−入力端子と、
差動信号の負の半サイクルに対応する第２の入力信号を受けるための第１の入力および前記第２の入力信号の反転を受けるための第２の入力を有する第２の２−入力端子と、
第１の遅延および第１のゲートネットワークを有する第１のワンショット回路を備える第１の前縁検出器とを含み、前記第１の前縁検出器は２つの入力が前記第１の２−入力端子に接続されて前記第１の入力信号の正の遷移で、制御された持続期間の正の半サイクルパルスを発生し、さらに、
第２の遅延および第２のゲートのゲートネットワークを有する第２のワンショット回路を備える第２の前縁検出器を含み、前記第２の前縁検出器は２つの入力が前記第２の２−入力端子に接続されて前記第２の入力信号の正の遷移で、制御された持続期間の負の半サイクルパルスを発生し、さらに、
前記第１の前縁検出器の出力に結合される第１の入力と前記第２の前縁検出器の出力に結合される第２の入力とリセット入力信号に結合される第３の入力とを有する論理手段を含み、前記論理手段は前記正および負の半サイクルパルス信号の論理和を行ない出力で和信号を発生するためのものであり、さらに、
前記論理手段の出力の和信号を受けるための入力を有し第１の予め定められたタイミングしきい値を有する第１のタイミング回路を備える伝送終了区切り記号検出器を含み、前記第１のタイミング回路は前記和信号のアサートされたパルス間の持続時間を測定しかつ一旦前記持続期間が前記タイミングしきい値を越えるとタイムアウト出力信号をアサートし伝送終了を示すためのものであり、さらに、
前記第１の入力信号に応答して、正のリンクパルスを検出しかつ正のリンクパルス検出出力をアサートするための正のリンクパルス検出器と、
前記第２の入力信号に応答して、負のリンクパルスを検出しかつ負のリンクパルス検出出力をアサートするための負のリンクパルス検出器と、
前記論理手段の出力の和信号を受けるための入力を有し第２の予め定められたタイミングしきい値を備えた第２のタイミング回路とを含み、前記第２のタイミング回路は前記和信号のアサートされたパルス間の持続期間を測定しかつ一担前記持続期間が前記タイミングしきい値を越えると前記正および前記負のリンクパルス検出出力をデアサートするためのものであり、さらに、
正のリンクパルスの検出の際前記正のリンクパルス検出器は前記負のリンクパルス検出器を不能化し、負のリンクパルスの検出の際前記負のリンクパルス検出器は前記正のリンクパルス検出器を不能化し、スケルチ認定回路による搬送波の検出の際スケルチ認定回路は前記正および負のリンクパルス検出器を不能化する、スケルチ認定回路のための差動信号受信機回路。
前記第１の前縁検出器は、
制御端子が前記差動入力信号の前記正の半サイクルに結合され、第１の端子が電流源に結合されかつ第２の端子が接地端子に結合されるトランジスタスイッチと、
第１の端子が前記トランジスタスイッチの第１の端子および前記電流源に結合されかつ第２の端子が前記接地端子に結合される電荷蓄積素子と、
前記蓄積素子の第１の端子と前記トランジスタスイッチの第１の端子と前記電流源とに結合される第１の入力およびリセット入力信号に結合される第２の入力を有するＯＲゲートと、
Ｄ入力が論理ハイに結合されかつクリア入力が前記ＯＲゲートの出力に結合されかつクロック入力が前記差動入力信号の前記正の半サイクルに結合されるＤ型フリップフロップとを含む、請求項７に記載の差動信号受信機。
前記第２の前縁検出器は、
制御端子が前記差動入力信号の前記負の半サイクルに結合され、第１の端子が電流源に結合されかつ第２の端子が接地端子に結合されるトランジスタスイッチと、
第１の端子が前記トランジスタスイッチの第１の端子および前記電流源に結合されかつ第２の端子が前記接地端子に結合される電荷蓄積素子と、
前記蓄積素子の第１の端子と前記トランジスタスイッチの第１の端子と前記電流源とに結合される第１の入力およびリセット入力信号に結合される第２の入力を有するＯＲゲートと、
Ｄ入力が論理ハイに結合されかつクリア入力が前記ＯＲゲートの出力に結合されかつクロック入力が前記差動入力信号の前記負の半サイクルに結合されるＤ型フリップフロップとを含む、請求項７に記載の差動信号受信機。
前記伝送終了区切り記号検出器は、
制御端子が前記和信号に結合され、第１の端子が電流源に結合されかつ第２の端子が接地端子に結合されるトランジスタスイッチと、
第１の端子が前記トランジスタスイッチの第１の端子および前記電流源に結合されかつ第２の端子が前記接地端子に結合される電荷蓄積素子と、
Ｄ入力が論理ハイに結合され、クリア入力が前記和信号に結合されかつクロック入力が２つのインバータを介して前記トランジスタスイッチの第１の端子および前記蓄積素子の第１の端子に結合されるＤ型フリップフロップとを含む、請求項７に記載の差動信号受信機。
前記リンクパルス検出器は、
制御端子が前記和信号に結合され、第１の端子が電流源に結合されかつ第２の端子が接地端子に結合される第１のトランジスタスイッチと、
第１の端子が前記トランジスタスイッチの第１の端子および前記電流源に結合されかつ第２の端子が前記接地端子に結合される第１の電荷蓄積素子と、
入力が、アサートの際に無リンクを示すために前記電荷蓄積素子の第１の端子および出力に結合される、２つの直列インバータを含むバッファ回路と、
論理ハイに結合されるＤ入力と前記バッファ回路の出力に結合されるクリア入力と前記第２の前縁検出器の出力に結合されるクロック入力と出力とを有する第１のＤ型フリップフロップと、
前記第１のフリップフロップの出力に結合される第１の入力と前記第１の前縁検出器の出力に結合される第２の入力と出力とを有する第１の２−入力ＮＯＲゲートと、
制御端子が前記第１の入力信号に結合され、第１の端子が第２の電流源に結合されかつ第２の端子が前記接地端子に結合される第２のトランジスタスイッチと、
第１の端子が前記第２のトランジスタスイッチの第１の端子および第２の電流源に結合されかつ第２の端子が前記接地端子に結合される第２の電荷蓄積素子と、
前記バッファ回路の出力に結合される第１の入力とスケルチ認定回路の１つの出力に結合される第２の入力と前記第２の電荷蓄積素子の第１の端子に結合される第３の入力と出力とを有する第１の３−入力ＯＲゲートと、
前記第１の２−入力ＮＯＲゲートの出力に結合されるＤ入力と前記３−入力ＯＲゲートの出力に結合されるクリア入力と前記第１の入力信号の反転に結合されるクロック入力とアサートの際に正のリンクパルスの検出を示す出力とを有する第２のＤ型フリップフロップと、
論理ハイに結合されるＤ入力と前記バッファ回路の出力に結合されるクリア入力と前記第１の前縁検出器の出力に結合されるクロック入力と出力とを有する第３のＤ型フリップフロップと、
前記第３のフリップフロップの出力に結合される第１の入力と前記第２の前縁検出器の出力に結合される第２の入力と出力とを有する第２の２−入力ＮＯＲゲートと、
制御端子が前記第２の入力信号に結合され、第１の端子が第３の電流源に結合されかつ第２の端子が前記接地端子に結合される第３のトランジスタスイッチと、
第１の端子が前記第３のトランジスタスイッチの第１の端子および第１の電流源に結合されかつ第２の端子が前記接地端子に結合される第３の電荷蓄積素子と、
前記バッファ回路の出力に結合される第１の入力とスケルチ認定回路の１つの出力に結合される第２の入力と前記第３の電荷蓄積素子の第１の端子に結合される第３の入力と出力とを有する第２の３−入力ＯＲゲートと、
Ｄ入力が前記第２の２−入力ＮＯＲゲートの出力に結合され、クリア入力が前記第２の３−入力ＯＲゲートの出力に結合され、クロック入力が前記第２の入力信号の反転に結合され、出力がアサートの際に負のリンクパルスの検出を示す第４のＤ型フリップフロップとを含む、請求項２に記載の差動信号受信機。
差動受信機への入力信号の特徴を決定する方法であって、入力信号の遷移を検出しかつ特定の遷移に対応するパルスを発生するステップと、
リンクパルスの特定の極性を表わす前記パルスの予め定められたパターンを検出するステップと、
非反転のリンクパルスが検出されると正のリンクパルス検出出力をアサートしかつ前記正のリンクパルス出力がアサートされると負のリンクパルス検出出力を不能化するステップと、
反転されたリンクパルスが検出されると負のリンクパルス検出出力をアサートしかつ前記負のリンクパルス検出出力がアサートされると前記正のリンクパルス検出出力を不能化するステップとを含む、方法。