JP3660914B2 - 信号検知回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えばシリアルバストランシーバにおける入力信号の有無を検知するための信号検知回路に関するものである。
【０００２】
【従来の技術】
米国特許第５，３２５，３５５号には、例えばＩＥＥＥ１３９４規格に準拠したシリアルバスに接続されるバストランシーバが開示されている。このバストランシーバは、高速の２値（binary）データ転送モードと、低速の３値（ternary）制御転送モードとを有する。２値データ転送モードでは２値レシーバが、３値制御転送モードでは３値レシーバがそれぞれ動作する。更に、クロック信号の受信のために、先行シグナリング（preemptive signaling）レシーバが設けられる。各レシーバの入力側には、信号のコモンモードシフティング（common mode shifting）のためのレベルシフト回路が挿入される。
【０００３】
【発明が解決しようとする課題】
ＩＥＥＥ１３９４．ｂ規格のバストランシーバでは、様々な周波数を持つ入力信号の有無を検知するための信号検知回路が必要である。
【０００４】
本発明の目的は、広い入力周波数範囲をカバーし得る信号検知回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明の信号検知回路は、ある設定値より大きい振幅を持つ低速信号の入力の有無を検知するための第１の回路と、該低速信号より高い周波数を持つ高速信号の入力の有無を検知するための第２の回路と、第１の回路の出力と第２の回路の出力との論理和を表す信号を信号検知出力として供給するためのＯＲ回路とを備えた構成を採用したものである。
【０００６】
上記第１の回路は、例えばオフセットレシーバと、チャージポンプと、コンデンサと、コンパレータとで構成できる。また、上記第２の回路は、例えばオフセット無しのレシーバと、遷移カウンタとで構成できる。
【０００７】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【０００８】
図１は、ＩＥＥＥ１３９４．ｂ規格に準拠したシリアルバスインターフェイスＬＳＩ１における本発明の適用例を示している。図１のＬＳＩ１の差動入力端子ＲＤ／ＮＲＤは、ＤＣ成分を除去するためのコンデンサ２，３を介してツイストペアケーブルに接続されている。これら差動入力端子ＲＤ／ＮＲＤの間には、互いに直列接続された２本の終端抵抗４，５が挿入されている。両終端抵抗４，５の中間タップの電圧は、コモンモード電圧Ｖｃｍと呼ばれる。
【０００９】
当該ＬＳＩ１は、まず速度調停（speed negotiation）のための５０ＭＨｚの間欠的クロック波形を持つ入力信号（低速信号）を差動入力端子ＲＤ／ＮＲＤに受け取る。データ転送速度の決定後に、例えば５００ＭＨｚのランダムデータ波形を持つ入力信号（高速信号）が差動入力端子ＲＤ／ＮＲＤに与えられる。５００ＭＨｚの入力信号は、レシーバ１０、クロックリカバリユニット（ＣＲＵ）１１、シリアルパラレル（Ｓ／Ｐ）コンバータ１２、１０ビット（１０Ｂ）／８ビット（８Ｂ）エンコーダ１３により処理される。レシーバ１０は、入力信号をオフセット無しで増幅し、その結果を表す出力Ｓ１０をＣＲＵ１１へ供給するものである。なお、図１ではＬＳＩ１中のトランスミッタの図示を省略している。
【００１０】
図１のＬＳＩ１は、このような広い入力周波数範囲をカバーできる信号検知回路１５を更に備えている。例示した信号検知回路１５は、ある設定値より大きい振幅を持つ低速信号の入力の有無を検知するために、オフセットレシーバ２０と、チャージポンプ２１と、コンデンサ２２と、ヒステリシスコンパレータ２３とを備えている。オフセットレシーバ２０は、差動入力端子ＲＤ／ＮＲＤを介して受け取った信号を増幅し、該信号が所定のオフセット（例えば５０ｍＶ）より大きい振幅を持つ場合に限り、該信号に追従してＨ／Ｌレベルに変化する出力Ｓ２０が得られるようにする。入力信号の振幅が５０ｍＶよりも大きくなければ、出力Ｓ２０がＬレベルを保持する。チャージポンプ２１は、オフセットレシーバ２０の出力Ｓ２０を電流に変換する。コンデンサ２２は、チャージポンプ２１の出力Ｓ２１と接地電圧ＶＳＳとの間に挿入されて、チャージポンプ２１の出力電流を電圧に変換する。これにより、Ｓ２０のＨ／Ｌレベルに応じてコンデンサ２２の端子電圧が上下動する。ただし、Ｓ２０のＨレベル期間とＬレベル期間とが同じ長さである場合にはコンデンサ２２の端子電圧が徐々に上昇するように、コンデンサ２２の充電電流がその放電電流より大きく設定されている。ヒステリシスコンパレータ２３は、誤動作防止のために入出力特性にヒステリシスを持つコンパレータであって、コンデンサ２２の端子電圧を、第１の参照電圧（１／３）×ＶＤＤ及び第２の参照電圧（２／３）×ＶＤＤと比較し、その結果を出力Ｓ２３として供給する。ここに、両参照電圧は電源電圧ＶＤＤの変動に応じて変化する電圧であって、コンデンサ２２の端子電圧が（２／３）×ＶＤＤを上回った場合にＳ２３がＨレベルとなり、コンデンサ２２の端子電圧が（１／３）×ＶＤＤを下回った場合にＳ２３がＬレベルとなる。このヒステリシスコンパレータ２３の出力Ｓ２３は、ＯＲ回路２４の一方の入力に接続される。
【００１１】
図１中の信号検知回路１５は、高速信号の入力の有無を検知するために、上記レシーバ１０に加えて、遷移カウンタ３０と、遅延回路３１と、ＡＮＤ回路３２とを更に備えている。遷移カウンタ３０は、レシーバ１０の出力Ｓ１０の遷移回数が一定期間内に所定値を上回るかどうかを検査する。具体的には、決定されたデータ転送速度に応じた周波数を持つクロック信号ＣＬＫに従って、ＣＬＫの５１２サイクルの間にＳ１０に３２回以上の遷移があった場合に出力Ｓ３０をＨレベルにアサートする。遅延回路３１は、Ｓ３０を遅延させた信号Ｓ３１を出力する。ＡＮＤ回路３２は、Ｓ３０とＳ３１との論理積を出力Ｓ３２として供給する。したがって、立ち上がりのタイミングのみについて、Ｓ３０に対してＳ３２が遅れることになる。ＡＮＤ回路３２の出力Ｓ３２は、ＯＲ回路２４の他方の入力に接続される。ＯＲ回路２４は、Ｓ２３とＳ３２との論理和を表す信号を信号検知出力ＳＤとして供給する。
【００１２】
オフセットレシーバ２０、チャージポンプ２１、コンデンサ２２及びヒステリシスコンパレータ２３からなる回路が高速信号に追従できない場合であっても、オフセット無しのレシーバ１０及び遷移カウンタ３０ならこれに追従できる。なお、オフセットレシーバ２０が高速信号に追従できる構成を持つ場合には、オフセットを持たないレシーバ１０の出力Ｓ１０に代えて、図１中に破線で示すように、オフセットレシーバ２０の出力Ｓ２０を遷移カウンタ３０へ供給するようにしてもよい。この場合には、レシーバ１０の出力Ｓ１０が不確定になることがあっても、その影響を回避した信号検知を実現することができる。
【００１３】
図２は、図１中のオフセットレシーバ２０の詳細構成例を示している。図２のオフセットレシーバ２０は、入力アンプ部４０と、オフセット部５０と、出力負荷抵抗部６０と、出力アンプ部６５と、これらを繋ぐ差動信号線Ｓ４０／ＮＳ４０とで構成されている。入力アンプ部４０は、差動入力端子ＲＤ／ＮＲＤを介して受け取った信号を増幅してＳ４０／ＮＳ４０へ出力するように、ＭＯＳトランジスタ４１，４２と、電流源４３，４４，４５とで構成される。オフセット部５０は、例えば５０ｍＶのオフセットを実現するように、ゲート電圧Ｖｃｍ＋２５ｍＶを受け取るＭＯＳトランジスタ５１と、ゲート電圧Ｖｃｍ−２５ｍＶを受け取るＭＯＳトランジスタ５２と、電流源５３とで構成される。出力負荷抵抗部６０は、ゲートに共通のバイアス電圧Ｖｂを受け取るＭＯＳトランジスタ６１，６２と、抵抗６３，６４とで構成される。入力アンプ部４０の入力振幅が５０ｍＶよりも大きければ、オフセット部５０に比べて入力アンプ部４０が支配的に動作するので、差動入力端子ＲＤ／ＮＲＤを介して受け取った信号に追従して、出力Ｓ２０がＨ／Ｌにレベル変化する。ところが、入力信号の振幅が５０ｍＶよりも大きくなければ、入力アンプ部４０に比べてオフセット部５０が支配的に動作するので、オフセット部５０によりＳ２０が強制的にＬレベルに設定される。
【００１４】
図３は、図１中のチャージポンプ２１の詳細構成例を示している。図３のチャージポンプ２１は、アップスイッチ７１と、ダウンスイッチ７２と、電流１．５×Ｉｃをコンデンサ２２へ供給するための電流源７３と、電流Ｉｃをコンデンサ２２から引き抜くための電流源７４とで構成される。オフセットレシーバ２０の出力Ｓ２０がＬレベルを保持する場合には、ダウンスイッチ７２がオン状態を保持してコンデンサ２２を放電させ続ける結果、コンデンサ２２の端子電圧が（２／３）×ＶＤＤを上回ることはない。一方、Ｓ２０がＨ／Ｌ変化する場合には、コンデンサ２２の充電と放電とが交互に繰り返される。ただし、充電電流（１．５×Ｉｃ）が放電電流（Ｉｃ）よりも大きく設定されているので、クロック波形に対応するＳ２０のＨレベル期間とＬレベル期間とが同じ長さである場合には、コンデンサ２２の端子電圧が徐々に上昇する。そして、ついにはコンデンサ２２の端子電圧が（２／３）×ＶＤＤを上回ることとなる。
【００１５】
図４は、図１中の遷移カウンタ３０の詳細構成例を示している。図４の遷移カウンタ３０は、第１のカウンタ８１と、第２のカウンタ８２と、ＳＲラッチ８３とで構成される。第１のカウンタ８１はＣＬＫの５１２サイクルをカウントする一方、第２のカウンタ８２はＳ１０（又はＳ２０）の３２サイクルをカウントする。そして、第１のカウンタ８１が５１２カウントを終える前に第２のカウンタ８２が３２カウントを終えると、第２のカウンタ８２の出力によりＳＲラッチ８３がセットされる結果、Ｓ３０がＨレベルにアサートされる。ただし、第２のカウンタ８２が３２カウントを終える前に第１のカウンタ８１が５１２カウントを終えると、第１のカウンタ８１の出力によりＳＲラッチ８３がリセットされる結果、Ｓ３０がＬレベルに戻される。
【００１６】
図５は、図１中の信号検知回路１５が５０ＭＨｚのクロック波形を受信した場合の信号検知出力ＳＤの例を示している。ここでは、２．６７ｍｓを１周期とする持続時間６６６．７μｓの間欠的クロック波形が差動入力端子ＲＤ／ＮＲＤに入力され、１周期中の残りの時間は差動入力端子ＲＤ／ＮＲＤがハイインピーダンス（Ｈｉ−Ｚ）状態になるものとする。この場合には、信号検知回路１５中で主にオフセットレシーバ２０、チャージポンプ２１、コンデンサ２２及びヒステリシスコンパレータ２３が動作して、Ｓ２３が信号検知出力ＳＤとなる。Ｔｄ１は、ＲＤ／ＮＲＤの入力波形に対するＳＤの遅延時間である。なお、Ｓ２３よりも先にＳ３２が出力されることがないように、チャージポンプ２１とコンデンサ２２とで時定数を決定し、かつ遅延回路３１の遅延時間を設定するのがよい。
【００１７】
図６は、図１中の信号検知回路１５が５００ＭＨｚのランダムデータ波形を受信した場合の信号検知出力ＳＤの例を示している。この場合には、信号検知回路１５中で主にレシーバ１０、遷移カウンタ３０、遅延回路３１及びＡＮＤ回路３２が動作して、Ｓ３２が信号検知出力ＳＤとなる。Ｔｄ２は、ＲＤ／ＮＲＤの入力波形に対するＳＤの遅延時間である。
【００１８】
なお、図１中のコンデンサ２，３及び終端抵抗４，５は、差動入力端子ＲＤ／ＮＲＤの信号を若干遅延させるものであり、これを当該ＬＳＩ１に内蔵するようにしてもよい。
【００１９】
【発明の効果】
以上説明してきたとおり、本発明によれば、低速信号の入力の有無を検知するための第１の回路と、高速信号の入力の有無を検知するための第２の回路と、第１の回路の出力と第２の回路の出力との論理和を表す信号を信号検知出力として供給するためのＯＲ回路とを備えた構成を採用したので、広い入力周波数範囲をカバーし得る信号検知回路を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る信号検知回路を備えたシリアルバスインターフェイスＬＳＩの一部分を示すブロック図である。
【図２】図１中のオフセットレシーバの詳細構成例を示す回路図である。
【図３】図１中のチャージポンプの詳細構成例を示す回路図である。
【図４】図１中の遷移カウンタの詳細構成例を示す回路図である。
【図５】図１中の信号検知回路が５０ＭＨｚのクロック波形を受信した場合の信号検知出力の例を示すタイミングチャート図である。
【図６】図１中の信号検知回路が５００ＭＨｚのランダムデータ波形を受信した場合の信号検知出力の例を示すタイミングチャート図である。
【符号の説明】
１ シリアルバスインターフェイスＬＳＩ
２，３ コンデンサ
４，５ 終端抵抗
１０ レシーバ
１１ クロックリカバリユニット（ＣＲＵ）
１２ シリアルパラレル（Ｓ／Ｐ）コンバータ
１３ １０ビット（１０Ｂ）／８ビット（８Ｂ）エンコーダ
１５ 信号検知回路
２０ オフセットレシーバ
２１ チャージポンプ
２２ コンデンサ
２３ ヒステリシスコンパレータ
２４ ＯＲ回路
３０ 遷移カウンタ
３１ 遅延回路
３２ ＡＮＤ回路
４０ 入力アンプ部
５０ オフセット部
６０ 出力負荷抵抗部
６５ 出力アンプ部
７１ アップスイッチ
７２ ダウンスイッチ
８１ 第１のカウンタ（５１２カウント）
８２ 第２のカウンタ（３２カウント）
８３ ＳＲラッチ
ＣＬＫ クロック信号
ＲＤ／ＮＲＤ 差動入力端子
ＳＤ 信号検知出力
Ｖｃｍ コモンモード電圧
ＶＤＤ 電源電圧
ＶＳＳ 接地電圧
【発明の属する技術分野】
本発明は、例えばシリアルバストランシーバにおける入力信号の有無を検知するための信号検知回路に関するものである。
【０００２】
【従来の技術】
米国特許第５，３２５，３５５号には、例えばＩＥＥＥ１３９４規格に準拠したシリアルバスに接続されるバストランシーバが開示されている。このバストランシーバは、高速の２値（binary）データ転送モードと、低速の３値（ternary）制御転送モードとを有する。２値データ転送モードでは２値レシーバが、３値制御転送モードでは３値レシーバがそれぞれ動作する。更に、クロック信号の受信のために、先行シグナリング（preemptive signaling）レシーバが設けられる。各レシーバの入力側には、信号のコモンモードシフティング（common mode shifting）のためのレベルシフト回路が挿入される。
【０００３】
【発明が解決しようとする課題】
ＩＥＥＥ１３９４．ｂ規格のバストランシーバでは、様々な周波数を持つ入力信号の有無を検知するための信号検知回路が必要である。
【０００４】
本発明の目的は、広い入力周波数範囲をカバーし得る信号検知回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明の信号検知回路は、ある設定値より大きい振幅を持つ低速信号の入力の有無を検知するための第１の回路と、該低速信号より高い周波数を持つ高速信号の入力の有無を検知するための第２の回路と、第１の回路の出力と第２の回路の出力との論理和を表す信号を信号検知出力として供給するためのＯＲ回路とを備えた構成を採用したものである。
【０００６】
上記第１の回路は、例えばオフセットレシーバと、チャージポンプと、コンデンサと、コンパレータとで構成できる。また、上記第２の回路は、例えばオフセット無しのレシーバと、遷移カウンタとで構成できる。
【０００７】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【０００８】
図１は、ＩＥＥＥ１３９４．ｂ規格に準拠したシリアルバスインターフェイスＬＳＩ１における本発明の適用例を示している。図１のＬＳＩ１の差動入力端子ＲＤ／ＮＲＤは、ＤＣ成分を除去するためのコンデンサ２，３を介してツイストペアケーブルに接続されている。これら差動入力端子ＲＤ／ＮＲＤの間には、互いに直列接続された２本の終端抵抗４，５が挿入されている。両終端抵抗４，５の中間タップの電圧は、コモンモード電圧Ｖｃｍと呼ばれる。
【０００９】
当該ＬＳＩ１は、まず速度調停（speed negotiation）のための５０ＭＨｚの間欠的クロック波形を持つ入力信号（低速信号）を差動入力端子ＲＤ／ＮＲＤに受け取る。データ転送速度の決定後に、例えば５００ＭＨｚのランダムデータ波形を持つ入力信号（高速信号）が差動入力端子ＲＤ／ＮＲＤに与えられる。５００ＭＨｚの入力信号は、レシーバ１０、クロックリカバリユニット（ＣＲＵ）１１、シリアルパラレル（Ｓ／Ｐ）コンバータ１２、１０ビット（１０Ｂ）／８ビット（８Ｂ）エンコーダ１３により処理される。レシーバ１０は、入力信号をオフセット無しで増幅し、その結果を表す出力Ｓ１０をＣＲＵ１１へ供給するものである。なお、図１ではＬＳＩ１中のトランスミッタの図示を省略している。
【００１０】
図１のＬＳＩ１は、このような広い入力周波数範囲をカバーできる信号検知回路１５を更に備えている。例示した信号検知回路１５は、ある設定値より大きい振幅を持つ低速信号の入力の有無を検知するために、オフセットレシーバ２０と、チャージポンプ２１と、コンデンサ２２と、ヒステリシスコンパレータ２３とを備えている。オフセットレシーバ２０は、差動入力端子ＲＤ／ＮＲＤを介して受け取った信号を増幅し、該信号が所定のオフセット（例えば５０ｍＶ）より大きい振幅を持つ場合に限り、該信号に追従してＨ／Ｌレベルに変化する出力Ｓ２０が得られるようにする。入力信号の振幅が５０ｍＶよりも大きくなければ、出力Ｓ２０がＬレベルを保持する。チャージポンプ２１は、オフセットレシーバ２０の出力Ｓ２０を電流に変換する。コンデンサ２２は、チャージポンプ２１の出力Ｓ２１と接地電圧ＶＳＳとの間に挿入されて、チャージポンプ２１の出力電流を電圧に変換する。これにより、Ｓ２０のＨ／Ｌレベルに応じてコンデンサ２２の端子電圧が上下動する。ただし、Ｓ２０のＨレベル期間とＬレベル期間とが同じ長さである場合にはコンデンサ２２の端子電圧が徐々に上昇するように、コンデンサ２２の充電電流がその放電電流より大きく設定されている。ヒステリシスコンパレータ２３は、誤動作防止のために入出力特性にヒステリシスを持つコンパレータであって、コンデンサ２２の端子電圧を、第１の参照電圧（１／３）×ＶＤＤ及び第２の参照電圧（２／３）×ＶＤＤと比較し、その結果を出力Ｓ２３として供給する。ここに、両参照電圧は電源電圧ＶＤＤの変動に応じて変化する電圧であって、コンデンサ２２の端子電圧が（２／３）×ＶＤＤを上回った場合にＳ２３がＨレベルとなり、コンデンサ２２の端子電圧が（１／３）×ＶＤＤを下回った場合にＳ２３がＬレベルとなる。このヒステリシスコンパレータ２３の出力Ｓ２３は、ＯＲ回路２４の一方の入力に接続される。
【００１１】
図１中の信号検知回路１５は、高速信号の入力の有無を検知するために、上記レシーバ１０に加えて、遷移カウンタ３０と、遅延回路３１と、ＡＮＤ回路３２とを更に備えている。遷移カウンタ３０は、レシーバ１０の出力Ｓ１０の遷移回数が一定期間内に所定値を上回るかどうかを検査する。具体的には、決定されたデータ転送速度に応じた周波数を持つクロック信号ＣＬＫに従って、ＣＬＫの５１２サイクルの間にＳ１０に３２回以上の遷移があった場合に出力Ｓ３０をＨレベルにアサートする。遅延回路３１は、Ｓ３０を遅延させた信号Ｓ３１を出力する。ＡＮＤ回路３２は、Ｓ３０とＳ３１との論理積を出力Ｓ３２として供給する。したがって、立ち上がりのタイミングのみについて、Ｓ３０に対してＳ３２が遅れることになる。ＡＮＤ回路３２の出力Ｓ３２は、ＯＲ回路２４の他方の入力に接続される。ＯＲ回路２４は、Ｓ２３とＳ３２との論理和を表す信号を信号検知出力ＳＤとして供給する。
【００１２】
オフセットレシーバ２０、チャージポンプ２１、コンデンサ２２及びヒステリシスコンパレータ２３からなる回路が高速信号に追従できない場合であっても、オフセット無しのレシーバ１０及び遷移カウンタ３０ならこれに追従できる。なお、オフセットレシーバ２０が高速信号に追従できる構成を持つ場合には、オフセットを持たないレシーバ１０の出力Ｓ１０に代えて、図１中に破線で示すように、オフセットレシーバ２０の出力Ｓ２０を遷移カウンタ３０へ供給するようにしてもよい。この場合には、レシーバ１０の出力Ｓ１０が不確定になることがあっても、その影響を回避した信号検知を実現することができる。
【００１３】
図２は、図１中のオフセットレシーバ２０の詳細構成例を示している。図２のオフセットレシーバ２０は、入力アンプ部４０と、オフセット部５０と、出力負荷抵抗部６０と、出力アンプ部６５と、これらを繋ぐ差動信号線Ｓ４０／ＮＳ４０とで構成されている。入力アンプ部４０は、差動入力端子ＲＤ／ＮＲＤを介して受け取った信号を増幅してＳ４０／ＮＳ４０へ出力するように、ＭＯＳトランジスタ４１，４２と、電流源４３，４４，４５とで構成される。オフセット部５０は、例えば５０ｍＶのオフセットを実現するように、ゲート電圧Ｖｃｍ＋２５ｍＶを受け取るＭＯＳトランジスタ５１と、ゲート電圧Ｖｃｍ−２５ｍＶを受け取るＭＯＳトランジスタ５２と、電流源５３とで構成される。出力負荷抵抗部６０は、ゲートに共通のバイアス電圧Ｖｂを受け取るＭＯＳトランジスタ６１，６２と、抵抗６３，６４とで構成される。入力アンプ部４０の入力振幅が５０ｍＶよりも大きければ、オフセット部５０に比べて入力アンプ部４０が支配的に動作するので、差動入力端子ＲＤ／ＮＲＤを介して受け取った信号に追従して、出力Ｓ２０がＨ／Ｌにレベル変化する。ところが、入力信号の振幅が５０ｍＶよりも大きくなければ、入力アンプ部４０に比べてオフセット部５０が支配的に動作するので、オフセット部５０によりＳ２０が強制的にＬレベルに設定される。
【００１４】
図３は、図１中のチャージポンプ２１の詳細構成例を示している。図３のチャージポンプ２１は、アップスイッチ７１と、ダウンスイッチ７２と、電流１．５×Ｉｃをコンデンサ２２へ供給するための電流源７３と、電流Ｉｃをコンデンサ２２から引き抜くための電流源７４とで構成される。オフセットレシーバ２０の出力Ｓ２０がＬレベルを保持する場合には、ダウンスイッチ７２がオン状態を保持してコンデンサ２２を放電させ続ける結果、コンデンサ２２の端子電圧が（２／３）×ＶＤＤを上回ることはない。一方、Ｓ２０がＨ／Ｌ変化する場合には、コンデンサ２２の充電と放電とが交互に繰り返される。ただし、充電電流（１．５×Ｉｃ）が放電電流（Ｉｃ）よりも大きく設定されているので、クロック波形に対応するＳ２０のＨレベル期間とＬレベル期間とが同じ長さである場合には、コンデンサ２２の端子電圧が徐々に上昇する。そして、ついにはコンデンサ２２の端子電圧が（２／３）×ＶＤＤを上回ることとなる。
【００１５】
図４は、図１中の遷移カウンタ３０の詳細構成例を示している。図４の遷移カウンタ３０は、第１のカウンタ８１と、第２のカウンタ８２と、ＳＲラッチ８３とで構成される。第１のカウンタ８１はＣＬＫの５１２サイクルをカウントする一方、第２のカウンタ８２はＳ１０（又はＳ２０）の３２サイクルをカウントする。そして、第１のカウンタ８１が５１２カウントを終える前に第２のカウンタ８２が３２カウントを終えると、第２のカウンタ８２の出力によりＳＲラッチ８３がセットされる結果、Ｓ３０がＨレベルにアサートされる。ただし、第２のカウンタ８２が３２カウントを終える前に第１のカウンタ８１が５１２カウントを終えると、第１のカウンタ８１の出力によりＳＲラッチ８３がリセットされる結果、Ｓ３０がＬレベルに戻される。
【００１６】
図５は、図１中の信号検知回路１５が５０ＭＨｚのクロック波形を受信した場合の信号検知出力ＳＤの例を示している。ここでは、２．６７ｍｓを１周期とする持続時間６６６．７μｓの間欠的クロック波形が差動入力端子ＲＤ／ＮＲＤに入力され、１周期中の残りの時間は差動入力端子ＲＤ／ＮＲＤがハイインピーダンス（Ｈｉ−Ｚ）状態になるものとする。この場合には、信号検知回路１５中で主にオフセットレシーバ２０、チャージポンプ２１、コンデンサ２２及びヒステリシスコンパレータ２３が動作して、Ｓ２３が信号検知出力ＳＤとなる。Ｔｄ１は、ＲＤ／ＮＲＤの入力波形に対するＳＤの遅延時間である。なお、Ｓ２３よりも先にＳ３２が出力されることがないように、チャージポンプ２１とコンデンサ２２とで時定数を決定し、かつ遅延回路３１の遅延時間を設定するのがよい。
【００１７】
図６は、図１中の信号検知回路１５が５００ＭＨｚのランダムデータ波形を受信した場合の信号検知出力ＳＤの例を示している。この場合には、信号検知回路１５中で主にレシーバ１０、遷移カウンタ３０、遅延回路３１及びＡＮＤ回路３２が動作して、Ｓ３２が信号検知出力ＳＤとなる。Ｔｄ２は、ＲＤ／ＮＲＤの入力波形に対するＳＤの遅延時間である。
【００１８】
なお、図１中のコンデンサ２，３及び終端抵抗４，５は、差動入力端子ＲＤ／ＮＲＤの信号を若干遅延させるものであり、これを当該ＬＳＩ１に内蔵するようにしてもよい。
【００１９】
【発明の効果】
以上説明してきたとおり、本発明によれば、低速信号の入力の有無を検知するための第１の回路と、高速信号の入力の有無を検知するための第２の回路と、第１の回路の出力と第２の回路の出力との論理和を表す信号を信号検知出力として供給するためのＯＲ回路とを備えた構成を採用したので、広い入力周波数範囲をカバーし得る信号検知回路を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る信号検知回路を備えたシリアルバスインターフェイスＬＳＩの一部分を示すブロック図である。
【図２】図１中のオフセットレシーバの詳細構成例を示す回路図である。
【図３】図１中のチャージポンプの詳細構成例を示す回路図である。
【図４】図１中の遷移カウンタの詳細構成例を示す回路図である。
【図５】図１中の信号検知回路が５０ＭＨｚのクロック波形を受信した場合の信号検知出力の例を示すタイミングチャート図である。
【図６】図１中の信号検知回路が５００ＭＨｚのランダムデータ波形を受信した場合の信号検知出力の例を示すタイミングチャート図である。
【符号の説明】
１ シリアルバスインターフェイスＬＳＩ
２，３ コンデンサ
４，５ 終端抵抗
１０ レシーバ
１１ クロックリカバリユニット（ＣＲＵ）
１２ シリアルパラレル（Ｓ／Ｐ）コンバータ
１３ １０ビット（１０Ｂ）／８ビット（８Ｂ）エンコーダ
１５ 信号検知回路
２０ オフセットレシーバ
２１ チャージポンプ
２２ コンデンサ
２３ ヒステリシスコンパレータ
２４ ＯＲ回路
３０ 遷移カウンタ
３１ 遅延回路
３２ ＡＮＤ回路
４０ 入力アンプ部
５０ オフセット部
６０ 出力負荷抵抗部
６５ 出力アンプ部
７１ アップスイッチ
７２ ダウンスイッチ
８１ 第１のカウンタ（５１２カウント）
８２ 第２のカウンタ（３２カウント）
８３ ＳＲラッチ
ＣＬＫ クロック信号
ＲＤ／ＮＲＤ 差動入力端子
ＳＤ 信号検知出力
Ｖｃｍ コモンモード電圧
ＶＤＤ 電源電圧
ＶＳＳ 接地電圧
Claims (5)
- 入力信号の有無を検知するための信号検知回路であって、
ある設定値より大きい振幅を持つ低速信号の入力の有無を検知するための第１の回路と、
前記低速信号より高い周波数を持つ高速信号の入力の有無を検知するための第２の回路と、
前記第１の回路の出力と前記第２の回路の出力との論理和を表す信号を信号検知出力として供給するためのＯＲ回路とを備え、
前記第１の回路は、差動入力端子を介して受け取った信号を、該信号が所定のオフセットより大きい振幅を持つ場合に限り該信号に追従する出力が得られるように増幅するためのオフセットレシーバを備え、
前記第２の回路は、前記差動入力端子を介して受け取った信号を増幅するための高速レシーバと、当該高速レシーバの出力の遷移回数が一定期間内に所定値を上回るかどうかを検査するための遷移カウンタとを備えたことを特徴とする信号検知回路。 - 請求項１記載の信号検知回路において、
前記第１の回路は、
前記オフセットレシーバの出力を電流に変換するためのチャージポンプと、
前記チャージポンプの出力電流を電圧に変換するためのコンデンサと、
前記コンデンサの端子電圧を参照電圧と比較し、該比較の結果を表す信号を前記ＯＲ回路へ供給するためのコンパレータとを更に備えたことを特徴とする信号検知回路。 - 請求項２記載の信号検知回路において、
前記コンパレータは、入出力特性にヒステリシスを持つヒステリシスコンパレータであることを特徴とする信号検知回路。 - 請求項１記載の信号検知回路において、
前記第２の回路は、
前記遷移カウンタの出力を遅延させるための遅延回路と、
前記遷移カウンタの出力と前記遅延回路の出力との論理積を表す信号を前記ＯＲ回路へ供給するためのＡＮＤ回路とを更に備えたことを特徴とする信号検知回路。 - 請求項１記載の信号検知回路において、
前記差動入力端子にそれぞれ直列接続されたコンデンサと、
前記差動入力端子間に挿入された終端抵抗とを更に備えたことを特徴とする信号検知回路。
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