JP2003050651A - 信号検知回路 - Google Patents
信号検知回路Info
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- JP2003050651A JP2003050651A JP2002121545A JP2002121545A JP2003050651A JP 2003050651 A JP2003050651 A JP 2003050651A JP 2002121545 A JP2002121545 A JP 2002121545A JP 2002121545 A JP2002121545 A JP 2002121545A JP 2003050651 A JP2003050651 A JP 2003050651A
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Abstract
(57)【要約】
【課題】 広い入力周波数範囲をカバーし得る信号検知
回路を提供する。 【解決手段】 ５０ＭＨｚの間欠的クロック波形信号の
入力の有無を検知するための回路をオフセットレシーバ
２０と、チャージポンプ２１と、コンデンサ２２と、ヒ
ステリシスコンパレータ２３とで構成し、かつ５００Ｍ
Ｈｚのランダムデータ波形信号の入力の有無を検知する
ための回路をオフセット無しのレシーバ１０と、遷移カ
ウンタ３０と、遅延回路３１と、ＡＮＤ回路３２とで構
成する。ヒステリシスコンパレータ２３の出力とＡＮＤ
回路３２の出力との論理和を表す信号を、ＯＲ回路２４
が信号検知信号ＳＤとして出力する。
回路を提供する。 【解決手段】 ５０ＭＨｚの間欠的クロック波形信号の
入力の有無を検知するための回路をオフセットレシーバ
２０と、チャージポンプ２１と、コンデンサ２２と、ヒ
ステリシスコンパレータ２３とで構成し、かつ５００Ｍ
Ｈｚのランダムデータ波形信号の入力の有無を検知する
ための回路をオフセット無しのレシーバ１０と、遷移カ
ウンタ３０と、遅延回路３１と、ＡＮＤ回路３２とで構
成する。ヒステリシスコンパレータ２３の出力とＡＮＤ
回路３２の出力との論理和を表す信号を、ＯＲ回路２４
が信号検知信号ＳＤとして出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばシリアルバ
ストランシーバにおける入力信号の有無を検知するため
の信号検知回路に関するものである。
ストランシーバにおける入力信号の有無を検知するため
の信号検知回路に関するものである。
【０００２】
【従来の技術】米国特許第５，３２５，３５５号には、
例えばＩＥＥＥ１３９４規格に準拠したシリアルバスに
接続されるバストランシーバが開示されている。このバ
ストランシーバは、高速の２値（binary）データ転送モ
ードと、低速の３値（ternary）制御転送モードとを有
する。２値データ転送モードでは２値レシーバが、３値
制御転送モードでは３値レシーバがそれぞれ動作する。
更に、クロック信号の受信のために、先行シグナリング
（preemptive signaling）レシーバが設けられる。各レ
シーバの入力側には、信号のコモンモードシフティング
（common mode shifting）のためのレベルシフト回路が
挿入される。
例えばＩＥＥＥ１３９４規格に準拠したシリアルバスに
接続されるバストランシーバが開示されている。このバ
ストランシーバは、高速の２値（binary）データ転送モ
ードと、低速の３値（ternary）制御転送モードとを有
する。２値データ転送モードでは２値レシーバが、３値
制御転送モードでは３値レシーバがそれぞれ動作する。
更に、クロック信号の受信のために、先行シグナリング
（preemptive signaling）レシーバが設けられる。各レ
シーバの入力側には、信号のコモンモードシフティング
（common mode shifting）のためのレベルシフト回路が
挿入される。
【０００３】
【発明が解決しようとする課題】ＩＥＥＥ１３９４．ｂ
規格のバストランシーバでは、様々な周波数を持つ入力
信号の有無を検知するための信号検知回路が必要であ
る。
規格のバストランシーバでは、様々な周波数を持つ入力
信号の有無を検知するための信号検知回路が必要であ
る。
【０００４】本発明の目的は、広い入力周波数範囲をカ
バーし得る信号検知回路を提供することにある。
バーし得る信号検知回路を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の信号検知回路は、ある設定値より大きい振
幅を持つ低速信号の入力の有無を検知するための第１の
回路と、該低速信号より高い周波数を持つ高速信号の入
力の有無を検知するための第２の回路と、第１の回路の
出力と第２の回路の出力との論理和を表す信号を信号検
知出力として供給するためのＯＲ回路とを備えた構成を
採用したものである。
め、本発明の信号検知回路は、ある設定値より大きい振
幅を持つ低速信号の入力の有無を検知するための第１の
回路と、該低速信号より高い周波数を持つ高速信号の入
力の有無を検知するための第２の回路と、第１の回路の
出力と第２の回路の出力との論理和を表す信号を信号検
知出力として供給するためのＯＲ回路とを備えた構成を
採用したものである。
【０００６】上記第１の回路は、例えばオフセットレシ
ーバと、チャージポンプと、コンデンサと、コンパレー
タとで構成できる。また、上記第２の回路は、例えばオ
フセット無しのレシーバと、遷移カウンタとで構成でき
る。
ーバと、チャージポンプと、コンデンサと、コンパレー
タとで構成できる。また、上記第２の回路は、例えばオ
フセット無しのレシーバと、遷移カウンタとで構成でき
る。
【０００７】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【０００８】図１は、ＩＥＥＥ１３９４．ｂ規格に準拠
したシリアルバスインターフェイスＬＳＩ１における本
発明の適用例を示している。図１のＬＳＩ１の差動入力
端子ＲＤ／ＮＲＤは、ＤＣ成分を除去するためのコンデ
ンサ２，３を介してツイストペアケーブルに接続されて
いる。これら差動入力端子ＲＤ／ＮＲＤの間には、互い
に直列接続された２本の終端抵抗４，５が挿入されてい
る。両終端抵抗４，５の中間タップの電圧は、コモンモ
ード電圧Ｖｃｍと呼ばれる。
したシリアルバスインターフェイスＬＳＩ１における本
発明の適用例を示している。図１のＬＳＩ１の差動入力
端子ＲＤ／ＮＲＤは、ＤＣ成分を除去するためのコンデ
ンサ２，３を介してツイストペアケーブルに接続されて
いる。これら差動入力端子ＲＤ／ＮＲＤの間には、互い
に直列接続された２本の終端抵抗４，５が挿入されてい
る。両終端抵抗４，５の中間タップの電圧は、コモンモ
ード電圧Ｖｃｍと呼ばれる。
【０００９】当該ＬＳＩ１は、まず速度調停（speed ne
gotiation）のための５０ＭＨｚの間欠的クロック波形
を持つ入力信号（低速信号）を差動入力端子ＲＤ／ＮＲ
Ｄに受け取る。データ転送速度の決定後に、例えば５０
０ＭＨｚのランダムデータ波形を持つ入力信号（高速信
号）が差動入力端子ＲＤ／ＮＲＤに与えられる。５００
ＭＨｚの入力信号は、レシーバ１０、クロックリカバリ
ユニット（ＣＲＵ）１１、シリアルパラレル（Ｓ／Ｐ）
コンバータ１２、１０ビット（１０Ｂ）／８ビット（８
Ｂ）エンコーダ１３により処理される。レシーバ１０
は、入力信号をオフセット無しで増幅し、その結果を表
す出力Ｓ１０をＣＲＵ１１へ供給するものである。な
お、図１ではＬＳＩ１中のトランスミッタの図示を省略
している。
gotiation）のための５０ＭＨｚの間欠的クロック波形
を持つ入力信号（低速信号）を差動入力端子ＲＤ／ＮＲ
Ｄに受け取る。データ転送速度の決定後に、例えば５０
０ＭＨｚのランダムデータ波形を持つ入力信号（高速信
号）が差動入力端子ＲＤ／ＮＲＤに与えられる。５００
ＭＨｚの入力信号は、レシーバ１０、クロックリカバリ
ユニット（ＣＲＵ）１１、シリアルパラレル（Ｓ／Ｐ）
コンバータ１２、１０ビット（１０Ｂ）／８ビット（８
Ｂ）エンコーダ１３により処理される。レシーバ１０
は、入力信号をオフセット無しで増幅し、その結果を表
す出力Ｓ１０をＣＲＵ１１へ供給するものである。な
お、図１ではＬＳＩ１中のトランスミッタの図示を省略
している。
【００１０】図１のＬＳＩ１は、このような広い入力周
波数範囲をカバーできる信号検知回路１５を更に備えて
いる。例示した信号検知回路１５は、ある設定値より大
きい振幅を持つ低速信号の入力の有無を検知するため
に、オフセットレシーバ２０と、チャージポンプ２１
と、コンデンサ２２と、ヒステリシスコンパレータ２３
とを備えている。オフセットレシーバ２０は、差動入力
端子ＲＤ／ＮＲＤを介して受け取った信号を増幅し、該
信号が所定のオフセット（例えば５０ｍＶ）より大きい
振幅を持つ場合に限り、該信号に追従してＨ／Ｌレベル
に変化する出力Ｓ２０が得られるようにする。入力信号
の振幅が５０ｍＶよりも大きくなければ、出力Ｓ２０が
Ｌレベルを保持する。チャージポンプ２１は、オフセッ
トレシーバ２０の出力Ｓ２０を電流に変換する。コンデ
ンサ２２は、チャージポンプ２１の出力Ｓ２１と接地電
圧ＶＳＳとの間に挿入されて、チャージポンプ２１の出
力電流を電圧に変換する。これにより、Ｓ２０のＨ／Ｌ
レベルに応じてコンデンサ２２の端子電圧が上下動す
る。ただし、Ｓ２０のＨレベル期間とＬレベル期間とが
同じ長さである場合にはコンデンサ２２の端子電圧が徐
々に上昇するように、コンデンサ２２の充電電流がその
放電電流より大きく設定されている。ヒステリシスコン
パレータ２３は、誤動作防止のために入出力特性にヒス
テリシスを持つコンパレータであって、コンデンサ２２
の端子電圧を、第１の参照電圧（１／３）×ＶＤＤ及び
第２の参照電圧（２／３）×ＶＤＤと比較し、その結果
を出力Ｓ２３として供給する。ここに、両参照電圧は電
源電圧ＶＤＤの変動に応じて変化する電圧であって、コ
ンデンサ２２の端子電圧が（２／３）×ＶＤＤを上回っ
た場合にＳ２３がＨレベルとなり、コンデンサ２２の端
子電圧が（１／３）×ＶＤＤを下回った場合にＳ２３が
Ｌレベルとなる。このヒステリシスコンパレータ２３の
出力Ｓ２３は、ＯＲ回路２４の一方の入力に接続され
る。
波数範囲をカバーできる信号検知回路１５を更に備えて
いる。例示した信号検知回路１５は、ある設定値より大
きい振幅を持つ低速信号の入力の有無を検知するため
に、オフセットレシーバ２０と、チャージポンプ２１
と、コンデンサ２２と、ヒステリシスコンパレータ２３
とを備えている。オフセットレシーバ２０は、差動入力
端子ＲＤ／ＮＲＤを介して受け取った信号を増幅し、該
信号が所定のオフセット（例えば５０ｍＶ）より大きい
振幅を持つ場合に限り、該信号に追従してＨ／Ｌレベル
に変化する出力Ｓ２０が得られるようにする。入力信号
の振幅が５０ｍＶよりも大きくなければ、出力Ｓ２０が
Ｌレベルを保持する。チャージポンプ２１は、オフセッ
トレシーバ２０の出力Ｓ２０を電流に変換する。コンデ
ンサ２２は、チャージポンプ２１の出力Ｓ２１と接地電
圧ＶＳＳとの間に挿入されて、チャージポンプ２１の出
力電流を電圧に変換する。これにより、Ｓ２０のＨ／Ｌ
レベルに応じてコンデンサ２２の端子電圧が上下動す
る。ただし、Ｓ２０のＨレベル期間とＬレベル期間とが
同じ長さである場合にはコンデンサ２２の端子電圧が徐
々に上昇するように、コンデンサ２２の充電電流がその
放電電流より大きく設定されている。ヒステリシスコン
パレータ２３は、誤動作防止のために入出力特性にヒス
テリシスを持つコンパレータであって、コンデンサ２２
の端子電圧を、第１の参照電圧（１／３）×ＶＤＤ及び
第２の参照電圧（２／３）×ＶＤＤと比較し、その結果
を出力Ｓ２３として供給する。ここに、両参照電圧は電
源電圧ＶＤＤの変動に応じて変化する電圧であって、コ
ンデンサ２２の端子電圧が（２／３）×ＶＤＤを上回っ
た場合にＳ２３がＨレベルとなり、コンデンサ２２の端
子電圧が（１／３）×ＶＤＤを下回った場合にＳ２３が
Ｌレベルとなる。このヒステリシスコンパレータ２３の
出力Ｓ２３は、ＯＲ回路２４の一方の入力に接続され
る。
【００１１】図１中の信号検知回路１５は、高速信号の
入力の有無を検知するために、上記レシーバ１０に加え
て、遷移カウンタ３０と、遅延回路３１と、ＡＮＤ回路
３２とを更に備えている。遷移カウンタ３０は、レシー
バ１０の出力Ｓ１０の遷移回数が一定期間内に所定値を
上回るかどうかを検査する。具体的には、決定されたデ
ータ転送速度に応じた周波数を持つクロック信号ＣＬＫ
に従って、ＣＬＫの５１２サイクルの間にＳ１０に３２
回以上の遷移があった場合に出力Ｓ３０をＨレベルにア
サートする。遅延回路３１は、Ｓ３０を遅延させた信号
Ｓ３１を出力する。ＡＮＤ回路３２は、Ｓ３０とＳ３１
との論理積を出力Ｓ３２として供給する。したがって、
立ち上がりのタイミングのみについて、Ｓ３０に対して
Ｓ３２が遅れることになる。ＡＮＤ回路３２の出力Ｓ３
２は、ＯＲ回路２４の他方の入力に接続される。ＯＲ回
路２４は、Ｓ２３とＳ３２との論理和を表す信号を信号
検知出力ＳＤとして供給する。
入力の有無を検知するために、上記レシーバ１０に加え
て、遷移カウンタ３０と、遅延回路３１と、ＡＮＤ回路
３２とを更に備えている。遷移カウンタ３０は、レシー
バ１０の出力Ｓ１０の遷移回数が一定期間内に所定値を
上回るかどうかを検査する。具体的には、決定されたデ
ータ転送速度に応じた周波数を持つクロック信号ＣＬＫ
に従って、ＣＬＫの５１２サイクルの間にＳ１０に３２
回以上の遷移があった場合に出力Ｓ３０をＨレベルにア
サートする。遅延回路３１は、Ｓ３０を遅延させた信号
Ｓ３１を出力する。ＡＮＤ回路３２は、Ｓ３０とＳ３１
との論理積を出力Ｓ３２として供給する。したがって、
立ち上がりのタイミングのみについて、Ｓ３０に対して
Ｓ３２が遅れることになる。ＡＮＤ回路３２の出力Ｓ３
２は、ＯＲ回路２４の他方の入力に接続される。ＯＲ回
路２４は、Ｓ２３とＳ３２との論理和を表す信号を信号
検知出力ＳＤとして供給する。
【００１２】オフセットレシーバ２０、チャージポンプ
２１、コンデンサ２２及びヒステリシスコンパレータ２
３からなる回路が高速信号に追従できない場合であって
も、オフセット無しのレシーバ１０及び遷移カウンタ３
０ならこれに追従できる。なお、オフセットレシーバ２
０が高速信号に追従できる構成を持つ場合には、オフセ
ットを持たないレシーバ１０の出力Ｓ１０に代えて、図
１中に破線で示すように、オフセットレシーバ２０の出
力Ｓ２０を遷移カウンタ３０へ供給するようにしてもよ
い。この場合には、レシーバ１０の出力Ｓ１０が不確定
になることがあっても、その影響を回避した信号検知を
実現することができる。
２１、コンデンサ２２及びヒステリシスコンパレータ２
３からなる回路が高速信号に追従できない場合であって
も、オフセット無しのレシーバ１０及び遷移カウンタ３
０ならこれに追従できる。なお、オフセットレシーバ２
０が高速信号に追従できる構成を持つ場合には、オフセ
ットを持たないレシーバ１０の出力Ｓ１０に代えて、図
１中に破線で示すように、オフセットレシーバ２０の出
力Ｓ２０を遷移カウンタ３０へ供給するようにしてもよ
い。この場合には、レシーバ１０の出力Ｓ１０が不確定
になることがあっても、その影響を回避した信号検知を
実現することができる。
【００１３】図２は、図１中のオフセットレシーバ２０
の詳細構成例を示している。図２のオフセットレシーバ
２０は、入力アンプ部４０と、オフセット部５０と、出
力負荷抵抗部６０と、出力アンプ部６５と、これらを繋
ぐ差動信号線Ｓ４０／ＮＳ４０とで構成されている。入
力アンプ部４０は、差動入力端子ＲＤ／ＮＲＤを介して
受け取った信号を増幅してＳ４０／ＮＳ４０へ出力する
ように、ＭＯＳトランジスタ４１，４２と、電流源４
３，４４，４５とで構成される。オフセット部５０は、
例えば５０ｍＶのオフセットを実現するように、ゲート
電圧Ｖｃｍ＋２５ｍＶを受け取るＭＯＳトランジスタ５
１と、ゲート電圧Ｖｃｍ−２５ｍＶを受け取るＭＯＳト
ランジスタ５２と、電流源５３とで構成される。出力負
荷抵抗部６０は、ゲートに共通のバイアス電圧Ｖｂを受
け取るＭＯＳトランジスタ６１，６２と、抵抗６３，６
４とで構成される。入力アンプ部４０の入力振幅が５０
ｍＶよりも大きければ、オフセット部５０に比べて入力
アンプ部４０が支配的に動作するので、差動入力端子Ｒ
Ｄ／ＮＲＤを介して受け取った信号に追従して、出力Ｓ
２０がＨ／Ｌにレベル変化する。ところが、入力信号の
振幅が５０ｍＶよりも大きくなければ、入力アンプ部４
０に比べてオフセット部５０が支配的に動作するので、
オフセット部５０によりＳ２０が強制的にＬレベルに設
定される。
の詳細構成例を示している。図２のオフセットレシーバ
２０は、入力アンプ部４０と、オフセット部５０と、出
力負荷抵抗部６０と、出力アンプ部６５と、これらを繋
ぐ差動信号線Ｓ４０／ＮＳ４０とで構成されている。入
力アンプ部４０は、差動入力端子ＲＤ／ＮＲＤを介して
受け取った信号を増幅してＳ４０／ＮＳ４０へ出力する
ように、ＭＯＳトランジスタ４１，４２と、電流源４
３，４４，４５とで構成される。オフセット部５０は、
例えば５０ｍＶのオフセットを実現するように、ゲート
電圧Ｖｃｍ＋２５ｍＶを受け取るＭＯＳトランジスタ５
１と、ゲート電圧Ｖｃｍ−２５ｍＶを受け取るＭＯＳト
ランジスタ５２と、電流源５３とで構成される。出力負
荷抵抗部６０は、ゲートに共通のバイアス電圧Ｖｂを受
け取るＭＯＳトランジスタ６１，６２と、抵抗６３，６
４とで構成される。入力アンプ部４０の入力振幅が５０
ｍＶよりも大きければ、オフセット部５０に比べて入力
アンプ部４０が支配的に動作するので、差動入力端子Ｒ
Ｄ／ＮＲＤを介して受け取った信号に追従して、出力Ｓ
２０がＨ／Ｌにレベル変化する。ところが、入力信号の
振幅が５０ｍＶよりも大きくなければ、入力アンプ部４
０に比べてオフセット部５０が支配的に動作するので、
オフセット部５０によりＳ２０が強制的にＬレベルに設
定される。
【００１４】図３は、図１中のチャージポンプ２１の詳
細構成例を示している。図３のチャージポンプ２１は、
アップスイッチ７１と、ダウンスイッチ７２と、電流
１．５×Ｉｃをコンデンサ２２へ供給するための電流源
７３と、電流Ｉｃをコンデンサ２２から引き抜くための
電流源７４とで構成される。オフセットレシーバ２０の
出力Ｓ２０がＬレベルを保持する場合には、ダウンスイ
ッチ７２がオン状態を保持してコンデンサ２２を放電さ
せ続ける結果、コンデンサ２２の端子電圧が（２／３）
×ＶＤＤを上回ることはない。一方、Ｓ２０がＨ／Ｌ変
化する場合には、コンデンサ２２の充電と放電とが交互
に繰り返される。ただし、充電電流（１．５×Ｉｃ）が
放電電流（Ｉｃ）よりも大きく設定されているので、ク
ロック波形に対応するＳ２０のＨレベル期間とＬレベル
期間とが同じ長さである場合には、コンデンサ２２の端
子電圧が徐々に上昇する。そして、ついにはコンデンサ
２２の端子電圧が（２／３）×ＶＤＤを上回ることとな
る。
細構成例を示している。図３のチャージポンプ２１は、
アップスイッチ７１と、ダウンスイッチ７２と、電流
１．５×Ｉｃをコンデンサ２２へ供給するための電流源
７３と、電流Ｉｃをコンデンサ２２から引き抜くための
電流源７４とで構成される。オフセットレシーバ２０の
出力Ｓ２０がＬレベルを保持する場合には、ダウンスイ
ッチ７２がオン状態を保持してコンデンサ２２を放電さ
せ続ける結果、コンデンサ２２の端子電圧が（２／３）
×ＶＤＤを上回ることはない。一方、Ｓ２０がＨ／Ｌ変
化する場合には、コンデンサ２２の充電と放電とが交互
に繰り返される。ただし、充電電流（１．５×Ｉｃ）が
放電電流（Ｉｃ）よりも大きく設定されているので、ク
ロック波形に対応するＳ２０のＨレベル期間とＬレベル
期間とが同じ長さである場合には、コンデンサ２２の端
子電圧が徐々に上昇する。そして、ついにはコンデンサ
２２の端子電圧が（２／３）×ＶＤＤを上回ることとな
る。
【００１５】図４は、図１中の遷移カウンタ３０の詳細
構成例を示している。図４の遷移カウンタ３０は、第１
のカウンタ８１と、第２のカウンタ８２と、ＳＲラッチ
８３とで構成される。第１のカウンタ８１はＣＬＫの５
１２サイクルをカウントする一方、第２のカウンタ８２
はＳ１０（又はＳ２０）の３２サイクルをカウントす
る。そして、第１のカウンタ８１が５１２カウントを終
える前に第２のカウンタ８２が３２カウントを終える
と、第２のカウンタ８２の出力によりＳＲラッチ８３が
セットされる結果、Ｓ３０がＨレベルにアサートされ
る。ただし、第２のカウンタ８２が３２カウントを終え
る前に第１のカウンタ８１が５１２カウントを終える
と、第１のカウンタ８１の出力によりＳＲラッチ８３が
リセットされる結果、Ｓ３０がＬレベルに戻される。
構成例を示している。図４の遷移カウンタ３０は、第１
のカウンタ８１と、第２のカウンタ８２と、ＳＲラッチ
８３とで構成される。第１のカウンタ８１はＣＬＫの５
１２サイクルをカウントする一方、第２のカウンタ８２
はＳ１０（又はＳ２０）の３２サイクルをカウントす
る。そして、第１のカウンタ８１が５１２カウントを終
える前に第２のカウンタ８２が３２カウントを終える
と、第２のカウンタ８２の出力によりＳＲラッチ８３が
セットされる結果、Ｓ３０がＨレベルにアサートされ
る。ただし、第２のカウンタ８２が３２カウントを終え
る前に第１のカウンタ８１が５１２カウントを終える
と、第１のカウンタ８１の出力によりＳＲラッチ８３が
リセットされる結果、Ｓ３０がＬレベルに戻される。
【００１６】図５は、図１中の信号検知回路１５が５０
ＭＨｚのクロック波形を受信した場合の信号検知出力Ｓ
Ｄの例を示している。ここでは、２．６７ｍｓを１周期
とする持続時間６６６．７μｓの間欠的クロック波形が
差動入力端子ＲＤ／ＮＲＤに入力され、１周期中の残り
の時間は差動入力端子ＲＤ／ＮＲＤがハイインピーダン
ス（Ｈｉ−Ｚ）状態になるものとする。この場合には、
信号検知回路１５中で主にオフセットレシーバ２０、チ
ャージポンプ２１、コンデンサ２２及びヒステリシスコ
ンパレータ２３が動作して、Ｓ２３が信号検知出力ＳＤ
となる。Ｔｄ１は、ＲＤ／ＮＲＤの入力波形に対するＳ
Ｄの遅延時間である。なお、Ｓ２３よりも先にＳ３２が
出力されることがないように、チャージポンプ２１とコ
ンデンサ２２とで時定数を決定し、かつ遅延回路３１の
遅延時間を設定するのがよい。
ＭＨｚのクロック波形を受信した場合の信号検知出力Ｓ
Ｄの例を示している。ここでは、２．６７ｍｓを１周期
とする持続時間６６６．７μｓの間欠的クロック波形が
差動入力端子ＲＤ／ＮＲＤに入力され、１周期中の残り
の時間は差動入力端子ＲＤ／ＮＲＤがハイインピーダン
ス（Ｈｉ−Ｚ）状態になるものとする。この場合には、
信号検知回路１５中で主にオフセットレシーバ２０、チ
ャージポンプ２１、コンデンサ２２及びヒステリシスコ
ンパレータ２３が動作して、Ｓ２３が信号検知出力ＳＤ
となる。Ｔｄ１は、ＲＤ／ＮＲＤの入力波形に対するＳ
Ｄの遅延時間である。なお、Ｓ２３よりも先にＳ３２が
出力されることがないように、チャージポンプ２１とコ
ンデンサ２２とで時定数を決定し、かつ遅延回路３１の
遅延時間を設定するのがよい。
【００１７】図６は、図１中の信号検知回路１５が５０
０ＭＨｚのランダムデータ波形を受信した場合の信号検
知出力ＳＤの例を示している。この場合には、信号検知
回路１５中で主にレシーバ１０、遷移カウンタ３０、遅
延回路３１及びＡＮＤ回路３２が動作して、Ｓ３２が信
号検知出力ＳＤとなる。Ｔｄ２は、ＲＤ／ＮＲＤの入力
波形に対するＳＤの遅延時間である。
０ＭＨｚのランダムデータ波形を受信した場合の信号検
知出力ＳＤの例を示している。この場合には、信号検知
回路１５中で主にレシーバ１０、遷移カウンタ３０、遅
延回路３１及びＡＮＤ回路３２が動作して、Ｓ３２が信
号検知出力ＳＤとなる。Ｔｄ２は、ＲＤ／ＮＲＤの入力
波形に対するＳＤの遅延時間である。
【００１８】なお、図１中のコンデンサ２，３及び終端
抵抗４，５は、差動入力端子ＲＤ／ＮＲＤの信号を若干
遅延させるものであり、これを当該ＬＳＩ１に内蔵する
ようにしてもよい。
抵抗４，５は、差動入力端子ＲＤ／ＮＲＤの信号を若干
遅延させるものであり、これを当該ＬＳＩ１に内蔵する
ようにしてもよい。
【００１９】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、低速信号の入力の有無を検知するための第１の回路
と、高速信号の入力の有無を検知するための第２の回路
と、第１の回路の出力と第２の回路の出力との論理和を
表す信号を信号検知出力として供給するためのＯＲ回路
とを備えた構成を採用したので、広い入力周波数範囲を
カバーし得る信号検知回路を提供することができる。
ば、低速信号の入力の有無を検知するための第１の回路
と、高速信号の入力の有無を検知するための第２の回路
と、第１の回路の出力と第２の回路の出力との論理和を
表す信号を信号検知出力として供給するためのＯＲ回路
とを備えた構成を採用したので、広い入力周波数範囲を
カバーし得る信号検知回路を提供することができる。
【図１】本発明に係る信号検知回路を備えたシリアルバ
スインターフェイスＬＳＩの一部分を示すブロック図で
ある。
スインターフェイスＬＳＩの一部分を示すブロック図で
ある。
【図２】図１中のオフセットレシーバの詳細構成例を示
す回路図である。
す回路図である。
【図３】図１中のチャージポンプの詳細構成例を示す回
路図である。
路図である。
【図４】図１中の遷移カウンタの詳細構成例を示す回路
図である。
図である。
【図５】図１中の信号検知回路が５０ＭＨｚのクロック
波形を受信した場合の信号検知出力の例を示すタイミン
グチャート図である。
波形を受信した場合の信号検知出力の例を示すタイミン
グチャート図である。
【図６】図１中の信号検知回路が５００ＭＨｚのランダ
ムデータ波形を受信した場合の信号検知出力の例を示す
タイミングチャート図である。
ムデータ波形を受信した場合の信号検知出力の例を示す
タイミングチャート図である。
１ シリアルバスインターフェイスＬＳＩ
２，３ コンデンサ
４，５ 終端抵抗
１０ レシーバ
１１ クロックリカバリユニット（ＣＲＵ）
１２ シリアルパラレル（Ｓ／Ｐ）コンバータ
１３ １０ビット（１０Ｂ）／８ビット（８Ｂ）エンコ
ーダ １５ 信号検知回路 ２０ オフセットレシーバ ２１ チャージポンプ ２２ コンデンサ ２３ ヒステリシスコンパレータ ２４ ＯＲ回路 ３０ 遷移カウンタ ３１ 遅延回路 ３２ ＡＮＤ回路 ４０ 入力アンプ部 ５０ オフセット部 ６０ 出力負荷抵抗部 ６５ 出力アンプ部 ７１ アップスイッチ ７２ ダウンスイッチ ８１ 第１のカウンタ（５１２カウント） ８２ 第２のカウンタ（３２カウント） ８３ ＳＲラッチ ＣＬＫ クロック信号 ＲＤ／ＮＲＤ 差動入力端子 ＳＤ 信号検知出力 Ｖｃｍ コモンモード電圧 ＶＤＤ 電源電圧 ＶＳＳ 接地電圧
ーダ １５ 信号検知回路 ２０ オフセットレシーバ ２１ チャージポンプ ２２ コンデンサ ２３ ヒステリシスコンパレータ ２４ ＯＲ回路 ３０ 遷移カウンタ ３１ 遅延回路 ３２ ＡＮＤ回路 ４０ 入力アンプ部 ５０ オフセット部 ６０ 出力負荷抵抗部 ６５ 出力アンプ部 ７１ アップスイッチ ７２ ダウンスイッチ ８１ 第１のカウンタ（５１２カウント） ８２ 第２のカウンタ（３２カウント） ８３ ＳＲラッチ ＣＬＫ クロック信号 ＲＤ／ＮＲＤ 差動入力端子 ＳＤ 信号検知出力 Ｖｃｍ コモンモード電圧 ＶＤＤ 電源電圧 ＶＳＳ 接地電圧
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
// Ｈ０３Ｋ 5/08 Ｈ０３Ｋ 5/08 Ｅ
Ｆターム(参考） 5B077 NN02
5J039 DA04 DA12 DB05 DB08 HH04
KK10
5J066 AA01 AA47 AA56 CA21 CA35
CA61 FA16 FA17 HA10 HA17
HA19 HA25 HA27 HA44 KA02
KA04 KA05 KA09 KA24 KA33
MA11 MA17 MA21 ND01 ND14
ND22 ND23 PD02 QA02 TA01
5J092 AA01 AA47 AA56 CA21 CA35
CA61 FA16 FA17 HA10 HA17
HA19 HA25 HA27 HA44 KA02
KA04 KA05 KA09 KA24 KA33
MA11 MA17 MA21 QA02 TA01
UL02
5K029 AA01 DD02 DD13 HH01 HH08
KK24 KK26 LL08 LL11 LL19
Claims (8)
- 【請求項１】 入力信号の有無を検知するための信号検
知回路であって、 ある設定値より大きい振幅を持つ低速信号の入力の有無
を検知するための第１の回路と、 前記低速信号より高い周波数を持つ高速信号の入力の有
無を検知するための第２の回路と、 前記第１の回路の出力と前記第２の回路の出力との論理
和を表す信号を信号検知出力として供給するためのＯＲ
回路とを備えたことを特徴とする信号検知回路。 - 【請求項２】 請求項１記載の信号検知回路において、 前記第１の回路は、差動入力端子を介して受け取った信
号を、該信号が所定のオフセットより大きい振幅を持つ
場合に限り該信号に追従する出力が得られるように、増
幅するためのオフセットレシーバを備えたことを特徴と
する信号検知回路。 - 【請求項３】 請求項２記載の信号検知回路において、 前記第１の回路は、 前記オフセットレシーバの出力を電流に変換するための
チャージポンプと、 前記チャージポンプの出力電流を電圧に変換するための
コンデンサと、 前記コンデンサの端子電圧を参照電圧と比較し、該比較
の結果を表す信号を前記ＯＲ回路へ供給するためのコン
パレータとを更に備えたことを特徴とする信号検知回
路。 - 【請求項４】 請求項３記載の信号検知回路において、 前記コンパレータは、入出力特性にヒステリシスを持つ
ヒステリシスコンパレータであることを特徴とする信号
検知回路。 - 【請求項５】 請求項１記載の信号検知回路において、 前記第２の回路は、 差動入力端子を介して受け取った信号を増幅するための
レシーバと、 前記レシーバの出力の遷移回数が一定期間内に所定値を
上回るかどうかを検査するための遷移カウンタとを備え
たことを特徴とする信号検知回路。 - 【請求項６】 請求項５記載の信号検知回路において、 前記レシーバは、前記差動入力端子を介して受け取った
信号が所定のオフセットより大きい振幅を持つ場合に限
り該信号に追従するように出力を変化させるオフセット
レシーバであることを特徴とする信号検知回路。 - 【請求項７】 請求項５記載の信号検知回路において、 前記第２の回路は、 前記遷移カウンタの出力を遅延させるための遅延回路
と、 前記遷移カウンタの出力と前記遅延回路の出力との論理
積を表す信号を前記ＯＲ回路へ供給するためのＡＮＤ回
路とを更に備えたことを特徴とする信号検知回路。 - 【請求項８】 請求項１記載の信号検知回路において、 前記入力信号を受け取るための差動入力端子と、 前記差動入力端子にそれぞれ直列接続されたコンデンサ
と、 前記差動入力端子間に挿入された終端抵抗とを更に備え
たことを特徴とする信号検知回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002121545A JP3660914B2 (ja) | 2001-05-17 | 2002-04-24 | 信号検知回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001147380 | 2001-05-17 | ||
| JP2001-147380 | 2001-05-17 | ||
| JP2002121545A JP3660914B2 (ja) | 2001-05-17 | 2002-04-24 | 信号検知回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003050651A true JP2003050651A (ja) | 2003-02-21 |
| JP3660914B2 JP3660914B2 (ja) | 2005-06-15 |
Family
ID=26615236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002121545A Expired - Lifetime JP3660914B2 (ja) | 2001-05-17 | 2002-04-24 | 信号検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3660914B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005292134A (ja) * | 2004-03-31 | 2005-10-20 | Teradyne Inc | 差動信号測定をともなう試験システム |
| US7426368B2 (en) | 2004-07-07 | 2008-09-16 | Nec Electronics Corporation | Satellite broadcasting converter, control circuit incorporated therein, and detector circuit used in such control circuit |
-
2002
- 2002-04-24 JP JP2002121545A patent/JP3660914B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005292134A (ja) * | 2004-03-31 | 2005-10-20 | Teradyne Inc | 差動信号測定をともなう試験システム |
| JP4708056B2 (ja) * | 2004-03-31 | 2011-06-22 | テラダイン インク | 差動信号測定をともなう試験システム |
| US7426368B2 (en) | 2004-07-07 | 2008-09-16 | Nec Electronics Corporation | Satellite broadcasting converter, control circuit incorporated therein, and detector circuit used in such control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3660914B2 (ja) | 2005-06-15 |
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