JP2003050651A - 信号検知回路 - Google Patents
信号検知回路Info
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Abstract
回路を提供する。 【解決手段】 50MHzの間欠的クロック波形信号の
入力の有無を検知するための回路をオフセットレシーバ
20と、チャージポンプ21と、コンデンサ22と、ヒ
ステリシスコンパレータ23とで構成し、かつ500M
Hzのランダムデータ波形信号の入力の有無を検知する
ための回路をオフセット無しのレシーバ10と、遷移カ
ウンタ30と、遅延回路31と、AND回路32とで構
成する。ヒステリシスコンパレータ23の出力とAND
回路32の出力との論理和を表す信号を、OR回路24
が信号検知信号SDとして出力する。
Description
ストランシーバにおける入力信号の有無を検知するため
の信号検知回路に関するものである。
例えばIEEE1394規格に準拠したシリアルバスに
接続されるバストランシーバが開示されている。このバ
ストランシーバは、高速の2値(binary)データ転送モ
ードと、低速の3値(ternary)制御転送モードとを有
する。2値データ転送モードでは2値レシーバが、3値
制御転送モードでは3値レシーバがそれぞれ動作する。
更に、クロック信号の受信のために、先行シグナリング
(preemptive signaling)レシーバが設けられる。各レ
シーバの入力側には、信号のコモンモードシフティング
(common mode shifting)のためのレベルシフト回路が
挿入される。
規格のバストランシーバでは、様々な周波数を持つ入力
信号の有無を検知するための信号検知回路が必要であ
る。
バーし得る信号検知回路を提供することにある。
め、本発明の信号検知回路は、ある設定値より大きい振
幅を持つ低速信号の入力の有無を検知するための第1の
回路と、該低速信号より高い周波数を持つ高速信号の入
力の有無を検知するための第2の回路と、第1の回路の
出力と第2の回路の出力との論理和を表す信号を信号検
知出力として供給するためのOR回路とを備えた構成を
採用したものである。
ーバと、チャージポンプと、コンデンサと、コンパレー
タとで構成できる。また、上記第2の回路は、例えばオ
フセット無しのレシーバと、遷移カウンタとで構成でき
る。
て、図面を参照しながら説明する。
したシリアルバスインターフェイスLSI1における本
発明の適用例を示している。図1のLSI1の差動入力
端子RD/NRDは、DC成分を除去するためのコンデ
ンサ2,3を介してツイストペアケーブルに接続されて
いる。これら差動入力端子RD/NRDの間には、互い
に直列接続された2本の終端抵抗4,5が挿入されてい
る。両終端抵抗4,5の中間タップの電圧は、コモンモ
ード電圧Vcmと呼ばれる。
gotiation)のための50MHzの間欠的クロック波形
を持つ入力信号(低速信号)を差動入力端子RD/NR
Dに受け取る。データ転送速度の決定後に、例えば50
0MHzのランダムデータ波形を持つ入力信号(高速信
号)が差動入力端子RD/NRDに与えられる。500
MHzの入力信号は、レシーバ10、クロックリカバリ
ユニット(CRU)11、シリアルパラレル(S/P)
コンバータ12、10ビット(10B)/8ビット(8
B)エンコーダ13により処理される。レシーバ10
は、入力信号をオフセット無しで増幅し、その結果を表
す出力S10をCRU11へ供給するものである。な
お、図1ではLSI1中のトランスミッタの図示を省略
している。
波数範囲をカバーできる信号検知回路15を更に備えて
いる。例示した信号検知回路15は、ある設定値より大
きい振幅を持つ低速信号の入力の有無を検知するため
に、オフセットレシーバ20と、チャージポンプ21
と、コンデンサ22と、ヒステリシスコンパレータ23
とを備えている。オフセットレシーバ20は、差動入力
端子RD/NRDを介して受け取った信号を増幅し、該
信号が所定のオフセット(例えば50mV)より大きい
振幅を持つ場合に限り、該信号に追従してH/Lレベル
に変化する出力S20が得られるようにする。入力信号
の振幅が50mVよりも大きくなければ、出力S20が
Lレベルを保持する。チャージポンプ21は、オフセッ
トレシーバ20の出力S20を電流に変換する。コンデ
ンサ22は、チャージポンプ21の出力S21と接地電
圧VSSとの間に挿入されて、チャージポンプ21の出
力電流を電圧に変換する。これにより、S20のH/L
レベルに応じてコンデンサ22の端子電圧が上下動す
る。ただし、S20のHレベル期間とLレベル期間とが
同じ長さである場合にはコンデンサ22の端子電圧が徐
々に上昇するように、コンデンサ22の充電電流がその
放電電流より大きく設定されている。ヒステリシスコン
パレータ23は、誤動作防止のために入出力特性にヒス
テリシスを持つコンパレータであって、コンデンサ22
の端子電圧を、第1の参照電圧(1/3)×VDD及び
第2の参照電圧(2/3)×VDDと比較し、その結果
を出力S23として供給する。ここに、両参照電圧は電
源電圧VDDの変動に応じて変化する電圧であって、コ
ンデンサ22の端子電圧が(2/3)×VDDを上回っ
た場合にS23がHレベルとなり、コンデンサ22の端
子電圧が(1/3)×VDDを下回った場合にS23が
Lレベルとなる。このヒステリシスコンパレータ23の
出力S23は、OR回路24の一方の入力に接続され
る。
入力の有無を検知するために、上記レシーバ10に加え
て、遷移カウンタ30と、遅延回路31と、AND回路
32とを更に備えている。遷移カウンタ30は、レシー
バ10の出力S10の遷移回数が一定期間内に所定値を
上回るかどうかを検査する。具体的には、決定されたデ
ータ転送速度に応じた周波数を持つクロック信号CLK
に従って、CLKの512サイクルの間にS10に32
回以上の遷移があった場合に出力S30をHレベルにア
サートする。遅延回路31は、S30を遅延させた信号
S31を出力する。AND回路32は、S30とS31
との論理積を出力S32として供給する。したがって、
立ち上がりのタイミングのみについて、S30に対して
S32が遅れることになる。AND回路32の出力S3
2は、OR回路24の他方の入力に接続される。OR回
路24は、S23とS32との論理和を表す信号を信号
検知出力SDとして供給する。
21、コンデンサ22及びヒステリシスコンパレータ2
3からなる回路が高速信号に追従できない場合であって
も、オフセット無しのレシーバ10及び遷移カウンタ3
0ならこれに追従できる。なお、オフセットレシーバ2
0が高速信号に追従できる構成を持つ場合には、オフセ
ットを持たないレシーバ10の出力S10に代えて、図
1中に破線で示すように、オフセットレシーバ20の出
力S20を遷移カウンタ30へ供給するようにしてもよ
い。この場合には、レシーバ10の出力S10が不確定
になることがあっても、その影響を回避した信号検知を
実現することができる。
の詳細構成例を示している。図2のオフセットレシーバ
20は、入力アンプ部40と、オフセット部50と、出
力負荷抵抗部60と、出力アンプ部65と、これらを繋
ぐ差動信号線S40/NS40とで構成されている。入
力アンプ部40は、差動入力端子RD/NRDを介して
受け取った信号を増幅してS40/NS40へ出力する
ように、MOSトランジスタ41,42と、電流源4
3,44,45とで構成される。オフセット部50は、
例えば50mVのオフセットを実現するように、ゲート
電圧Vcm+25mVを受け取るMOSトランジスタ5
1と、ゲート電圧Vcm−25mVを受け取るMOSト
ランジスタ52と、電流源53とで構成される。出力負
荷抵抗部60は、ゲートに共通のバイアス電圧Vbを受
け取るMOSトランジスタ61,62と、抵抗63,6
4とで構成される。入力アンプ部40の入力振幅が50
mVよりも大きければ、オフセット部50に比べて入力
アンプ部40が支配的に動作するので、差動入力端子R
D/NRDを介して受け取った信号に追従して、出力S
20がH/Lにレベル変化する。ところが、入力信号の
振幅が50mVよりも大きくなければ、入力アンプ部4
0に比べてオフセット部50が支配的に動作するので、
オフセット部50によりS20が強制的にLレベルに設
定される。
細構成例を示している。図3のチャージポンプ21は、
アップスイッチ71と、ダウンスイッチ72と、電流
1.5×Icをコンデンサ22へ供給するための電流源
73と、電流Icをコンデンサ22から引き抜くための
電流源74とで構成される。オフセットレシーバ20の
出力S20がLレベルを保持する場合には、ダウンスイ
ッチ72がオン状態を保持してコンデンサ22を放電さ
せ続ける結果、コンデンサ22の端子電圧が(2/3)
×VDDを上回ることはない。一方、S20がH/L変
化する場合には、コンデンサ22の充電と放電とが交互
に繰り返される。ただし、充電電流(1.5×Ic)が
放電電流(Ic)よりも大きく設定されているので、ク
ロック波形に対応するS20のHレベル期間とLレベル
期間とが同じ長さである場合には、コンデンサ22の端
子電圧が徐々に上昇する。そして、ついにはコンデンサ
22の端子電圧が(2/3)×VDDを上回ることとな
る。
構成例を示している。図4の遷移カウンタ30は、第1
のカウンタ81と、第2のカウンタ82と、SRラッチ
83とで構成される。第1のカウンタ81はCLKの5
12サイクルをカウントする一方、第2のカウンタ82
はS10(又はS20)の32サイクルをカウントす
る。そして、第1のカウンタ81が512カウントを終
える前に第2のカウンタ82が32カウントを終える
と、第2のカウンタ82の出力によりSRラッチ83が
セットされる結果、S30がHレベルにアサートされ
る。ただし、第2のカウンタ82が32カウントを終え
る前に第1のカウンタ81が512カウントを終える
と、第1のカウンタ81の出力によりSRラッチ83が
リセットされる結果、S30がLレベルに戻される。
MHzのクロック波形を受信した場合の信号検知出力S
Dの例を示している。ここでは、2.67msを1周期
とする持続時間666.7μsの間欠的クロック波形が
差動入力端子RD/NRDに入力され、1周期中の残り
の時間は差動入力端子RD/NRDがハイインピーダン
ス(Hi−Z)状態になるものとする。この場合には、
信号検知回路15中で主にオフセットレシーバ20、チ
ャージポンプ21、コンデンサ22及びヒステリシスコ
ンパレータ23が動作して、S23が信号検知出力SD
となる。Td1は、RD/NRDの入力波形に対するS
Dの遅延時間である。なお、S23よりも先にS32が
出力されることがないように、チャージポンプ21とコ
ンデンサ22とで時定数を決定し、かつ遅延回路31の
遅延時間を設定するのがよい。
0MHzのランダムデータ波形を受信した場合の信号検
知出力SDの例を示している。この場合には、信号検知
回路15中で主にレシーバ10、遷移カウンタ30、遅
延回路31及びAND回路32が動作して、S32が信
号検知出力SDとなる。Td2は、RD/NRDの入力
波形に対するSDの遅延時間である。
抵抗4,5は、差動入力端子RD/NRDの信号を若干
遅延させるものであり、これを当該LSI1に内蔵する
ようにしてもよい。
ば、低速信号の入力の有無を検知するための第1の回路
と、高速信号の入力の有無を検知するための第2の回路
と、第1の回路の出力と第2の回路の出力との論理和を
表す信号を信号検知出力として供給するためのOR回路
とを備えた構成を採用したので、広い入力周波数範囲を
カバーし得る信号検知回路を提供することができる。
スインターフェイスLSIの一部分を示すブロック図で
ある。
す回路図である。
路図である。
図である。
波形を受信した場合の信号検知出力の例を示すタイミン
グチャート図である。
ムデータ波形を受信した場合の信号検知出力の例を示す
タイミングチャート図である。
ーダ 15 信号検知回路 20 オフセットレシーバ 21 チャージポンプ 22 コンデンサ 23 ヒステリシスコンパレータ 24 OR回路 30 遷移カウンタ 31 遅延回路 32 AND回路 40 入力アンプ部 50 オフセット部 60 出力負荷抵抗部 65 出力アンプ部 71 アップスイッチ 72 ダウンスイッチ 81 第1のカウンタ(512カウント) 82 第2のカウンタ(32カウント) 83 SRラッチ CLK クロック信号 RD/NRD 差動入力端子 SD 信号検知出力 Vcm コモンモード電圧 VDD 電源電圧 VSS 接地電圧
Claims (8)
- 【請求項1】 入力信号の有無を検知するための信号検
知回路であって、 ある設定値より大きい振幅を持つ低速信号の入力の有無
を検知するための第1の回路と、 前記低速信号より高い周波数を持つ高速信号の入力の有
無を検知するための第2の回路と、 前記第1の回路の出力と前記第2の回路の出力との論理
和を表す信号を信号検知出力として供給するためのOR
回路とを備えたことを特徴とする信号検知回路。 - 【請求項2】 請求項1記載の信号検知回路において、 前記第1の回路は、差動入力端子を介して受け取った信
号を、該信号が所定のオフセットより大きい振幅を持つ
場合に限り該信号に追従する出力が得られるように、増
幅するためのオフセットレシーバを備えたことを特徴と
する信号検知回路。 - 【請求項3】 請求項2記載の信号検知回路において、 前記第1の回路は、 前記オフセットレシーバの出力を電流に変換するための
チャージポンプと、 前記チャージポンプの出力電流を電圧に変換するための
コンデンサと、 前記コンデンサの端子電圧を参照電圧と比較し、該比較
の結果を表す信号を前記OR回路へ供給するためのコン
パレータとを更に備えたことを特徴とする信号検知回
路。 - 【請求項4】 請求項3記載の信号検知回路において、 前記コンパレータは、入出力特性にヒステリシスを持つ
ヒステリシスコンパレータであることを特徴とする信号
検知回路。 - 【請求項5】 請求項1記載の信号検知回路において、 前記第2の回路は、 差動入力端子を介して受け取った信号を増幅するための
レシーバと、 前記レシーバの出力の遷移回数が一定期間内に所定値を
上回るかどうかを検査するための遷移カウンタとを備え
たことを特徴とする信号検知回路。 - 【請求項6】 請求項5記載の信号検知回路において、 前記レシーバは、前記差動入力端子を介して受け取った
信号が所定のオフセットより大きい振幅を持つ場合に限
り該信号に追従するように出力を変化させるオフセット
レシーバであることを特徴とする信号検知回路。 - 【請求項7】 請求項5記載の信号検知回路において、 前記第2の回路は、 前記遷移カウンタの出力を遅延させるための遅延回路
と、 前記遷移カウンタの出力と前記遅延回路の出力との論理
積を表す信号を前記OR回路へ供給するためのAND回
路とを更に備えたことを特徴とする信号検知回路。 - 【請求項8】 請求項1記載の信号検知回路において、 前記入力信号を受け取るための差動入力端子と、 前記差動入力端子にそれぞれ直列接続されたコンデンサ
と、 前記差動入力端子間に挿入された終端抵抗とを更に備え
たことを特徴とする信号検知回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002121545A JP3660914B2 (ja) | 2001-05-17 | 2002-04-24 | 信号検知回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001-147380 | 2001-05-17 | ||
JP2001147380 | 2001-05-17 | ||
JP2002121545A JP3660914B2 (ja) | 2001-05-17 | 2002-04-24 | 信号検知回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003050651A true JP2003050651A (ja) | 2003-02-21 |
JP3660914B2 JP3660914B2 (ja) | 2005-06-15 |
Family
ID=26615236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002121545A Expired - Lifetime JP3660914B2 (ja) | 2001-05-17 | 2002-04-24 | 信号検知回路 |
Country Status (1)
Country | Link |
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JP (1) | JP3660914B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005292134A (ja) * | 2004-03-31 | 2005-10-20 | Teradyne Inc | 差動信号測定をともなう試験システム |
US7426368B2 (en) | 2004-07-07 | 2008-09-16 | Nec Electronics Corporation | Satellite broadcasting converter, control circuit incorporated therein, and detector circuit used in such control circuit |
-
2002
- 2002-04-24 JP JP2002121545A patent/JP3660914B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005292134A (ja) * | 2004-03-31 | 2005-10-20 | Teradyne Inc | 差動信号測定をともなう試験システム |
JP4708056B2 (ja) * | 2004-03-31 | 2011-06-22 | テラダイン インク | 差動信号測定をともなう試験システム |
US7426368B2 (en) | 2004-07-07 | 2008-09-16 | Nec Electronics Corporation | Satellite broadcasting converter, control circuit incorporated therein, and detector circuit used in such control circuit |
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JP3660914B2 (ja) | 2005-06-15 |
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A131 | Notification of reasons for refusal |
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|
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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