JP2010128900A

JP2010128900A - スケルチ回路

Info

Publication number: JP2010128900A
Application number: JP2008304399A
Authority: JP
Inventors: Tomoyuki Tanaka; 智之田中; Kazuhiro Ueda; 和宏上田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-11-28
Filing date: 2008-11-28
Publication date: 2010-06-10

Abstract

【課題】入力信号に高周波成分が含まれていても、安定した検出が可能なスケルチ回路を提供する。
【解決手段】閾値生成器７は、閾値信号を出力する。ミキサ回路５は、少なくとも入力信号が変化するタイミングで変化する信号で閾値信号を変調する。比較器６は、入力信号と変調された閾値信号とを比較して、入力信号が送信側から伝送された有効な信号であるか、あるいはノイズであるかを表わすスケルチ信号を出力する。
【選択図】図３

Description

本発明は、スケルチ回路に関し、特に入力信号が送信側から伝送された有効な信号であるか、あるいはノイズであるかを検出するスケルチ回路に関する。

ＵＳＢ（Universal Serial Bus）２．０規格またはＳＡＴＡ（Serial Advanced Technology Attachment）規格に従うデータ転送装置では、有効なデータが転送されている状態であるのか、あるいはデータが転送されていない状態であるのかを検知するためにスケルチ回路が用いられている（たとえば、特許文献１を参照）。

スケルチ回路は、受信ブロックへ入力される信号が所定の閾値より大きい振幅であれば、有効なデータが転送されている状態であると判断して通信を開始／維持することを上位層に伝達し、閾値より小さい振幅であれば雑音として無信号状態であることを上位層に伝達する。
特開平９−３２６７１２号公報

しかしながら、特許文献１に記載のスケルチ回路では、入力信号に高周波成分が含まれていると、次のような問題が発生する。

図１２は、パワーカットからの復帰時の問題を説明するための図である。
図１２（ａ）は、パワーカットからの復帰時の入力信号と閾値とを重ねて表わした図である。

図１２（ａ）に示すように、受信ブロックには、パワーカットからの復帰時に、連続して送られてくるバースト信号（バースト１、バースト２、バースト３）が入力される。

図１２（ｂ）は、図１２（ａ）におけるバースト２の部分を拡大した図である。
図１２（ｂ）に示すように、差動入力信号がクロスする箇所では、差動入力信号は、閾値Ｖｔｈ＿Ｈ，Ｖｔｈ＿Ｌを越えない。差動入力信号の遷移密度が高い箇所（つまり、高周波数成分が含まれる箇所）では、閾値を越えないポイントが増加する。その結果、図１２（ｃ）に示すように、差動入力信号の遷移密度が高い箇所で、データが転送されている状態か否かを表わすスケルチ信号がスパイクのような波形となり、誤検出が発生する。

図１３は、通信時の入力信号と閾値とを重ねて表わした図である。
図１３に示すような、差動入力信号の周波数成分が高い箇所では、差動入力信号がクロスする箇所が多く、閾値を越えないポイントが増加する。その結果、図１３に示すように、高周波成分が含まれる箇所では、通信中にもかかわらず、データが転送されている状態か否かを表わすスケルチ信号のレベルが下がり、誤検出が発生する。

図１４は、従来のスケルチ回路の構成を表わす図である。図１５は、図１４のスケルチ回路９９の各部における信号の波形を表わす図である。

図１５（ａ）は、入力端子１，２から入力された差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎの波形を表わす図である。区間Ａにおいて、差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎの変化する頻度が多くなっている。

図１５（ｂ）は、第１の差動増幅回路から出力された差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎの波形を表わす図である。区間Ａにおいて、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎは減衰している。これは、第１の差動増幅回路を通すことによって、差動入力増幅信号が減衰するためである。

図１５（ｃ）は、閾値生成器７から出力される差動閾値信号Ｖｔｈ＿Ｈ，Ｖｔｈ＿Ｌの波形を表わす図である。

図１５（ｄ）は、第２の差動増幅回路４から出力される差動閾値増幅信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎの波形を表わす図である。

図１５（ｅ）は、比較器６における比較対象である差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎと、差動閾値増幅信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎとを重ねて表わした図である。区間Ａにおいて、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎの振幅は、差動閾値増幅信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎの振幅よりも小さいため、スケルチ信号ＯＵＴは、「Ｌ」レベルとなる。つまり、本来は、区間Ａにおいて、差動入力信号の振幅は高く、データが伝送されている状態であるにも係らず、スケルチ回路は、データが転送されていないと判断する。

以上のように、入力信号の周波数が高くなると入力データ遷移密度が高くなり、閾値を越えず、従来のスケルチ回路は正常な検出ができない。また信号の減衰によっても、閾値を越えず誤検出となる。信号の減衰を考慮し、閾値生成器の閾値を低く厳密に設定すると、製造ばらつきによる変動が大きくなる。

それゆえに、本発明の目的は、入力信号に高周波成分が含まれていても、安定した検出が可能なスケルチ回路を提供することである。

本発明の一実施例のスケルチ回路によれば、閾値信号を生成する閾値生成器と、少なくとも入力信号が変化するタイミングで変化する信号で閾値信号を変調するミキサと、入力信号と変調された閾値信号とを比較して、比較結果を表わす信号を出力する比較回路とを備える。

本発明のスケルチ回路によれば、入力信号に高周波成分が含まれていても、安定した検出が可能である。

以下、本発明の実施の形態について、図面を参照して説明する。
［第１の実施形態］
（全体構成）
図１は、本発明の実施形態のデータ処理システムの構成を表わす図である。

図１を参照して、データ処理システムは、パーソナルコンピュータ５１と、ハードディスク５２からなる。パーソナルコンピュータ５１とハードディスク５２の間の通信は、ＳＡＴＡ（Serial Advanced Technology Attachment）規格にしたがう。

パーソナルコンピュータ５１は、内部回路５３と、ロジック回路部５７およびアナログ回路部５８からなるＩＦ部５４とを備える。

ハードディスク５２も、パーソナルコンピュータ５１と同様に、内部回路５６と、ロジック回路部６０およびアナログ回路部５９からなるＩＦ部５５とを備える。

図２は、図１のアナログ回路部５９の構成を表わす図である。図１のアナログ回路部５８の構成もこれと同様である。

図２を参照して、送信用アナログ回路部６１は、ＴｘＰＬＬ（Phase-Locked Loop）６３と、シリアライザ６４と、フロントエンド（ＦＥ）６５とを備える。

ＴｘＰＬＬ６３は、端子７５からクロックＣＬＫＡを受けて、クロックＣＬＫＢ，／ＣＬＫＢを出力する。

シリアライザ６４は、クロックＣＬＫＢ，／ＣＬＫＢに同期して、ロジック回路部６０の端子７７から出力されるパラレルの送信信号Ｓ１をシリアルの送信信号Ｓ２，／Ｓ２に変換する。

フロントエンド（ＦＥ）６５は、送信用のフロントエンド回路であり、送信信号Ｓ３，／Ｓ３を出力端子７１，７２に出力する。

受信用アナログ回路部６２は、フロントエンド（ＦＥ）６６と、ＣＤＲ（Clock Data Recovery）回路６７と、デシリアライザ６８と、スケルチ回路１０とを備える。

フロントエンド（ＦＥ）６６は、受信用のフロントエンド回路であり、入力端子７３，７４から受信信号ＲＸ＿Ｐ，ＲＸ＿Ｎを受けて、信号Ｒ１，／Ｒ１をＣＤＲ回路６７に出力する。

ＣＤＲ回路６７は、フロントエンド（ＦＥ）から出力される信号Ｒ１，／Ｒ１からクロックＣＬＫ，／ＣＬＫを復元する。

デシリアライザ６８は、ＣＤＲ回路６７で復元されたクロックＣＬＫ，／ＣＬＫに同期して、シリアルの受信信号Ｒ１，／Ｒ１をパラレル変換して、パラレルの受信信号Ｒ３をロジック回路部６０の端子７８へ出力し、復元されたクロックＣＬＫを端子７９へ出力する。

スケルチ回路１０は、通信相手側との間で通信のハンドシェークを行ない、受信信号ＲＸ＿Ｐ，ＲＸ＿Ｎが通信相手側から伝送された有効な信号であるか、あるいはノイズであるかを検出し、ロジック回路部６０の端子８０へ出力する。ロジック回路部６０は、パワーカット時に、有効な信号を受信したときに、ＯＦＦ状態の回路を動作させる。

（スケルチ回路の構成）
図３は、本発明の第１の実施形態のスケルチ回路の構成を表わす図である。

図３を参照して、このスケルチ回路１０は、入力端子１，２と、同一の増幅率を有する第１および第２の差動増幅回路３，４と、閾値生成器７と、ミキサ回路５と、出力端子８とから構成される。

第１の差動増幅回路３は、入力端子１，２から入力された差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎを増幅して、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎを比較器６およびミキサ回路５へ出力する。

閾値生成器７は、可変抵抗Ｒ１およびＲ２からなり、抵抗Ｒ２の両端のノードから差動閾値信号Ｖｔｈ＿Ｈ，Ｖｔｈ＿Ｌを第２の差動増幅回路４へ出力する。

第２の差動増幅回路４は、差動閾値信号Ｖｔｈ＿Ｈ，Ｖｔｈ＿Ｌを増幅して、差動閾値増幅信号Ａ＿Ｈ，Ａ＿Ｌをミキサ回路５へ出力する。

ミキサ回路５は、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎによって、差動閾値増幅信号Ａ＿Ｈ，Ａ＿Ｌを変調して比較器６へ出力する。すなわち、ミキサ回路５は、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎと同一の変化パターンの差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎを比較器６へ出力する。したがって、差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎの変化するタイミングは、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎの変化するタイミングと同一となる。

比較器６は、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎの振幅と差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎの振幅を比較して、比較結果を表わすスケルチ信号ＯＵＴを出力端子８へ出力する。すなわち、比較器６は、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎの振幅が差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎの振幅よりも大きい場合には、「Ｈ」レベルのスケルチ信号を出力する。比較器６は、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎの振幅が差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎの振幅と等しいか小さい場合には、「Ｌ」レベルのスケルチ信号を出力する。

（差動増幅回路）
図４は、第１の差動増幅回路３の構成の一例を表わす図である。第２の差動増幅回路４の構成も、これと同様である。

図４を参照して、第１の差動増幅回路３は、定電流源ＩＣ１と、ソースが定電流源に共通に接続されたＮチャネルＭＯＳトランジスタＮ１，Ｎ２と、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２のドレインにそれぞれ接続される抵抗Ｒ３，Ｒ４とを備える。

ＮチャネルＭＯＳトランジスタＮ１，Ｎ２のゲートには、それぞれ、差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎが入力される。ＮチャネルＭＯＳトランジスタＮ１，Ｎ２のドレイン端子から差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎが出力される。

（ミキサ）
図５は、ミキサ回路５の構成の一例を表わす図である。

図５を参照して、ミキサ回路５は、スイッチＳＷ１〜ＳＷ４を備える。
差動入力増幅信号の一方側のＤｉｎ＿Ｐが「Ｈ」レベルで、かつ差動入力増幅信号の他方側Ｄｉｎ＿Ｎが「Ｌ」レベルのときには、スイッチＳＷ１とスイッチＳＷ２が閉じて、スイッチＳＷ３とスイッチ４が開く。その結果、差動閾値増幅信号Ａ＿Ｈ，Ａ＿Ｌの値が差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎの値となる。

一方、差動入力増幅信号の一方側のＤｉｎ＿Ｐが「Ｌ」レベルで、かつ差動入力増幅信号の他方側Ｄｉｎ＿Ｎが「Ｈ」レベルのときには、スイッチＳＷ１とスイッチＳＷ２が開き、スイッチＳＷ３とスイッチＳＷ４が閉じる。その結果、差動閾値増幅信号Ａ＿Ｈ，Ａ＿Ｌの値が差動閾値増幅周波数変換信号Ｒｉｎ＿Ｎ，Ｒｉｎ＿Ｐの値となる。

したがって、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎの変化するパターンは、差動閾値増幅信号Ａ＿Ｈ，Ａ＿Ｌの変化するパターンと同一となる。

（比較器６）
図６は、比較器６の構成の一例を表わす図である。

図６を参照して、比較器６は、いわゆるＤＣレベル比較器であって、第１段の比較回路９５と、第２段の論理閾値まで増幅するアンプ９６とを備える。

第１段の比較回路９５は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２と、ＮチャネルＭＯＳトランジスタＮ３〜Ｎ６と、定電流源ＩＣ２とを含む。

第２段のアンプ９６は、ＰチャネルＭＯＳトランジスタＰ３，Ｐ４と、ＮチャネルＭＯＳトランジスタＮ７，Ｎ８と、定電流源ＩＣ３とを含む。

ＮチャネルＭＯＳトランジスタＮ３，Ｎ４のゲートには、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎが入力される。ＮチャネルＭＯＳトランジスタＮ５，Ｎ６のゲートには、差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎが入力される。ＮチャネルＭＯＳトランジスタＮ８のドレイン端子からスケルチ信号ＯＵＴが出力される。

以上のように、第１の実施形態のスケルチ回路は、ミキサ回路によって閾値が入力信号と同じタイミングで変化するので、入力信号に高周波成分が含まれており入力データ遷移密度が高くなっている箇所でも、入力信号が有効な信号であるのか、あるいはノイズであるかの検出を安定して行なうことができる。また、第１の実施形態のスケルチ回路は、従来のスケルチ回路に、ミキサ回路を追加しただけのものであり、低消費電力で冗長性のあるシステムを構築することができる。

［第１の実施形態の変形例］
（スケルチ回路の構成）
図７は、第１の実施の形態の変形例のスケルチ回路の構成を表わす図である。

図７のスケルチ回路２０は、ミキサ回路５の置かれる位置を除いて、図３のスケルチ回路１０と同一である。すなわち、図３のスケルチ回路１０では、ミキサ回路５が、第２の差動増幅回路４の後段に配置されているのに対して、図７のスケルチ回路２０では、ミキサ回路５が、第２の差動増幅回路４の前段に配置されている。

図７を参照して、各構成を説明する。
第１の差動増幅回路３は、入力端子１，２から入力された差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎを増幅して、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎを比較器６へ出力する。

閾値生成器７は、可変抵抗Ｒ１およびＲ２からなり、抵抗Ｒ２の両端のノードから差動閾値信号Ｖｔｈ＿Ｈ，Ｖｔｈ＿Ｌをミキサ回路５へ出力する。

ミキサ回路５は、差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎによって、差動閾値信号Ｖｔｈ＿Ｈ，Ｖｔｈ＿Ｌを変調して第２の差動増幅回路４へ出力する。すなわち、ミキサ回路５は、差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎと同一の変化パターンの差動閾値周波数変換信号Ｍ＿Ｈ，Ｍ＿Ｌを第２の差動増幅回路４へ出力する。したがって、差動閾値周波数変換信号Ｍ＿Ｈ，Ｍ＿Ｌの変化するタイミングは、差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎの変化するタイミングと同一となる。

第２の差動増幅回路４は、差動閾値周波数変換信号Ｍ＿Ｈ，Ｍ＿Ｌを増幅して、差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎを比較器６へ出力する。

（信号波形）
図８は、図７のスケルチ回路２０の各部における信号の波形を表わす図である。

図８（ａ）は、入力端子１，２から入力された差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎの波形を表わす図である。区間Ａにおいて、差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎの変化する頻度が多くなっており、高周波成分が含まれている。

図８（ｂ）は、第１の差動増幅回路３から出力された差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎの波形を表わす図である。高周波成分が含まれている区間Ａにおいて、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎは減衰している。

図８（ｃ）は、閾値生成器７から出力される差動閾値信号Ｖｔｈ＿Ｈ，Ｖｔｈ＿Ｌの波形を表わす図である。

図８（ｄ）は、ミキサ回路５から出力される差動閾値周波数変換信号Ｍ＿Ｈ，Ｍ＿Ｌの波形を表わす図である。差動閾値周波数変換信号Ｍ＿Ｈ，Ｍ＿Ｌの変化するタイミングは、図８（ａ）で示される差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎと同一となる。

図８（ｅ）は、第２の差動増幅回路４から出力される差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎの波形を表わす図である。高周波成分が含まれている区間Ａにおいて、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎと同様に、差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎは、減衰している。

図８（ｆ）は、比較器６における比較対象である差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎと、差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎとを重ねて表わした図である。区間Ａにおいても、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎの振幅は、差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎの振幅よりも大きいため、スケルチ信号ＯＵＴは、「Ｈ」レベルとなる。

以上のように、第１の実施形態の変形例のスケルチ回路によれば、第１の実施形態と同様に、入力信号に高周波成分が含まれており入力データ遷移密度が高くなっている箇所でも、入力信号が有効な信号であるのか、あるいはノイズであるかの検出を安定して行なうことができるとともに、低消費電力で冗長性のあるシステムを構築することができる。さらに、この変形例によれば、ミキサ回路を第２の差動増幅回路の前段に配置している。これによって、入力信号が第１の差動増幅回路を通すことによって入力信号が減衰するのと同様に、閾値も減衰させることができ、入力信号が減衰して閾値との比較が正確に行なえなくなるという問題を解決することができる。

［第２の実施形態］
（スケルチ回路の構成）
図９は、第２の実施の形態のスケルチ回路の構成を表わす図である。

図９のスケルチ回路３０が、図３のスケルチ回路１０と相違する点は、ミキサ回路５に入力される周波数変換用の信号である。すなわち、図３のスケルチ回路１０では、ミキサ回路５は、第１の差動増幅回路３が出力した差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎを周波数変換用の信号として受けていたのに対して、図９のスケルチ回路３０では、ミキサ回路５は、ＣＤＲ回路６７で復元されたクロック信号ＣＬＫ，／ＣＬＫを周波数変換用の信号として受ける。

図９を参照して、各構成を説明する。
第１の差動増幅回路３は、入力端子１，２から入力された差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎを増幅して、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎを比較器６およびミキサ回路５へ出力する。

ミキサ回路５は、ＣＤＲ回路６７で復元されたクロック信号ＣＬＫ，／ＣＬＫによって、差動閾値増幅信号Ａ＿Ｈ，Ａ＿Ｌを変調して比較器６へ出力する。すなわち、ミキサ回路５は、ＣＤＲ回路６７で復元されたクロック信号ＣＬＫ，／ＣＬＫと同一の変化パターンの差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎを比較器６へ出力する。したがって、差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎの変化するタイミングは、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎの最も高い周波数成分であるクロック信号ＣＬＫ，／ＣＬＫの変化するタイミングと同一となる。

以上のように、第２の実施形態のスケルチ回路は、ミキサ回路によって閾値がＣＤＲ回路で復元されたクロックと同じタイミングで変化するので、入力信号に高周波成分が含まれており入力データ遷移密度が高くなっている箇所でも、入力信号が有効な信号であるのか、あるいはノイズであるかの検出を安定して行なうことができる。低消費電力で冗長性のあるシステムを構築することができる。また、第２の実施形態のスケルチ回路は、従来のスケルチ回路に、ミキサ回路を追加しただけのものであり、低消費電力で冗長性のあるシステムを構築することができる。

［第２の実施形態の変形例］
（スケルチ回路の構成）
図１０は、第２の実施の形態の変形例のスケルチ回路の構成を表わす図である。

図１０のスケルチ回路４０は、ミキサ回路５の置かれる位置を除いて、図９のスケルチ回路３０と、同一である。すなわち、図９のスケルチ回路３０では、ミキサ回路５が、第２の差動増幅回路４の後段に配置されているのに対して、図１０のスケルチ回路４０では、ミキサ回路５が、第２の差動増幅回路４の前段に配置されている。

図１０を参照して、各構成を説明する。
第１の差動増幅回路３は、入力端子１，２から入力された差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎを増幅して、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎを比較器６へ出力する。

ミキサ回路５は、ＣＤＲ回路６７で復元されたクロック信号ＣＬＫ，／ＣＬＫによって、差動閾値信号Ｖｔｈ＿Ｈ，Ｖｔｈ＿Ｌを変調して第２の差動増幅回路４へ出力する。すなわち、ミキサ回路５は、ＣＤＲ回路６７で復元されたクロック信号ＣＬＫ，／ＣＬＫと同一の変化パターンの差動閾値周波数変換信号Ｍ＿Ｈ，Ｍ＿Ｌを比較器６へ出力する。したがって、差動閾値周波数変換信号Ｍ＿Ｈ，Ｍ＿Ｌの変化するタイミングは、クロック信号ＣＬＫ，／ＣＬＫの変化するタイミングと同一となる。

（信号波形）
図１１は、図１０のスケルチ回路４０の各部における信号の波形を表わす図である。

図１１（ａ）は、入力端子１，２から入力された差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎの波形を表わす図である。区間Ａにおいて、差動入力信号ＲＸ＿Ｐ，ＲＸ＿Ｎの論理レベルの変化する頻度が多くなっており、高周波成分が含まれている。

図１１（ｂ）は、第１の差動増幅回路３から出力された差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎの波形を表わす図である。高周波成分が含まれている区間Ａにおいて、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎは減衰している。

図１１（ｃ）は、閾値生成器７から出力される差動閾値信号Ｖｔｈ＿Ｈ，Ｖｔｈ＿Ｌの波形を表わす図である。

図１１（ｄ）は、ＣＤＲ回路６７から出力される復元されたクロックＣＬＫ，／ＣＬＫの波形を表わす図である。

図１１（ｅ）は、ミキサ回路５から出力される差動閾値周波数変換信号Ｍ＿Ｈ，Ｍ＿Ｌの波形を表わす図である。差動閾値周波数変換信号Ｍ＿Ｈ，Ｍ＿Ｌの変化するタイミングは、図１１（ｄ）で示されるクロックＣＬＫ，／ＣＬＫの変化するタイミングと同一となる。

図１１（ｆ）は、第２の差動増幅回路４から出力される差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎの波形を表わす図である。高周波成分が含まれている区間Ａにおいて、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎと同様に、差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎは、減衰している。

図１１（ｇ）は、比較器６における比較対象である差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎと、差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎとを重ねて表わした図である。区間Ａにおいても、差動入力増幅信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎの振幅は、差動閾値増幅周波数変換信号Ｒｉｎ＿Ｐ，Ｒｉｎ＿Ｎの振幅よりも大きいため、スケルチ信号ＯＵＴは、「Ｈ」レベルとなる。

以上のように、第２の実施形態の変形例のスケルチ回路によれば、第２の実施形態と同様に、入力信号に高周波成分が含まれている箇所でも、入力信号が有効な信号であるのか、あるいはノイズであるかの検出を安定して行なうことができるとともに、低消費電力で冗長性のあるシステムを構築することができる。さらに、この変形例によれば、ミキサ回路を第２の差動増幅回路の前段に配置している。これによって、入力信号が第１の差動増幅回路を通すことによって入力信号が減衰するのと同様に、閾値も減衰させることができ、入力信号が減衰して閾値との比較が正確に行なえなくなるという問題を解決することができる。また、ミキサ回路に供給するCLKを外部制御可能にすることで、冗長性のある構成にすることも可能である。

（変形例）
（１）ミキサ回路
本発明の実施形態では、ミキサは、閾値を差動入力信号またはＣＤＲ回路で復元されたクロックで変調したが、これに限定するものではない。閾値信号を変調するための信号は、少なくとも差動入力信号が変化するタイミングで必ず変化する信号であれば、どのようなものであってもよい。たとえば、ＣＤＲ回路で復元されたクロックの整数倍の周波数を有する信号であってもよい。

（２）通信
本発明の実施形態では、パーソナルコンピュータとハードディスクの間は、ＳＡＴＡ規格に従って通信が行なわれるものとしたが、これに限定するものではなく、たとえば、ＵＳＢ２．０規格に従って通信が行なわれるものであってもよい。

また、本発明の実施形態では、パーソナルコンピュータとハードディスクの間の通信を前提としたが、これに限定するものではなく、本発明は、有線の通信が行なわれるシステムに適用することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施形態のデータ処理システムの構成を表わす図である。図１のアナログ回路部の構成を表わす図である。本発明の第１の実施形態のスケルチ回路の構成を表わす図である。第１の差動増幅回路の構成の一例を表わす図である。ミキサ回路の構成の一例を表わす図である。比較器の構成の一例を表わす図である。第１の実施の形態の変形例のスケルチ回路の構成を表わす図である。図７のスケルチ回路の各部における信号の波形を表わす図である。第２の実施の形態のスケルチ回路の構成を表わす図である。第２の実施の形態の変形例のスケルチ回路の構成を表わす図である。図１０のスケルチ回路の各部における信号の波形を表わす図である。パワーカットからの復帰時の問題を説明するための図である。通信時の入力信号と閾値とを重ねて表わした図である。従来のスケルチ回路の構成を表わす図である。図１４のスケルチ回路の各部における信号の波形を表わす図である。

符号の説明

１，２，７３，７４入力端子、３第１の差動増幅回路、４第２の差動増幅回路、５ミキサ回路、６比較器、７閾値生成器、８，７１，７２出力端子、１０，２０，３０，４０，９９スケルチ回路、５１パーソナルコンピュータ、５２ハードディスク、５３，５６内部回路、５４，５５ＩＦ部、５７，６０ロジック回路部、５８，６０アナログ回路部、６１送信用アナログ回路部、６２受信用アナログ回路部、６３ＴｘＰＬＬ、６４シリアライザ、６５，６６フロントエンド，６７ＣＤＲ回路、６８デシリアライザ、７５〜８０端子、９５第１段の比較回路、９６第２段のアンプ、ＳＷ１〜ＳＷ４スイッチ、Ｒ１〜Ｒ４抵抗、Ｐ１〜Ｐ４ＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ８ＮチャネルＭＯＳトランジスタ、ＩＣ１，ＩＣ２，ＩＣ３定電流源。

Claims

入力信号が送信側から伝送された有効な信号であるか、あるいはノイズであるかを検出するスケルチ回路であって、
閾値信号を生成する閾値生成器と、
少なくとも前記入力信号が変化するタイミングで変化する信号で前記閾値信号を変調するミキサと、
前記入力信号と前記変調された閾値信号とを比較して、比較結果を表わす信号を出力する比較回路とを備えたスケルチ回路。
前記ミキサは、前記入力信号によって前記閾値信号を変調する、請求項１記載のスケルチ回路。
前記入力信号を増幅して、前記比較器へ出力する第１の増幅器と、
前記閾値出力器から出力される閾値信号を増幅する第２の増幅器とをさらに備え、
前記ミキサは、前記第１の増幅器から出力された増幅された入力信号によって、前記第２の増幅器から出力された増幅された閾値信号を変調して、前記比較器へ出力する、請求項２記載のスケルチ回路。
前記ミキサは、前記入力信号によって、前記閾値出力器から出力された閾値信号を変調し、
前記入力信号を増幅して、前記比較器へ出力する第１の増幅器と、
前記ミキサから出力される変調された閾値信号を増幅して、前記比較器へ出力する第２の増幅器とをさらに備える、請求項２記載のスケルチ回路。
前記ミキサは、クロックデータデカバリ回路で前記入力信号に基づいて復元されたクロック信号によって前記閾値信号を変調する、請求項１記載のスケルチ回路。
前記入力信号を増幅して、前記比較器へ出力する第１の増幅器と、
前記閾値出力器から出力される閾値信号を増幅する第２の増幅器とをさらに備え、
前記ミキサは、前記復元されたクロックによって、前記第２の増幅器から出力された増幅された閾値信号を変調して、前記比較器へ出力する、請求項５記載のスケルチ回路。
前記ミキサは、前記復元されたクロックによって、前記閾値出力器から出力された閾値信号を変調し、
前記入力信号を増幅して、前記比較器へ出力する第１の増幅器と、
前記ミキサから出力される変調された閾値信号を増幅して、前記比較器へ出力する第２の増幅器とをさらに備える、請求項５記載のスケルチ回路。