KR100902055B1 - 반도체 집적회로의 데이터 리시버 및 그 제어 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 집적회로의 데이터 리시버는 입력된 데이터를 피드백 데이터에 따른 등화 기능을 이용하여 감지 및 증폭하여 증폭 신호를 출력하는 앰프; 상기 앰프로 데이터가 입력되지 않는 구간을 검출하여 검출 신호를 출력하는 검출부; 및 상기 검출 신호에 따라 상기 앰프의 등화 기능을 중지시키는 등화 기능 제어부를 구비한다.
Figure R1020070117942
등화, 하이 임피던스

Description

반도체 집적회로의 데이터 리시버 및 그 제어 방법{DATA RECEIVER OF SEMICONDUCTOR INTEGRATED CIRCUIT AND CONTROL METHOD OF THE SAME}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 반도체 집적회로의 데이터 리시버 및 그 제어 방법에 관한 것이다.
종래의 기술에 따른 반도체 집적회로의 데이터 리시버는 도 1에 도시된 바와 같이, 전원 전압(VDD) 단자와 접지 전압(VSS) 단자 사이에 연결된 터미네이션 저항(R1_T, R2_T), 앰프(10), 지연 체인(20) 및 래치(30)를 구비한다.
상기 앰프(10)는 입력된 데이터를 외부에서 입력된 기준 전압(VREF)에 따라 증폭한 증폭 신호(AMP_OUT)를 출력하도록 구성된다. 상기 앰프(10)는 등화(Equalization) 기능을 구현하기 위한 회로 구성을 포함하고 있다. 상기 등화 기능은 고속 동작하는 데이터 리시버의 동작 마진(Margin)을 향상시키기 위한 기술로서, 과거 데이터를 이용하여 현재 데이터를 검출하는 성능을 향상시킬 수 있다.
상기 앰프(10)는 과거 데이터로서 피드백 데이터(EQ-, EQ+)를 이용한다. 상기 피드백 데이터(EQ-, EQ+) 중에서 하나는 상기 증폭 신호(AMP_OUT)와 동일한 논리값을 갖고 다른 하나는 그 반대의 논리값을 갖는다.
상기 지연 체인(20)은 상기 증폭 신호(AMP_OUT)를 지연시켜 래치(30)로 출력하도록 구성된다.
상기 래치(30)는 클럭 신호(CLK)에 따라 상기 증폭 신호(AMP_OUT)를 래치하도록 구성된다.
상술한 등화 기능을 이용하는 종래의 기술에 따른 반도체 집적회로의 데이터 리시버는 데이터 입력이 없는 구간 동안 터미네이션 저항(R1_T, R2_T)에 의해 상기 앰프(10)에서 출력된 증폭 신호(AMP_OUT)가 하이 임피던스(High-Z) 상태를 유지한다. 상기 하이 임피던스 상태는 (VDD-VSS)/2의 레벨 즉, 하이 레벨로 인식될 수도 있고 로우 레벨로 인식될 수도 있는 부정확한 논리 레벨을 갖는다.
상기 데이터 입력이 없는 구간 동안 부정확한 논리 레벨을 갖는 하이 임피던스 상태의 증폭 신호(AMP_OUT)가 지연 체인(20)을 통해 피드백 데이터(EQ-, EQ+)로서 상기 앰프(10)에 피드백된다.
상기 앰프(10)는 데이터 입력이 없는 구간 동안 피드백 데이터(EQ-, EQ+)가 부정확한 논리 레벨을 가지므로 상기 하이 임피던스 상태 바로 다음에 입력되는 데이터를 정확히 감지하지 못하는 문제를 발생시킬 수 있다.
정상적인 데이터 입력 상태는 물론이고 데이터 입력이 없는 하이 임피던스 상태 이후에 입력되는 데이터에 대해서도 정확한 감지가 가능하도록 한 반도체 집적회로의 데이터 리시버 및 그 제어 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 집적회로의 데이터 리시버는 입력된 데이터를 피드백 데이터에 따른 등화 기능을 이용하여 감지 및 증폭하여 증폭 신호를 출력하는 앰프; 상기 앰프로 데이터가 입력되지 않는 구간을 검출하여 검출 신호를 출력하는 검출부; 및 상기 검출 신호에 따라 상기 앰프의 등화 기능을 중지시키는 등화 기능 제어부를 구비함을 특징으로 한다.
본 발명에 따른 반도체 집적회로의 데이터 리시버 제어 방법은 입력된 데이터를 피드백 데이터에 따른 등화 기능을 이용하여 감지 및 증폭하여 증폭 신호를 출력하는 앰프를 구비하는 반도체 집적회로의 데이터 리시버 제어 방법으로서, 상기 앰프로 데이터가 입력되지 않는 구간을 검출하는 검출 단계; 및 상기 앰프로 데이터가 입력되지 않는 구간 동안 상기 앰프의 등화 기능을 중지시키는 제어 단계를 구비함을 특징으로 한다.
본 발명에 따른 반도체 집적회로의 데이터 리시버 및 그 제어 방법은 다음과 같은 효과가 있다.
첫째, 일반적인 데이터는 물론이고 하이 임피던스 상태 이후에 입력되는 데이터 또한 정확하고 신속하게 감지할 수 있다.
둘째, 등화 기능을 하이 임피던스 상태와 그렇지 않은 상태로 구분하여 사용하므로 등화 기능의 장점만을 가진 데이터 리시버 구현이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 집적회로의 데이터 리시버 및 그 제어 방법의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 집적회로의 데이터 리시버는 도 2에 도시된 바와 같이, 터미네이션 저항(R1_T, R2_T), 앰프(100), 지연 체인(200), 래치(300), 검출부(400), 커패시터(C1) 및 등화 기능 제어부(500)를 구비한다.
상기 터미네이션 저항(R1_T, R2_T), 앰프(100), 지연 체인(200) 및 래치(300)는 종래의 기술과 동일하게 구성할 수 있으므로 구성설명은 생략하기로 한다. 단, 앰프(100)는 피드백 데이터(EQ-, EQ+)가 서로 반대의 논리 레벨을 가질 경우 등화 기능을 동작시키고, 상기 피드백 데이터(EQ-, EQ+)가 모두 동일한 레벨 예를 들어, 로우 레벨을 가질 경우 등화 기능이 중지된다. 물론 회로 설계에 따라 상기 피드백 데이터(EQ-, EQ+)가 모두 하이 레벨을 가질 경우 등화 기능이 중지되도록 앰프(100)를 설계하는 것도 가능하다.
상기 검출부(400)는 상기 증폭 신호(AMP_OUT)의 레벨에 따라 상기 앰프(100)로 데이터가 입력되지 않는 구간을 검출한 구간 검출 신호(HZDET)를 출력하도록 구성된다. 상기 앰프(100)로 데이터가 입력되지 않는 구간동안 앰프(100)의 입력단 레벨은 하이 임피던스 상태이다. 따라서 상기 검출부(400)를 상기 하이 임피던스 상태에 따라 앰프(100)에서 출력된 증폭 신호(AMP_OUT)를 이용하여 데이터 미 입력구간을 검출한 구간 검출신호(HZDET)를 출력하도록 구성한다.
상기 커패시터(C1)는 상기 검출부(400)의 동작에 의해 구간 검출 신호(HZDET)에 포함될 수 있는 글리치(Glitch) 즉, 노이즈 성분을 제거하기 위한 필터로서 동작하도록 구성된다.
상기 검출부(400)는 도 3에 도시된 바와 같이, 제 1 및 제 2 트랜지스터(MN1, MP1), 제 1 및 제 2 저항(R11, R12), 인버터(IV1) 및 앤드 게이트(AND1)를 구비한다.
상기 제 1 트랜지스터(MN1)는 증폭 신호(AMP_OUT)의 레벨이 제 1 전압 레벨 즉, 하이 임피던스 상태에 따른 전압 레벨[(VDD-VSS)/2] 이상일 때 제 1 데이터 레벨 검출신호(HDET)를 로우 레벨로 출력하도록 구성된다. 상기 제 1 트랜지스터(MN1)는 게이트에 상기 증폭 신호(AMP_OUT)를 입력받고 소오스에 접지 전압(VSS)이 인가되며 드레인에 제 1 저항(R11)을 통해 전원 전압(VDD)을 인가 받도록 구성된다.
상기 제 2 트랜지스터(MP1)는 증폭 신호(AMP_OUT)의 레벨이 상기 하이 임피던스 상태에 따른 전압 레벨[(VDD-VSS)/2] 이하일 때 제 2 데이터 레벨 검출신호(LDET)를 하이 레벨로 출력하도록 구성된다. 상기 제 2 트랜지스터(MP1)는 게이트에 상기 증폭 신호(AMP_OUT)를 입력받고 소오스에 전원 전압(VDD)이 인가되며 드레인에 제 2 저항(R12)을 통해 접지 전압(VSS)을 인가 받도록 구성된다.
상기 제 1 및 제 2 트랜지스터(MN1, MP1)는 문턱전압을 낮추어 설계하고, 상기 제 1 및 제 2 저항(R11, R12)은 저항값을 크게 설계하여, 하이 임피던스 상태에 따른 전압 레벨[(VDD-VSS)/2]에서 상기 제 1 및 제 2 트랜지스터(MN1, MP1)가 모두 턴 온 되어 각각 로우 레벨과 하이 레벨을 출력할 수 있도록 한다.
상기 인버터(IV1)는 상기 제 1 데이터 레벨 검출신호(HDET)를 입력받도록 구성된다.
상기 앤드 게이트(AND1)는 상기 인버터(IV1)의 출력과 제 2 데이터 레벨 검출신호(LDET)를 논리합하여 상기 구간 검출신호(HZDET)를 출력하도록 구성된다.
상기 등화 기능 제어부(500)는 도 4에 도시된 바와 같이, 상기 구간 검출신호(HZDET)에 따라 상기 피드백 데이터(EQ-, EQ+)를 접지 전압 레벨로 천이시켜 상기 앰프(100)의 등화 기능을 중지시키도록 구성된다.
상기 등화 기능 제어부(500)는 제 3 및 제 4 트랜지스터(MN2, MN3)를 구비한다. 상기 제 3 트랜지스터(MN2)는 상기 구간 검출신호(HZDET)에 따라 상기 피드백 데이터(EQ+)를 전송하는 신호 라인을 접지 전압(VSS) 단자와 연결시키도록 구성된다. 상기 제 4 트랜지스터(MN3)는 상기 구간 검출신호(HZDET)에 따라 상기 피드백 데이터(EQ-)를 전송하는 신호 라인을 접지 전압(VSS) 단자와 연결시키도록 구성된다.
이와 같이 구성된 본 발명에 따른 반도체 집적회로의 데이터 리시버의 제어 방법을 설명하면 다음과 같다.
도 5에 도시된 바와 같이, 데이터 입력이 없는 구간 동안 앰프(100)의 입 력(IN)은 하이 임피던스 상태(High-Z)가 된다.
입력(IN)이 하이 임피던스 상태(High-Z)이므로 앰프(100)에서 출력된 증폭 신호(AMP_OUT)의 레벨은 (VDD-VSS)/2가 된다.
상기 증폭 신호(AMP_OUT)의 레벨이 (VDD-VSS)/2인 경우 도 3의 검출부(400)의 제 1 트랜지스터(MN1)가 제 1 데이터 레벨 검출신호(HDET)를 로우 레벨로 출력하고, 제 2 트랜지스터(MP1)가 제 2 데이터 레벨 검출신호(LDET)를 하이 레벨로 출력한다. 상기 제 1 데이터 레벨 검출신호(HDET)가 로우 레벨이고, 제 2 데이터 레벨 검출신호(LDET)가 하이 레벨이므로 구간 검출신호(HZDET)가 하이 레벨로 출력된다.
상기 구간 검출신호(HZDET)가 하이 레벨이므로 도 4의 등화 기능 제어부(500)의 제 3 및 제 4 트랜지스터(MN2, MN3)가 모두 턴 온 되어 상기 피드백 데이터(EQ-, EQ+)를 전송하기 위한 신호라인을 모두 접지 전압(VSS) 단자에 연결하여 로우 레벨로 천이시킨다.
상기 피드백 데이터(EQ-, EQ+)가 모두 로우 레벨로 됨에 따라 앰프(100)의 등화 기능이 중지된다. 즉, 데이터 입력이 없는 구간 동안 앰프(100)의 등화 기능이 중지된다(EQ Disabled).
한편, 특정 레벨의 데이터 예를 들어, 하이 레벨의 데이터 입력이 개시되어 증폭 신호(AMP_OUT)가 하이 레벨로 천이되었다고 가정한다.
상기 증폭 신호(AMP_OUT)가 하이 레벨 즉, 전원 전압(VDD)과 같은 레벨이므로 도 3의 검출부(400)의 제 1 트랜지스터(MN1)가 제 1 데이터 레벨 검출신 호(HDET)를 하이 레벨로 출력하고, 제 2 트랜지스터(MP1)가 제 2 데이터 레벨 검출신호(LDET)를 하이 레벨로 출력한다. 상기 제 1 데이터 레벨 검출신호(HDET)가 하이 레벨이고, 제 2 데이터 레벨 검출신호(LDET)가 하이 레벨이므로 구간 검출신호(HZDET)가 로우 레벨로 출력된다.
상기 구간 검출신호(HZDET)가 로우 레벨이므로 도 4의 등화 기능 제어부(500)의 제 3 및 제 4 트랜지스터(MN2, MN3)가 모두 턴 오프 된다.
상기 피드백 데이터(EQ-, EQ+)가 서로 반대의 논리 레벨 즉, 정상적인 레벨을 가지므로 앰프(100)의 등화 기능이 이루어진다. 즉, 데이터 입력이 정상적으로 이루어지는 구간 동안 앰프(100)의 등화 기능이 이루어진다(EQ Enabled).
한편, 로우 레벨의 데이터 입력이 개시되어 증폭 신호(AMP_OUT)가 로우 레벨로 천이된 경우에도, 상기 하이 레벨의 데이터가 입력된 경우와 동일한 방식으로 동작하여 앰프(100)의 등화 기능이 정상적으로 이루어진다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 집적회로의 데이터 리시버의 구성도,
도 2는 본 발명에 따른 반도체 집적회로의 데이터 리시버의 구성도,
도 3은 도 2의 검출부의 구성도,
도 4는 도 2의 등화 기능 제어부의 구성도,
도 5는 본 발명에 따른 반도체 집적회로의 데이터 리시버의 각부 출력 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 앰프 200: 지연 체인
300: 래치 400: 검출부
500: 등화 기능 제어부

Claims (16)

  1. 입력된 데이터를 피드백 데이터에 따른 등화 기능을 이용하여 감지 및 증폭하여 증폭 신호를 출력하는 앰프;
    상기 앰프로 데이터가 입력되지 않는 구간을 검출하여 검출 신호를 출력하는 검출부; 및
    상기 검출 신호에 따라 상기 앰프의 등화 기능을 중지시키는 등화 기능 제어부를 구비하는 반도체 집적회로의 데이터 리시버.
  2. 제 1 항에 있어서,
    상기 검출부는
    상기 증폭 신호의 레벨에 따라 상기 앰프로 데이터가 입력되지 않는 구간을 검출하도록 구성됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  3. 제 2 항에 있어서,
    상기 검출부는
    상기 증폭 신호의 레벨이 제 1 전압 레벨 이상일 때 제 1 논리 레벨의 신호를 출력하는 제 1 스위칭 소자,
    상기 증폭 신호의 레벨이 상기 제 1 전압 레벨 이하일 때 제 2 논리 레벨의 신호를 출력하는 제 2 스위칭 소자, 및
    상기 제 1 스위칭 소자의 출력과 제 2 스위칭 소자의 출력을 조합하여 상기 검출 신호를 출력하는 논리 회로부를 구비하는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  4. 제 3 항에 있어서,
    상기 제 1 전압은 하이 임피던스(High impedande) 상태로서 전원 전압과 접지 전압의 중간 레벨을 포함하는 레벨을 갖는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  5. 제 4 항에 있어서,
    상기 제 1 스위칭 소자는
    게이트에 상기 증폭 신호를 입력받고 소오스에 상기 접지 전압이 인가되며 드레인에 제 1 저항을 통해 상기 전원 전압을 인가받는 트랜지스터인 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  6. 제 4 항에 있어서,
    상기 제 2 스위칭 소자는
    게이트에 상기 증폭 신호를 입력받고 소오스에 상기 전원 전압이 인가되며 드레인에 제 2 저항을 통해 상기 접지 전압을 인가받는 트랜지스터인 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  7. 제 3 항에 있어서,
    상기 논리 회로부는
    상기 제 1 논리 레벨의 신호를 반전시킨 신호와 상기 제 2 논리 레벨의 신호를 논리곱 하여 상기 검출 신호를 출력하도록 구성됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  8. 제 1 항에 있어서,
    상기 등화 기능 제어부는
    상기 검출 신호에 따라 상기 피드백 데이터의 레벨을 제어하여 상기 앰프의 등화 기능을 중지시키도록 구성됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  9. 제 8 항에 있어서,
    상기 등화 기능 제어부는
    상기 검출 신호에 따라 상기 피드백 데이터를 접지 전압 레벨로 천이시키도록 구성됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  10. 제 9 항에 있어서,
    상기 등화 기능 제어부는
    상기 검출 신호에 따라 상기 피드백 데이터를 전송하는 신호 라인을 접지 전압 단자와 연결시키는 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  11. 입력된 데이터를 피드백 데이터에 따른 등화 기능을 이용하여 감지 및 증폭하여 증폭 신호를 출력하는 앰프를 구비하는 반도체 집적회로의 데이터 리시버 제어 방법으로서,
    상기 앰프로 데이터가 입력되지 않는 구간을 검출하는 검출 단계; 및
    상기 앰프로 데이터가 입력되지 않는 구간 동안 상기 앰프의 등화 기능을 중지시키는 제어 단계를 구비하는 반도체 집적회로의 데이터 리시버 제어 방법.
  12. 제 11 항에 있어서,
    상기 검출 단계는
    상기 증폭 신호를 이용하여 이루어짐을 특징으로 하는 반도체 집적회로의 데이터 리시버 제어 방법.
  13. 제 12 항에 있어서,
    상기 검출 단계는
    상기 증폭 신호가 하이 임피던스 상태인 구간을 상기 앰프로 데이터가 입력되지 않는 구간으로 검출하는 단계인 것을 특징으로 하는 반도체 집적회로의 데이 터 리시버 제어 방법.
  14. 제 12 항에 있어서,
    상기 검출 단계는
    상기 증폭 신호의 레벨이 전원 전압과 접지 전압의 중간 레벨을 유지하는 구간을 상기 앰프로 데이터가 입력되지 않는 구간으로 검출하는 단계인 것을 특징으로 하는 반도체 집적회로의 데이터 리시버 제어 방법.
  15. 제 11 항에 있어서,
    상기 제어 단계는
    상기 피드백 데이터를 제어하여 상기 앰프의 등화 기능을 중지시키는 단계인 것을 특징으로 하는 반도체 집적회로의 데이터 리시버 제어 방법.
  16. 제 15 항에 있어서,
    상기 제어 단계는
    상기 피드백 데이터를 접지 전압 레벨로 천이시켜 상기 앰프의 등화 기능을 중지시키는 단계인 것을 특징으로 하는 반도체 집적회로의 데이터 리시버 제어 방법.
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