CN115811312A - 去除因偏斜信号产生的无用噪声的偏斜检测系统和方法 - Google Patents

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CN115811312A
CN115811312A CN202211118385.2A CN202211118385A CN115811312A CN 115811312 A CN115811312 A CN 115811312A CN 202211118385 A CN202211118385 A CN 202211118385A CN 115811312 A CN115811312 A CN 115811312A
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张旭
刘晓群
肯尼斯·哈拉米诺
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Abstract

各种实施例涉及一种偏斜检测器电路，包括：逻辑电路，所述逻辑电路具有两个输入，所述两个输入被配置成当所述两个输入具有逻辑0值时生成逻辑1输出并且当所述两个输入具有逻辑1值时生成逻辑0输出；第一电平移位器，所述第一电平移位器被配置成将所述逻辑电路的所述输出增加到更高电压；第二电平移位器，所述第二电平移位器被配置成将所述第一电平移位器的输出增加到更高电压；以及电压调节器，所述电压调节器被配置成产生用于所述逻辑电路的第一电压、用于所述第一电平移位器的第二电压和用于所述第二电平移位器的第三电压。

Description

去除因偏斜信号产生的无用噪声的偏斜检测系统和方法
技术领域
本文公开的各种示例性实施例大体上涉及用于eUSB/USB2和其它中继器的低面积、低电流、低复杂度的偏斜检测器，以去除因偏斜低速和全速信号而产生的无用的高速噪声。
发明内容
下文呈现各种示例性实施例的概述。在以下概述中可以进行一些简化和省略，其意在突出并介绍各种示例性实施例的一些方面，但不限制本发明的范围。足以允许本领域的普通技术人员获得并使用本发明概念的示例性实施例的详细描述将在后续章节呈现。
各种实施例涉及一种偏斜检测器电路，包括：逻辑电路，所述逻辑电路具有两个输入，所述两个输入被配置成当所述两个输入具有逻辑0值时生成逻辑1输出并且当所述两个输入具有逻辑1值时生成逻辑0输出；第一电平移位器，所述第一电平移位器被配置成将所述逻辑电路的所述输出增加到更高电压；第二电平移位器，所述第二电平移位器被配置成将所述第一电平移位器的输出增加到更高电压；以及电压调节器，所述电压调节器被配置成产生用于所述逻辑电路的第一电压、用于所述第一电平移位器的第二电压和用于所述第二电平移位器的第三电压。
描述了各种实施例，其中逻辑电路包括：输出，所述输出连接到节点；第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管和所述第二PMOS晶体管串联连接在第一电压与所述节点之间；以及第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管和所述第二NMOS晶体管串联连接在所述节点与地之间；其中所述两个输入中的第一输入连接到所述第二PMOS晶体管和所述第一NMOS晶体管的栅极，并且其中所述两个输入中的第二输入连接到所述第一PMOS晶体管和所述第二NMOS晶体管的栅极。
描述了各种实施例，其中第一电平移位器包括与第三NMOS晶体管串联连接在所述第二电压与地之间的第三PMOS晶体管，其中所述第三PMOS晶体管和第三NMOS晶体管的栅极连接到所述逻辑电路的所述输出；并且第二电平移位器包括与第四NMOS晶体管串联连接在所述第三电压与所述地之间的第四PMOS晶体管，其中所述第四PMOS晶体管和第四NMOS晶体管的栅极连接到所述第一电平移位器的输出。
描述了各种实施例，其中所述电压调节器包括：第一节点，所述第一节点被配置成产生所述第一电压并连接到电源电压；第二节点，所述第二节点被配置成产生所述第二电压；第三节点，所述第三节点被配置成产生所述第三电压；第三NMOS晶体管，所述第三NMOS晶体管连接在所述第一节点与所述第二节点之间，其中所述第三NMOS晶体管的栅极连接到所述电源电压；第四NMOS晶体管，所述第四NMOS晶体管连接在所述第二节点与所述第三节点之间，其中所述第四NMOS晶体管的栅极连接到所述第二节点；电阻器，所述电阻器连接在所述第三节点与地之间。
描述了各种实施例，包括：第五NMOS晶体管，所述第五NMOS晶体管与所述电阻器串联连接在所述第三节点与所述地之间，其中所述第五NMOS晶体管的栅极连接到被配置成开启和关闭所述功率调节器的启用信号。
另外的各种实施例涉及一种高速路径启用电路，包括：偏斜检测器，所述偏斜检测器包括：逻辑电路，所述逻辑电路具有两个输入，所述两个输入被配置成当所述两个输入具有逻辑0值时生成逻辑1输出并且当所述两个输入具有逻辑1值时生成逻辑0输出；第一电平移位器，所述第一电平移位器被配置成将所述逻辑电路的所述输出增加到更高电压；第二电平移位器，所述第二电平移位器被配置成将所述第一电平移位器的输出增加到更高电压；以及电压调节器，所述电压调节器被配置成产生用于所述逻辑电路的第一电压、用于所述第一电平移位器的第二电压和用于所述第二电平移位器的第三电压；静噪检测器，所述静噪检测器连接到所述偏斜检测器的所述两个输入；以及与门，所述与门被配置成接收偏斜检测电路和静噪电路的输出作为输入并产生高速路径启用信号。
描述了各种实施例，其中逻辑电路包括：输出，所述输出连接到节点；第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管和所述第二PMOS晶体管串联连接在第一电压与所述节点之间；以及第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管和所述第二NMOS晶体管串联连接在所述节点与地之间；其中所述两个输入中的第一输入连接到所述第二PMOS晶体管和所述第一NMOS晶体管的栅极，并且其中所述两个输入中的第二输入连接到所述第一PMOS晶体管和所述第二NMOS晶体管的栅极。
描述了各种实施例，其中第一电平移位器包括与第三NMOS晶体管串联连接在所述第二电压与地之间的第三PMOS晶体管，其中所述第三PMOS晶体管和第三NMOS晶体管的栅极连接到所述逻辑电路的所述输出；并且第二电平移位器包括与第四NMOS晶体管串联连接在所述第三电压与所述地之间的第四PMOS晶体管，其中所述第四PMOS晶体管和第四NMOS晶体管的栅极连接到所述第一电平移位器的输出。
描述了各种实施例，其中所述电压调节器包括：第一节点，所述第一节点被配置成产生所述第一电压并连接到电源电压；第二节点，所述第二节点被配置成产生所述第二电压；第三节点，所述第三节点被配置成产生所述第三电压；第三NMOS晶体管，所述第三NMOS晶体管连接在所述第一节点与所述第二节点之间，其中所述第三NMOS晶体管的栅极连接到所述电源电压；第四NMOS晶体管，所述第四NMOS晶体管连接在所述第二节点与所述第三节点之间，其中所述第四NMOS晶体管的栅极连接到所述第二节点；电阻器，所述电阻器连接在所述第三节点与地之间。
描述了各种实施例，包括：第五NMOS晶体管，所述第五NMOS晶体管与所述电阻器串联连接在所述第三节点与所述地之间，其中所述第五NMOS晶体管的栅极连接到被配置成开启和关闭所述功率调节器的启用信号。
描述了各种实施例，另外包括连接在所述静噪检测器的输出与所述与门的输入之间的延迟电路。
另外的各种实施例涉及一种中继器电路，包括：高速路径，所述高速路径与连接在差分输入与差分输出之间的低速路径并联；高速路径启用电路，所述高速路径启用电路被配置成产生被配置成控制所述高速路径的高速启用信号，所述高速路径启用电路包括：偏斜检测器，所述偏斜检测器包括：逻辑电路，所述逻辑电路具有连接到所述差分输入的两个输入，所述两个输入被配置成当所述两个输入具有逻辑0值时生成逻辑1输出并且当所述两个输入具有逻辑1值时生成逻辑0输出；第一电平移位器，所述第一电平移位器被配置成将所述逻辑电路的所述输出增加到更高电压；第二电平移位器，所述第二电平移位器被配置成将所述第一电平移位器的输出增加到更高电压；以及电压调节器，所述电压调节器被配置成产生用于所述逻辑电路的第一电压、用于所述第一电平移位器的第二电压和用于所述第二电平移位器的第三电压；静噪检测器，所述静噪检测器具有连接到所述差分输入的输入；以及或非门，所述或非门被配置成接收偏斜检测电路和静噪电路的输出作为输入并产生高速路径启用信号。
描述了各种实施例，其中逻辑电路包括：输出，所述输出连接到节点；第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管和所述第二PMOS晶体管串联连接在第一电压与所述节点之间；以及第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管和所述第二NMOS晶体管串联连接在所述节点与地之间；其中所述两个输入中的第一输入连接到所述第二PMOS晶体管和所述第一NMOS晶体管的栅极，并且其中所述两个输入中的第二输入连接到所述第一PMOS晶体管和所述第二NMOS晶体管的栅极。
描述了各种实施例，其中第一电平移位器包括与第三NMOS晶体管串联连接在所述第二电压与地之间的第三PMOS晶体管，其中所述第三PMOS晶体管和第三NMOS晶体管的栅极连接到所述逻辑电路的所述输出；并且第二电平移位器包括与第四NMOS晶体管串联连接在所述第三电压与所述地之间的第四PMOS晶体管，其中所述第四PMOS晶体管和第四NMOS晶体管的栅极连接到所述第一电平移位器的输出。
描述了各种实施例，其中所述电压调节器包括：第一节点，所述第一节点被配置成产生所述第一电压并连接到电源电压；第二节点，所述第二节点被配置成产生所述第二电压；第三节点，所述第三节点被配置成产生所述第三电压；第三NMOS晶体管，所述第三NMOS晶体管连接在所述第一节点与所述第二节点之间，其中所述第三NMOS晶体管的栅极连接到所述电源电压；第四NMOS晶体管，所述第四NMOS晶体管连接在所述第二节点与所述第三节点之间，其中所述第四NMOS晶体管的栅极连接到所述第二节点；电阻器，所述电阻器连接在所述第三节点与地之间。
描述了各种实施例，包括：第五NMOS晶体管，所述第五NMOS晶体管与所述电阻器串联连接在所述第三节点与所述地之间，其中所述第五NMOS晶体管的栅极连接到被配置成开启和关闭所述功率调节器的启用信号。
描述了各种实施例，另外包括连接在所述静噪检测器的输出与所述与门的输入之间的延迟电路。
附图说明
为了更好地理解各种示例性实施例，参看附图，其中：
图1示出了差分信号中的信号偏斜的影响；
图2示出了eUSB到USB2中继器；
图3示出了差分输入以及信号之间的差的曲线图；
图4示出了当LS/FS信号中存在偏斜时HS信道的输出；
图5示出了偏斜检测器电路的实施例；
图6示出了两级调节器，所述两级调节器产生用于为偏斜检测器中的电平移位器供电的两个额外电压；
图7示出了图5的偏斜检测器的更详细电路实施方案；
图8A示出了与非门的传统实施方案；
图8B示出了图7的逻辑电路；
图8C示出了添加了电阻器的图7的逻辑电路；
图9示出了HS路径启用电路，所述HS路径启用电路组合HS静噪检测器和偏斜检测器；并且
图10示出了eDp/eDm信号、由于LS/FS信号的偏斜效应而产生的HS路径的差分输入、结合偏斜检测器的原始和延迟版本的静噪检测器的输出、Enable_HS信号和TX驱动器的输出的曲线图。
为了便于理解，相同的附图标号已用于指代具有大体上相同或类似结构和/或大体上相同或类似功能的元件。
具体实施方式
描述和图式示出本发明的原理。因此将了解，本领域的技术人员将能够设计各种布置，尽管本文中未明确地描述或示出所述布置，但所述布置体现本发明的原理并且包括在本发明的范围内。另外，本文中所叙述的所有例子主要明确地意在用于教学目的以辅助读者理解本发明的原理和由发明人提供的概念，从而深化本领域，并且所有例子不应解释为限于此类特定所叙述例子和条件。另外，如本文中所使用，除非另有指示(例如，“或另外”或“或在替代方案中”)，否则术语“或”是非排他性的或(即，和/或)。并且，本文中所描述的各种实施例不一定相互排斥，因为一些实施例可以与一个或多个其它实施例组合以形成新的实施例。
嵌入式USB2(eUSB2)规范是对USB2.0规范的补充，通过使USB2.0接口能够在1V或1.2V而不是3.3V的I/O电压下操作，解决了与高级片上系统(SoC)工艺节点的接口控制器集成相关的问题。eUSB2可实现更小、功率更高效的SoC，继而使工艺节点能够继续调节大小，同时提高例如智能手机、平板计算机和笔记本计算机等应用的性能。
随着例如智能手机和平板计算机等应用继续将越来越多的组件封装成更小的外观尺寸，接口缩小也成为必要。然而，SoC节点大小的持续缩小使得栅极氧化物更薄，只能支持较低电压。对于依赖USB2.0接口的装置，这种趋势可能会使得高级工艺节点面临复杂的设计挑战。
当工艺节点达到7nm时，量子效应开始影响例如3.3V的高传信电压输入/输出(IO)并且无法再轻松获得支持。许多装置到装置接口已支持低传信电压，但USB2.0仍需要3.3VI/O电压才能操作。
USB2.0在过去20年一直是最成功的有线接口，并且当今几乎所有的SoC都配备了USB2.0接口。USB标准演进保持了原始3.3V I/O USB 1.0接口的向后兼容性，从而有助于实现更广泛的采用和更大的生态系统，同时还保持装置互操作性。
随着工艺节点接近更小的特征(例如，5nm)，维持USB2.03.3V I/O传信的制造成本呈指数增长。作为对USB2.0规范的物理层补充，eUSB2解决了I/O电压间隙问题，使得设计人员可在系统级利用和重复使用USB2.0接口时在装置级集成eUSB2接口。
eUSB2可以通过直接连接以及通过eUSB2到USB2.0/USB2到eUSB2中继器的公开连接器接口支持机载装置间连接，以执行电平移位。
虽然USB2.0可以继续集成到具有7nm及以上的工艺特征的SoC中，但当工艺特征为5nm及以下时，eUSB2非常适合SoC。eUSB2还可以集成到其它装置中，以作为装置到装置接口轻松地与SoC互连。USB2.0将继续充当标准连接器接口。
eUSB2允许显著降低I/O功率并提高功率效率，同时使工艺特征能够继续调节大小。
eUSB/USB2信号具有三种模式：LS(低速)、FS(全速)和HS(高速)。在任何时候，这些模式之一在eUSB/USB2中继器中起作用。中继器的eUSB2侧的LS信号具有非常急剧的上升/下降时间。eDp(eD+)引脚与eDm(eD-)引脚(即，正差分引脚与负差分引脚)之间的所允许偏斜为600ps。
HS模式具有非常快速的响应要求，并且需要检测纳秒范围内的传入信号并启用高速路径。HS静噪检测器可能会将具有一定偏斜的LS模式信号检测为HS差分信号，并因此错误地启用HS路径。这会在HS路径的USB2输出上产生实际上是噪声的一些无用信号，并且应该避免这种情况。
本文描述了检测到的偏斜的实施例，包括用于eUSB/USB2中继器中的低速(LS)偏斜检测器的简单、低电流、小面积且低复杂度的解决方案。将此快速响应偏斜检测器与HS静噪检测器结合使用，可避免USB2引脚上的无用HS噪声。虽然在本公开中使用eUSB/USB2中继器作为例子，但需要偏斜检测的其它类型的中继器或电路可以使用本文中所描述的偏斜检测器实施例。
图1示出了差分信号中的信号偏斜的影响。在时间t1，正信号dD+在负信号eD-之前开始增大。在时间t2，负信号eD-开始增大，并且在t3，负信号eD-达到其全值。还绘制了eD+与eD-之间的差。此曲线图示出了在t1开始增大并在t2达到峰值的差分信号，并且在t2，差分信号开始减小，直到在时间t3变为零。由于偏斜而产生的此差信号可能在中继器的HS路径中增大到静噪检测器阈值以上，使得静噪检测器开启HS路径，并且由于LS信号中的偏斜而产生的此差信号在HS信道上表现为噪声。
此错误可对eUSB2中继器展现以下假条件之一：
1.如果eD+的上升沿先于eD-的上升沿，则条件自身可在LS操作中最初呈现为同步的第一位；
2.如果eD-的上升沿先于eD+的上升沿，则条件自身可在FS操作中呈现为同步的第一位，或在LS操作中呈现为LS保活；以及
3.如果在HS操作期间出现上述两种条件中的任何一种条件，则条件自身可呈现为HS K或J USB状态，这可能使得HS静噪检测器退出静噪条件。
根据eUSB标准，强烈建议应用适当的筛选机制的实施方案，以避免对那些假条件进行意外操作。一些可能的机制包括但不限于以下各项：
1.对于FS/LS操作，其应遵循USB2.0FS/LS集线器中继器定时，但从eUSB2到USB2.0的下一个转变抖动以及两个方向上的成对转变除外。到下一个转变的抖动遵循eUSB2参数Te_to_U_DJ1，而不是对应的USB 2.0参数THDJ1。THDJ1仍适用于USB 2.0到eUSB2。到成对转变的抖动遵循eUSB2参数TDJ2，而不是对应的USB 2.0参数THDJ2；以及
2.对于HS操作，降低静噪检测器灵敏度以不对短脉冲作出响应，并在声明SE1检测后使SE1检测器停用静噪检测器。
eUSB标准规定接收到的信号中的最小偏斜为600ps。另外，静噪检测器检测阈值可以在60到110mV的范围内。因此，超过静噪阈值的任何差分信号都会使静噪检测器开启HS信道。另外，此错误信号的长度可能很长，例如大约6ns。
本文中所描述的偏斜检测器的实施例提供了以下益处：解决了eUSB/USB2中继器中的偏斜；提供低复杂度、低面积且低功耗的偏斜检测器装置；提供单源多电平偏斜检测器；防止共模噪声通过USB2 HS线；快速响应；对HS路径性能的影响可以忽略；以及系统级和电路级解决方案。
本文中所描述的偏斜检测器的实施例可用于需要偏斜检测的任何地方，特别是当需要高速低复杂度实施方案时。本文中所描述的实施例是针对eUSB/USB2中继器中的eUSB信号设计的，但想法可用于其它应用。
图2示出了eUSB到USB2中继器。中继器200具有差分输入202和204以及差分输出216和218。LS/FS区段包括缓冲器206和208、数字区段212和LS/FS传输器214。输入差分信号在差分输入202和204上接收并输入到缓冲器206和208中。数字区段接收两个差分输入，并借助于数字状态机确定与输入信号和输入信号的状态相关联的数字值。中继器200还包括高速(HS)区段，所述HS区段包括静噪检测器220、高速接收器HS-RX 222和高速传输器HS-TX224。HS区段是全差分的，当静噪检测器220检测到传入HS信号时被启用。
在任何时间，中继器的LS、FS或HS模式中只有一种模式处于活动状态并传递信号。在LS/FS模式期间，HS静噪检测器220不会检测高速差分信号，并且高速路径断开。在HS模式期间，由于HS信号电平较低(低于将被视为LS或FS的电平)，则LS/FS路径实际上断开。由于HS模式的要求(其中传递到USB2的信号的第二单位间隔(U1)需要是干净的)，静噪检测器220将检测纳秒范围(例如，1-2-3ns)内的传入HS eUSB信号，并且需要在一个UI中启用整个HS路径(例如，数据速率＝480Mbps)。静噪检测器输出直接启用HS路径。另外，静噪检测器220不会在HS模式下检测LS或FS信号。
静噪检测器220是一种快速且相当精确的电路，其应检测纳秒范围内的传入HS信号。这些要求意味着静噪检测器220需要高电流(例如，几百微安范围)并且是相当复杂的模拟电路。
如上所述并且根据eUSB标准文件，由于传入LS/FS eUSB信号的高上升时间，如果在差分输入202与204之间存在偏斜，则静噪检测器220可以将所述偏斜视为差分信号并快速作出反应。图3示出了差分输入以及信号之间的差的曲线图。差分输入305和310具有6ns的上升时间(这与LS信号性质一致)和例如1ns的摆幅，其中600ps可能是由于PCB，并且400ps可能是由于封装和管芯。还绘制了偏斜输入之间的差，这可能产生假HS信号315。假HS信号315可持续约6ns，如图所示。
整个HS路径还是快速唤醒路径。这意味着HS路径在纳秒范围内唤醒。(由启用HS路径的HS静噪检测器)错误地解译为传入HS差分信号的传入LS/FS信号将作为噪声通过HS信道，所述噪声可在下一阶段被视为HS信号。图4示出了当LS/FS信号中存在偏斜时HS信道的输出。在图4中，像图3一样示出了差分输入eDm 405和eDp 410的曲线图，其中差分输入之间存在偏斜。还示出了差分输入之间的差|eDp-eDm|的曲线图415。一旦差分输入之间的差达到阈值430，静噪检测信号415就开启。当静噪信号启用HS路径435时，HS信道将由HS静噪检测器启用并使错误检测的信号通过，并且信号425将在TX输出处可见。一旦差分输入415之间的差降回阈值440以下，静噪信号就停用HS路径，并且TX输出425将变为零。
避免这种情况的一个标准解决方案是在此例子中将静噪检测器输出延迟7+ns(“+”是SQ检测器响应时间，约为1-2ns)，以避免假启用HS信道。这个解决方案存在问题，因为HS信道唤醒时间应该很快，以便通过第二UI。使静噪检测器响应延迟很长时间会否定HS路径的快速响应特征。
与现有静噪检测器组合的简单低功耗低复杂度偏斜检测器是以下实施例中描述的解决方案。简单的偏斜检测器应该是快速的，并在2-3ns范围内工作，并且应具有低复杂度、低面积和低功耗。另外，检测阈值应略高于传入eUSB HS信号的最大电压，以确保所述信号是偏斜的LS/FS信号，而不是HS信号。
与非门将实现这些目的。在本例子中，与非门可在约500mV电平下工作，因此其电源不能为1.8V或3.3V，这是eUSB/USB2双向中继器的可用电源(请注意，即使是1.2V电源也无济于事)。图5示出了偏斜检测器电路的实施例。偏斜检测器500包括与非门510、第一电平移位器515和第二电平移位器520。与非门510在0.8V电源上操作，并接收差分输入eDp 502和eDm 504。与非门510的输出是接收到的输入的与非，并且当两个输入都处于逻辑“1”电平时，与非门将仅产生“0”输出。当两个输入为“0”时，输出为“1”，并且当两个输入为“1”时，输出为“0”。两个输入中的任何“偏斜”都会引起输出处从“1”变为“0”的延迟。图5实际上生成了反相偏斜检测信号。
由于在子纳秒范围内工作的快速电平移位器耗电大且增加了复杂度，因此可以在两种电平下进行电平移位。图5示出了使用两个电平移位器实施的概念。第一电平移位器515使用1.3V电源将输入从0.8V域转换为1.3V域，并且第二电平移位器520使用1.8V电源将输入从1.3V域转换为1.8V域。因此，第一电平移位器515和第二电平移位器520可以是提供所需速度而不影响电流消耗或面积消耗的更简单电路。
简单的调节器可以为偏斜检测器500提供所需的电源。偏斜检测器的输出信号需要提升到1.8V电平以符合HS静噪检测器的输出，从而控制HS路径。因为HS路径在1.8V和3.3V域中，所以偏斜检测器的输出需要在1.8V域中，所述偏斜检测器的输出与静噪检测器的输出的组合将用于控制HS路径。
图6示出了两级调节器，所述两级调节器产生用于为偏斜检测器中的电平移位器供电的两个额外电压。由于1.8V是可用电源，因此可以从中生成0.8V电源和1.3V电源。调节器600包括串联连接的第一晶体管605、第二晶体管610和电阻器615。第一晶体管605在其栅极和漏极处接收1.8V电源电压。因此，当存在1.8V源极时，第一晶体管605接通，并且连接到节点620的源极处存在1.3V信号。第二晶体管610的漏极和栅极在节点620处连接到1.3V信号。节点620处的1.3V信号的存在使第二晶体管610开启，以在第二晶体管610的连接到节点625的源极处产生0.8V信号。电阻器615连接在第二晶体管610与地之间，并且R的值被选择为较大以减少流过电阻器615的电流量。这种简单调节器600产生所需的1.3V和0.8V电源电压。简单调节器600不消耗太多的功率或电流，并且仅占用小面积来实施。
图7示出了图5的偏斜检测器的更详细电路实施方案。逻辑电路710可以由串联连接的四个晶体管731、732、733、734实施。逻辑电路710提供图5中的与非门510的功能。如下所述，逻辑电路710不提供与与非门510完全相同的响应，但它确实提供此应用所需的响应。晶体管731和732是PMOS晶体管，并且晶体管733和734是NMOS晶体管。eDp输入502经由电阻器736连接到晶体管732和733的栅极。同样，eDm输入504经由电阻器737连接到晶体管731和734的栅极。
调节器600与图6所示相同，只是增加了启用晶体管630，所述启用晶体管630基于在启用晶体管630的量规处接收到的启用信号635而开启或关闭调节器600。
第一电平移位器515可以由与NMOS742晶体管串联连接的PMOS晶体管740实施。晶体管740和742的栅极连接到电平移位器的输入，并且电平移位器的输出连接到晶体管740与742之间的节点。第一电平移位器接收1.3V的电源电压以增加输入信号的电平。同样，第二电平移位器502包括PMOS晶体管744和NMOS晶体管746，并以与第一电平移位器515相同的方式操作。第二电平移位器接收1.8V的电源。
对于最小PVT变化，逻辑电路710的大小稍微优化。功能模式下的总消耗电流约为0.8/R，将设置为＜1μA左右，并且动态电流将忽略不计。偏斜检测器的响应时间约为1-2nS。
尽管图5示出了与非门以说明概念，但在实施的逻辑电路710与与非门510之间将存在细微的差异。图8A示出了与非门的传统实施方案。与非门包括并联的PMOS晶体管831和832，每个PMOS晶体管分别在其栅极处接收输入502和504。NMOS晶体管833和834串联连接，其中每个NMOS晶体管分别在其栅极处接收输入502和504。下表1示出了与非门的输入AB502和504以及输出的逻辑表。图8B示出了图7的逻辑电路710。图8C示出了添加了电阻器738的图7的逻辑电路710。
只有当两个输入A和B为逻辑0时，与非门的输出才将为逻辑1，并且当两个输入为逻辑1时，与非门的输出将为逻辑0。如表1中所见，当两个输入均为逻辑1时，实施的逻辑电路710的输出从逻辑1变为逻辑0，然后针对输入的0/1或1/0组合保持不变。这是因为当输入为逻辑1时，NMOS晶体管733和734开启并且PMOS晶体管731和732关闭，使得输出被拉至地或逻辑0。同样，只有当两个输入均为0时，输出才变为逻辑1。这是因为当输入是逻辑0时，NMOS晶体管733和734关闭并且PMOS晶体管731和732开启，使得输出被拉至电源电压或逻辑1。可替换的是，逻辑电路712可以在逻辑的输出节点处包括弱上拉电阻器738，如逻辑电路712的虚线形式所示，并且此弱上拉电阻器将完成工作但此弱上拉电阻器不一定在那里。逻辑电路712根据需要起作用，但当两个输入AB＝11时，会消耗通过电阻器R从电源到地的DC电流，这是优选避免的。为了减小此电流，R应较大，这将需要很大的面积。此外，将R添加到中间节点并对其进行计数会降低速度。与非门510也按需要工作，但由于两个晶体管连接到输出节点，所以电路的速度会降低，其中速度意味着总的反应时间。逻辑电路710是小型且快速的电路。尽管当AB＝“01”或“10”时，逻辑电路710会出现未知状态，但这并不影响逻辑电路710的期望功能，但逻辑电路710是相当快的电路，并且在稳态条件下不消耗电流。
AB 输出(与非门510) 输出(逻辑710) 输出(逻辑+R712)
00 1 1 1
01 1 X 1
10 1 X 1
11 0 0 0
表1
图9示出了HS路径启用电路，所述HS路径启用电路组合HS静噪检测器和偏斜检测器。HS路径启用电路900包括静噪检测器910、延迟电路915、偏斜检测器920和与门925。偏斜检测器920现在可用于仅在未检测到偏斜时才启用HS路径。HS启用信号将由与门925生成，与门925接收偏斜检测器920的输出和静噪检测器910的延迟反相输出。这意味着只有当静噪检测器确定存在HS信号并且未检测到偏斜时，HS路径才会被启用。HS信道将在此时间段期间保持接通的整个时间约为2-3ns。持续时间短的毛刺(glitch)将通过低于预期USB2 HS信号电平的HS信道。
延迟电路915可以在静噪检测器910的输出上引入约1ns，这使得任何假启用脉冲非常窄。此窄脉冲可能足够短，使得HS路径不会被完全启用。静噪检测器915的输出的约1ns延迟版本会影响HS路径的唤醒时间约1ns，这只是可以容许的最小影响。
图10示出了eDp/eDm信号、由于LS/FS信号的偏斜效应而产生的HS路径的差分输入、结合偏斜检测器的原始和延迟版本的静噪检测器的输出、Enable_HS信号和TX驱动器的输出的曲线图。图10包括差分输入1005和1010以及差分输入1015之间的差的曲线图，并且这些曲线图与图4中示出为405、410和415的曲线图相同。另外，示出了静噪检测器1020的曲线图，其与图4中的曲线图420相同。并且，示出了静噪检测器的延迟输出的曲线图1025。当差信号1015增大到阈值电平以上时，静噪信号转变1064为高状态。同样，随着差信号1015降低到阈值以下，静噪信号转变1066为低状态，如图所示。还示出了偏斜检测信号1030的曲线图。当差信号1015达到高于指示存在偏斜的阈值的值时，偏斜检测信号1030转变1060为高。示出了启用HS信号1035的曲线图。当静噪检测信号1020变为高而偏斜检测信号1030保持低时，启用HS信号1035变为高。一旦偏斜检测信号1030转变为高状态1060，启用HS信号就转变为低。在静噪信号被延迟1025的情况下，启用HS信号稍后变高，如曲线图1040所示。这缩短了HS路径被启用的时间。
示出了各种场景下TX输出的各种曲线图。首先，示出了1045的原始输出，其对应于图4中的曲线图425。在这种情况下，TX输出在对应于静噪检测器信号1068和1070中的转变的时间段内接通。
当使用启用HS信号时，TX输出的曲线图为1050。这示出了由于检测到偏斜时偏斜检测器关闭HS路径，因此输出相对于原始曲线图1045缩短。还示出了当静噪检测器的输出被延迟1055时TX输出的曲线图。在这种情况下，由于启用HS信号1040因静噪信号中的延迟1025而被延迟，因此TX输出的增加被延迟1072。然后，当启用HS信号转变为低1076时，TX输出开始向零减小。因此，通过使用偏斜检测器和延迟静噪信号，可以大大减少TX信道的输出量值和持续时间。此信号可以足够小，使得其不会影响系统的下一阶段。
本领域的技术人员应了解，本文中任何框图表示体现本发明原理的示意性电路的概念图。
尽管已特定参考各种示例性实施例的特定示例性方面详细地描述各种示例性实施例，但应理解，本发明能够容许其它实施例，且能够容许在各种显而易见的方面修改本发明的细节。如本领域的技术人员显而易见的，可实现变化和修改，同时保持在本发明的精神和范围内。因此，前述公开内容、描述和图式仅出于说明性目的且不以任何方式限制本发明，本发明仅由权利要求书限定。

Claims (17)

1.一种偏斜检测器电路，其特征在于，包括：
逻辑电路，所述逻辑电路具有两个输入，所述两个输入被配置成当所述两个输入具有逻辑0值时生成逻辑1输出并且当所述两个输入具有逻辑1值时生成逻辑0输出；
第一电平移位器，所述第一电平移位器被配置成将所述逻辑电路的所述输出增加到更高电压；
第二电平移位器，所述第二电平移位器被配置成将所述第一电平移位器的输出增加到更高电压；以及
电压调节器，所述电压调节器被配置成产生用于所述逻辑电路的第一电压、用于所述第一电平移位器的第二电压和用于所述第二电平移位器的第三电压。
2.根据权利要求1所述的偏斜检测器电路，其特征在于，逻辑电路包括：
输出，所述输出连接到节点；
第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管和所述第二PMOS晶体管串联连接在第一电压与所述节点之间；以及
第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管和所述第二NMOS晶体管串联连接在所述节点与地之间；
其中所述两个输入中的第一输入连接到所述第二PMOS晶体管和所述第一NMOS晶体管的栅极，并且
其中所述两个输入中的第二输入连接到所述第一PMOS晶体管和所述第二NMOS晶体管的栅极。
3.根据权利要求1所述的偏斜检测器电路，其特征在于，
第一电平移位器包括与第三NMOS晶体管串联连接在所述第二电压与地之间的第三PMOS晶体管，其中所述第三PMOS晶体管和第三NMOS晶体管的栅极连接到所述逻辑电路的所述输出；并且
第二电平移位器包括与第四NMOS晶体管串联连接在所述第三电压与所述地之间的第四PMOS晶体管，其中所述第四PMOS晶体管和第四NMOS晶体管的栅极连接到所述第一电平移位器的输出。
4.根据权利要求1所述的偏斜检测器电路，其特征在于，所述电压调节器包括
第一节点，所述第一节点被配置成产生所述第一电压并连接到电源电压；
第二节点，所述第二节点被配置成产生所述第二电压；
第三节点，所述第三节点被配置成产生所述第三电压；
第三NMOS晶体管，所述第三NMOS晶体管连接在所述第一节点与所述第二节点之间，其中所述第三NMOS晶体管的栅极连接到所述电源电压；
第四NMOS晶体管，所述第四NMOS晶体管连接在所述第二节点与所述第三节点之间，其中所述第四NMOS晶体管的栅极连接到所述第二节点；
电阻器，所述电阻器连接在所述第三节点与地之间。
5.根据权利要求4所述的偏斜检测器电路，其特征在于，包括：
第五NMOS晶体管，所述第五NMOS晶体管与所述电阻器串联连接在所述第三节点与所述地之间，其中所述第五NMOS晶体管的栅极连接到被配置成开启和关闭所述功率调节器的启用信号。
6.一种高速路径启用电路，其特征在于，包括：
偏斜检测器，所述偏斜检测器包括：
逻辑电路，所述逻辑电路具有两个输入，所述两个输入被配置成当所述两个输入具有逻辑0值时生成逻辑1输出并且当所述两个输入具有逻辑1值时生成逻辑0输出；
第一电平移位器，所述第一电平移位器被配置成将所述逻辑电路的所述输出增加到更高电压；
第二电平移位器，所述第二电平移位器被配置成将所述第一电平移位器的输出增加到更高电压；以及
电压调节器，所述电压调节器被配置成产生用于所述逻辑电路的第一电压、用于所述第一电平移位器的第二电压和用于所述第二电平移位器的第三电压；
静噪检测器，所述静噪检测器连接到所述偏斜检测器的所述两个输入；以及
与门，所述与门被配置成接收偏斜检测电路和静噪电路的输出作为输入并产生高速路径启用信号。
7.根据权利要求6所述的高速路径启用电路，其特征在于，逻辑电路包括：
输出，所述输出连接到节点；
第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管和所述第二PMOS晶体管串联连接在第一电压与所述节点之间；以及
第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管和所述第二NMOS晶体管串联连接在所述节点与地之间；
其中所述两个输入中的第一输入连接到所述第二PMOS晶体管和所述第一NMOS晶体管的栅极，并且
其中所述两个输入中的第二输入连接到所述第一PMOS晶体管和所述第二NMOS晶体管的栅极。
8.根据权利要求6所述的高速路径启用电路，其特征在于，
第一电平移位器包括与第三NMOS晶体管串联连接在所述第二电压与地之间的第三PMOS晶体管，其中所述第三PMOS晶体管和第三NMOS晶体管的栅极连接到所述逻辑电路的所述输出；并且
第二电平移位器包括与第四NMOS晶体管串联连接在所述第三电压与所述地之间的第四PMOS晶体管，其中所述第四PMOS晶体管和第四NMOS晶体管的栅极连接到所述第一电平移位器的输出。
9.根据权利要求6所述的高速路径启用电路，其特征在于，所述电压调节器包括
第一节点，所述第一节点被配置成产生所述第一电压并连接到电源电压；
第二节点，所述第二节点被配置成产生所述第二电压；
第三节点，所述第三节点被配置成产生所述第三电压；
第三NMOS晶体管，所述第三NMOS晶体管连接在所述第一节点与所述第二节点之间，其中所述第三NMOS晶体管的栅极连接到所述电源电压；
第四NMOS晶体管，所述第四NMOS晶体管连接在所述第二节点与所述第三节点之间，其中所述第四NMOS晶体管的栅极连接到所述第二节点；
电阻器，所述电阻器连接在所述第三节点与地之间。
10.根据权利要求9所述的高速路径启用电路，其特征在于，包括：
第五NMOS晶体管，所述第五NMOS晶体管与所述电阻器串联连接在所述第三节点与所述地之间，其中所述第五NMOS晶体管的栅极连接到被配置成开启和关闭所述功率调节器的启用信号。
11.根据权利要求6所述的高速路径启用电路，其特征在于，另外包括连接在所述静噪检测器的输出与所述与门的输入之间的延迟电路。
12.一种中继器电路，其特征在于，包括：
高速路径，所述高速路径与连接在差分输入与差分输出之间的低速路径并联；
高速路径启用电路，所述高速路径启用电路被配置成产生被配置成控制所述高速路径的高速启用信号，所述高速路径启用电路包括：
偏斜检测器，所述偏斜检测器包括：
逻辑电路，所述逻辑电路具有连接到所述差分输入的两个输入，所述两个输入被配置成当所述两个输入具有逻辑0值时生成逻辑1输出并且当所述两个输入具有逻辑1值时生成逻辑0输出；
第一电平移位器，所述第一电平移位器被配置成将所述逻辑电路的所述输出增加到更高电压；
第二电平移位器，所述第二电平移位器被配置成将所述第一电平移位器的输出增加到更高电压；以及
电压调节器，所述电压调节器被配置成产生用于所述逻辑电路的第一电压、用于所述第一电平移位器的第二电压和用于所述第二电平移位器的第三电压；
静噪检测器，所述静噪检测器具有连接到所述差分输入的输入；以及
或非门，所述或非门被配置成接收偏斜检测电路和静噪电路的输出作为输入并产生高速路径启用信号。
13.根据权利要求12所述的中继器电路，其特征在于，逻辑电路包括：
输出，所述输出连接到节点；
第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管和所述第二PMOS晶体管串联连接在第一电压与所述节点之间；以及
第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管和所述第二NMOS晶体管串联连接在所述节点与地之间；
其中所述两个输入中的第一输入连接到所述第二PMOS晶体管和所述第一NMOS晶体管的栅极，并且
其中所述两个输入中的第二输入连接到所述第一PMOS晶体管和所述第二NMOS晶体管的栅极。
14.根据权利要求12所述的中继器电路，其特征在于，
第一电平移位器包括与第三NMOS晶体管串联连接在所述第二电压与地之间的第三PMOS晶体管，其中所述第三PMOS晶体管和第三NMOS晶体管的栅极连接到所述逻辑电路的所述输出；并且
第二电平移位器包括与第四NMOS晶体管串联连接在所述第三电压与所述地之间的第四PMOS晶体管，其中所述第四PMOS晶体管和第四NMOS晶体管的栅极连接到所述第一电平移位器的输出。
15.根据权利要求12所述的中继器电路，其特征在于，所述电压调节器包括
第一节点，所述第一节点被配置成产生所述第一电压并连接到电源电压；
第二节点，所述第二节点被配置成产生所述第二电压；
第三节点，所述第三节点被配置成产生所述第三电压；
第三NMOS晶体管，所述第三NMOS晶体管连接在所述第一节点与所述第二节点之间，其中所述第三NMOS晶体管的栅极连接到所述电源电压；
第四NMOS晶体管，所述第四NMOS晶体管连接在所述第二节点与所述第三节点之间，其中所述第四NMOS晶体管的栅极连接到所述第二节点；
电阻器，所述电阻器连接在所述第三节点与地之间。
16.根据权利要求15所述的中继器电路，其特征在于，包括：
第五NMOS晶体管，所述第五NMOS晶体管与所述电阻器串联连接在所述第三节点与所述地之间，其中所述第五NMOS晶体管的栅极连接到被配置成开启和关闭所述功率调节器的启用信号。
17.根据权利要求12所述的中继器电路，其特征在于，另外包括连接在所述静噪检测器的输出与与门的输入之间的延迟电路。
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* Cited by examiner, † Cited by third party
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US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
US7268588B2 (en) * 2005-06-29 2007-09-11 Freescale Semiconductor, Inc. Cascadable level shifter cell
JP2011228372A (ja) * 2010-04-16 2011-11-10 Toshiba Corp 半導体集積回路装置
US10848297B1 (en) * 2019-10-21 2020-11-24 Texas Instruments Incorporated Quadrature clock skew calibration circuit
US11121851B2 (en) * 2019-12-28 2021-09-14 Texas Instruments Incorporated Differential sensing circuit for clock skew calibration relative to reference clock

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