CN107818058B - 接收差分信号的半导体装置和存储器控制器 - Google Patents

接收差分信号的半导体装置和存储器控制器 Download PDF

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Abstract

提供一种接收差分信号的半导体装置和存储器控制器。所述半导体装置包括：差分信号相位检测器，接收包括第一信号和第二信号的差分信号，检测所述差分信号的相位，并产生模式控制信号；接收器，接收所述差分信号和参考电压，并根据模式控制信号，在差分模式下执行使用所述差分信号的处理操作，或在单模式下执行使用第一信号和参考电压的处理操作。所述半导体装置可以是存储器控制器。数据传送可在单模式下被禁用，以防止由于噪声导致的错误的数据识别。

Description

接收差分信号的半导体装置和存储器控制器
本申请要求于2016年9月13日提交到韩国知识产权局的第10-2016-0118063号韩国专利申请和于2016年12月30日提交到韩国知识产权局的第10-2016-0184356号韩国专利申请的权益，所述韩国专利申请的公开通过引用完整包含于此。
技术领域
本公开总体涉及一种半导体装置，更具体地，涉及一种半导体装置和接收差分信号的存储器控制器以及操作该存储器控制器的方法。
背景技术
半导体装置可接收并处理用于半导体装置的内部操作的差分信号。差分数据选通信号可用作用于在高速存储器操作中的数据接收的一类差分信号，以保证存储器操作的质量。可从该选通信号得到对噪声有鲁棒性的时钟信号。差分数据选通信号中的一对周期变化的信号之间通常具有180度的相位差，因此所述信号中的一个的上升沿与另一个的下降沿一致。这两个信号之间在上升沿和下降沿的交汇点通常被检测以得到时钟信号。数据可与选通信号同步地从存储器输出。
然而，由于各种原因，差分数据选通信号中的180度的相位差可能不被保持。例如，系统可被设计为在空闲期之间散布的短脉冲中发送数据，接收器终端可在空闲期期间断开连接以节省电力。当从空闲期变换到数据传送期时，该终端状态应在数据传送期前被恢复，但在这样的变换期间可能识别到虚假数据。例如，当使用“VSSQ-TERM”的伪开放漏极(POD)或片内终结器(ODT)被用在半导体装置中以控制存储器操作时，差分数据选通信号中的一对信号可具有相同的相位，这导致从该差分数据选通信号产生的用于锁存数据的时钟信号的不确定性的增加。为了解决虚假数据识别的问题，已提出使用时钟信号的门控以使数据信号的采样被选择性地去激活(deactivate)以及“门训练处理”的数据质量服务(DQS)清理。然而，在高速存储器接口中每个高频的时钟周期应保证精度。在保持必要精度的同时结合这样的门训练已被证明是困难的。此外，在针对门训练提供额外的电路的情况下，半导体装置的尺寸不合期望地增加。
发明内容
本发明构思提供一种半导体装置和用于防止由门训练导致的性能劣化的存储器控制器以及操作该存储器控制器的方法。
根据本发明构思的一个方面，一种半导体装置可包括：差分信号相位检测器，接收包括第一信号和第二信号的差分信号，检测所述差分信号的相位，并产生模式控制信号。接收器可接收所述差分信号。基于模式控制信号，接收器可在差分模式下执行使用所述差分信号的处理操作，或在单模式下执行使用第一信号和参考电压的处理操作。
根据本发明构思的另一方面，一种从存储器装置接收与传送数据关联的差分数据选通信号的存储器控制器。所述存储器控制器可包括：差分信号相位检测器，根据检测差分数据选通信号是否保持差分状态的结果来产生模式控制信号。接收器可接收差分数据选通信号和参考电压，并在模式控制信号具有第一逻辑状态的单模式下基于差分数据选通信号和参考电压在足以在单模式期间禁用数据的传送的一个或多个级别产生锁存控制信号，并在模式控制信号具有第二逻辑状态的差分模式下在足以在差分模式期间使数据能够传送的时变级别产生锁存控制信号。
根据本发明构思的另一方面，提供一种操作存储器控制器的方法。所述方法包括：接收用于接收数据的差分数据选通信号；检测差分数据选通信号的相位；根据检测相位的结果，将主接收器的操作模式改变为单模式或差分模式，其中，主接收器使用差分数据选通信号产生用于锁存数据的锁存控制信号。
附图说明
通过以下结合附图的详细描述，本发明构思的实施例将被更加清楚地理解，其中：
图1是根据本发明构思的一些实施例的存储器系统的框图；
图2是根据本发明构思的一些实施例的包括应用处理器的数据处理系统的框图；
图3是将本发明构思的实施例应用于ModAP的示例的框图；
图4是将本发明构思的实施例应用于调制解调器芯片和射频(RF)芯片的示例的框图；
图5是根据本发明构思的一些实施例的存储器控制器的接口电路的框图；
图6和图7是根据本发明构思的一些实施例的操作存储器控制器的方法的流程图；
图8A和图8B是应用于本发明构思的一些实施例的主接收器的电路图；
图9是根据本发明构思的一些实施例的存储器控制器的接口电路的电路图；
图10是根据本发明构思的一些实施例的图9所示的差分信号相位检测器的电路图；
图11是示出根据本发明构思的一些实施例的针对半导体装置中的每个时期的操作模式的示图；
图12是根据本发明构思的其他实施例的图9所示的差分信号相位检测器的电路图；
图13是示出根据本发明构思的一些实施例的在存储器控制器中设置门控窗(gatewindow)的示图；
图14是根据本发明构思的特定实施例的主接收器的框图；
图15是根据本发明构思的一些实施例的差分信号相位检测器的框图；
图16是根据本发明构思的特定实施例的存储器控制器的接口电路的框图；
图17是根据本发明构思的一些实施例的操作存储器装置的方法的流程图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施例。
半导体装置可执行各种功能并可使用外部输入的差分信号产生时钟信号用于内部操作，所述各种功能可基于时钟信号被执行。半导体装置可以是包括存储器单元阵列的存储器装置。例如，半导体装置可以是动态随机存取存储器(DRAM)(诸如，双倍数据速率(DDR)同步DRAM(SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM或Rambus DRAM(RDRAM))或者非易失性存储器装置(诸如，闪存)。
半导体装置可以是能够控制或访问存储器装置的各种类型的装置。例如，半导体装置可以是可被实现为片上系统(SoC)的应用处理器(AP)。AP可包括控制或访问内部或外部存储器装置的存储器控制模块。(这里，术语“模块”的使用可表示硬件。)
半导体装置可以是参与电信的各种类型的装置。例如，半导体装置可以是处理基带信号的调制解调器芯片、处理高频信号的射频(RF)芯片或调制解调器功能集成于AP中的“ModAP”。
作为各种类型的装置的半导体装置可接收差分信号。在以下描述的本发明构思的实施例中，为便于说明，假设半导体装置为存储器控制器或存储器装置，并且差分信号为差分数据选通信号，但是本发明构思的实施例还可应用于处理各种类型的差分信号的各种其他类型的半导体装置。
图1是根据本发明构思的一些实施例的存储器系统100的框图。存储器系统100可包括存储器控制器110和存储器装置120。存储器控制器110包括控制逻辑111以及可包括数字PHY电路112和模拟输入/输出(I/O)电路113的存储器接口。各种类型的信号可通过存储器接口被提供到存储器装置120，以控制存储器操作(诸如，读取/写入操作)。例如，存储器控制器110可将用于控制存储器操作的命令CMD提供到存储器装置120。命令CMD可包括用于“一般”存储器操作(诸如，数据写入或数据读取)的命令。
关于参与存储器操作的各种时钟信号，应在高速操作中保证时钟信号的质量。数据选通信号可作为差分信号在存储器控制器110与存储器装置120之间发送和接收。在下面的讨论中，为了简洁，这样的差分数据选通信号将被称为差分数据选通信号Strobe N/P(负/正选通)或只称为“Strobe N/P”。数据可与Strobe N/P信号同步地在存储器控制器110与存储器装置120之间发送和接收。存储器写入/读取操作可以以半双工链路实现，以最大化数据传输中的每通道的数据带宽。在读取操作与写入操作之间可存在空闲期。
当在空闲期期间未控制Strobe N/P时，传送Strobe N/P所通过的路径可为浮置状态，因此，Strobe N/P失去其差分特性。更具体地，Strobe N/P可由第一信号Strobe N和第二信号Strobe P组成，第一信号Strobe N和第二信号Strobe P中的每个可以是脉冲列或正弦波。这些信号可说是在它们基本上180度反相时具有差分特性，因此Strobe N的波峰与Strobe P的波谷一致，Strobe N的上升沿与Strobe P的下降沿一致，反之亦然。(这里，术语“Strobe N/P的相位”或“差分信号的相位”等表示组成差分信号的第一信号和第二信号之间的相位差。)在一般的存储器操作期间，得到时钟，所述时钟可与Strobe N和Strobe P的上升沿和下降沿的交汇点同步。数据可在与这些交汇点同步的时间被读取/写入。
当从空闲期进入读取模式时，Strobe N/P被噪声影响。通过处理Strobe N/P(例如，检测刚刚提过的交汇点)产生用于数据接收(或锁存)的时钟信号(以下，称为锁存控制信号)。由于噪声的影响，尤其在空闲期期间，在锁存控制信号中可出现不想要的触发(toggle)。在这种情况下，由于错误触发的锁存控制信号，与真实数据有关的信息可能被错误地识别。
存储器控制器110的存储器接口可包括检测Strobe N/P的相位的差分信号相位检测器113_1。差分信号相位检测器113_1可检测Strobe N/P的相位并可输出检测结果。差分信号相位检测器113_1可在Strobe N/P保持正常差分状态时输出具有第一逻辑状态的检测结果，并在Strobe N/P不保持正常差分状态时输出具有第二逻辑状态的检测结果。例如，可确定：当Strobe N/P在180度的预定范围内时，Strobe N/P保持差分状态。此时，可输出具有第一逻辑状态的检测结果。反之，可确定：当Strobe N/P在该预定范围之外时，或等价地，在0度的另一预定范围内时，Strobe N/P不保持差分状态。此时，可输出具有第二逻辑状态的检测结果。
可为接收Strobe N/P并从Strobe N/P产生锁存控制信号的选通信号接收器(未示出)提供差分信号相位检测器113_1的输出信号。选通信号接收器接收并处理Strobe N/P，并输出用于控制接收数据的时序的锁存控制信号。可通过差分信号相位检测器113_1的输出信号，来控制产生锁存控制信号的操作。选通信号接收器可在各种模式下操作。例如，选通信号接收器可在差分模式下或在单模式下操作。选通信号接收器可根据差分信号相位检测器113_1的输出信号在差分模式或在单模式下产生锁存控制信号。由于差分信号相位检测器113_1的输出信号控制选通信号接收器的操作模式，因此该输出信号可被称为模式控制信号。
当传统的选通信号接收器接收不保持差分状态或具有同相关系的差分数据选通信号时，由选通信号接收器产生的锁存控制信号的状态是不稳定的。例如，锁存控制信号可从逻辑高被无意地改变为逻辑低。当锁存控制信号的逻辑状态被任意改变时，锁存控制信号可在未接收到真实数据时被激活。在这样的情况下，数据可能被错误地接收。
反之，根据本发明构思的实施例，差分信号相位检测器113_1可检测Strobe N/P的相位并可基于检测的相位控制选通信号接收器的操作模式，因此防止锁存控制信号的错误激活。例如，当Strobe N/P正常保持差分状态或具有反相关系时，选通信号接收器可根据差分信号相位检测器113_1的控制在差分模式下操作，并可根据Strobe N/P的逻辑状态输出锁存控制信号。
当Strobe N/P不保持差分状态时，选通信号接收器可根据差分信号相位检测器113_1的控制在单模式下操作，并可根据将Strobe N/P中的仅一个信号与参考信号(例如，参考电压)进行比较的结果，来输出具有特定逻辑状态的锁存控制信号。换言之，锁存控制信号可被控制为根据单模式而具有特定逻辑状态，因此在未接收到数据的时期期间防止锁存控制信号的激活。
选通信号接收器可根据操作模式，在基于差分信号传输的差分模式下或在基于单端信号传输的单模式下执行信号处理。可在不使用单独产生的内部信号的情况下，仅使用外部信号，来设置操作模式。如此，在存储器控制器110中可不需要用于产生新信号的电路。
虽然在图1示出的实施例中，差分信号相位检测器113_1包括在存储器控制器110中，但是其他布置是可用的。Strobe N/P可在存储器控制器110与存储器装置120之间双向传输。在数据写入操作期间，Strobe N/P可从存储器控制器110发送到存储器装置120。执行与上述操作基本相同的操作的选通信号接收器和差分信号相位检测器可包括在存储器装置120的接口电路121中。在存储器装置120中，差分信号相位检测器可检测Strobe N/P的相位并可控制选通信号接收器的操作模式。存储器装置120中的选通信号接收器可根据选择的操作模式处理Strobe N/P，以产生在存储器装置120内使用的时钟信号(例如，锁存控制信号)。
图2是根据本发明构思的一些实施例的包括AP的数据处理系统200A的框图。数据处理系统200A可包括AP 210A和存储器装置220A。AP 210A可被实现为SoC。SoC可包括应用具有预定总线标准的协议的系统总线(未示出)和连接到系统总线的各种类型的知识产权(IP，intellectual property)。高级RISC机器(ARM)的高级微控制器总线架构(AMBA)协议可用作总线标准。AMBA协议的总线类型可包括先进高性能总线(AHB)、先进外围总线(APB)、先进可扩展接口(AXI)、AXI4和AXI一致性扩展(ACE)。可使用其他类型的协议，诸如，索尼公司的uNetwork、IBM公司的CoreConnect或OCP-IP的开放核心协议。
AP 210A可包括存储器控制单元212A。存储器控制单元212A可执行与上述存储器控制器110的功能基本相同的功能，因此可访问位于AP 210A的外部的存储器装置220A。AP210A还可包括嵌入式存储器211A。存储器控制单元212A可访问存储器装置220A和/或嵌入式存储器211A。
存储器控制单元212A可向存储器装置220A发送数据或从存储器装置220A接收数据。存储器控制单元212A可向存储器装置220A提供用于读取数据的命令CMD并可从存储器装置220A接收数据和Strobe N/P。如上所述，Strobe N/P可在包括空闲期的各种时期中具有同相关系并且存储器控制单元212A可包括用于防止在Strobe N/P具有同相关系时出现的特性劣化的差分信号相位检测器212A_1。与上述存储器控制器110类似，存储器控制单元212A可包括模拟I/O电路，并且差分信号相位检测器212A_1可实现在模拟I/O电路中。
图3是将本发明构思的实施例应用于ModAP的示例的框图。如上面提到的，由于调制解调器芯片的功能被集成在AP中，因此这种类型的AP可被称为ModAP。
参照图3，包括ModAP 210B的数据处理系统200B还可包括与ModAP210B通信的存储器装置220B和RF芯片230B。ModAP 210B可包括与存储器装置220B通信的存储器控制单元211B以及与RF芯片230B通信的调制解调器模块212B。
如上所述，存储器控制单元211B可向存储器装置220B发送各种信号并从存储器装置220B接收各种信号。例如，存储器控制单元211B可向存储器装置220B提供命令CMD，并可从存储器装置220B接收数据和Strobe N/P。存储器控制单元211B可包括差分信号相位检测器211B_1。
调制解调器模块212B可向RF芯片230B发送各种信号并从RF芯片230B接收各种信号。例如，调制解调器模块212B可从RF芯片230B接收数据，并且还可从RF芯片230B接收用于各种内部操作的差分时钟信号CLK_P和CLK_N。调制解调器模块212B可包括接收差分时钟信号CLK_P和CLK_N的接收器(未示出)。可通过处理差分时钟信号CLK_P和CLK_N，产生用于控制调制解调器模块212B中的预定功能的时钟信号。调制解调器模块212B还可包括差分信号相位检测器212B_1。差分信号相位检测器212B_1可以以与上述方式基本相同的方式操作，从而控制调制解调器模块212B中的接收器的操作模式(例如，差分模式或单模式)。
图4是将本发明构思的实施例应用于调制解调器芯片和RF芯片的示例的框图。虽然集成了调制解调器芯片的功能的ModAP 210B被示出在图3中，但是当前实施例可应用于调制解调器芯片和/或RF芯片。
参照图4，通信系统200C可包括调制解调器芯片210C和RF芯片220C。调制解调器芯片210C可包括数字PHY电路211C和模拟I/O电路212C。RF芯片220C可包括数字PHY电路221C和模拟I/O电路222C。调制解调器芯片210C和RF芯片220C可互相交换数据。差分时钟信号CLK_P和CLK_N可在调制解调器芯片210C与RF芯片220C之间发送和接收。差分时钟信号CLK_P和CLK_N可对应于上述的数据选通信号。
上述的差分信号相位检测操作可应用于调制解调器芯片210C和/或RF芯片220C。调制解调器芯片210C可包括差分信号相位检测器212C_1，RF芯片220C可包括差分信号相位检测器222C_1。
虽然已经描述了本发明构思可应用的各种类型的半导体装置，但是本发明构思不限于此。例如，本发明构思还可应用于外部接收差分信号并从差分信号产生时钟信号的其他类型的半导体装置。
图5是根据本发明构思的一些实施例的存储器控制器的接口电路的框图。假设半导体装置为存储器控制器并且接口电路为与存储器装置通信的存储器接口。
存储器控制器300可包括存储器接口，存储器接口可包括接收器320(以下举例说明为主接收器320)。主接收器320可接收并处理包括两个数据选通信号PADP和PADN的差分数据选通信号(以下，称为差分数据选通信号PADP/PADN，或简称“信号PADP/PADN”)，从而产生用于从存储器装置接收(或锁存)数据的锁存控制信号Y。这里，“PADP”和“PADN”可表示在各个电路“板”上存在的信号。存储器接口还可包括差分信号相位检测器310，差分信号相位检测器310执行上述的相位检测，并基于相位检测结果产生用于控制模式的模式控制信号Ctrl_M。
差分信号相位检测器310接收信号PADP/PADN，并基于将信号PADP和PADN的相位进行比较的结果来输出模式控制信号Ctrl_M。主接收器320包括模式控制器321。主接收器320可基于模式控制信号Ctrl_M改变信号PADP/PADN的信号传输方法。例如，主接收器320可根据基于差分信号传输的差分模式或基于单端信号传输的单模式来处理信号PADP/PADN。
例如，当接收到具有反相关系的信号PADP/PADN时，差分信号相位检测器310可将具有第一逻辑状态的模式控制信号Ctrl_M输出到主接收器320。主接收器320可响应于具有第一逻辑状态的模式控制信号Ctrl_M在差分模式下操作，从而产生锁存控制信号Y，锁存控制信号Y的逻辑状态基于信号PADP/PADN的电平差来改变。换言之，由于信号PADP/PADN具有180度的相位差，因此可产生根据信号PADP/PADN的电平差适当改变逻辑状态的锁存控制信号Y。
例如，暂时参照图11，在与具有表示差分模式DIFF的逻辑状态的模式控制信号Ctrl_M对应的数据传送期期间，可见，锁存控制信号Y是时变信号(例如，时钟信号)的形式。这个时钟信号Y可允许锁存，并因此允许在每个上升沿和下降沿传送接收的数据。时钟信号Y可从如下的信号PADP/PADN得到：信号PADP是脉冲列或正弦波的形式，信号PADN也是脉冲列或正弦波的形式但相反相位。因此，信号PADP的上升沿发生在信号PADN的下降沿的时刻，反之亦然。这些上升沿和下降沿中的每个的交汇点可被视为来自存储器的数据信号的采样点(因而数据传送可与信号PADP/PADN同步)并可触发锁存控制信号Y的状态的改变，从而产生时钟信号的形式的锁存控制信号Y。因此，接收的数据可在锁存控制信号Y被产生为时钟信号的时期期间被准确传送，这在信号PADP/PADN处于与上面关于Strobe N/P信号说明的方式类似的“差分状态”(即，“反相状态”)时发生。
反之，当接收到具有同相关系的信号PADP/PADN时，差分信号相位检测器310可将具有第二逻辑状态的模式控制信号Ctrl_M输出到主接收器320。主接收器320可响应于具有第二逻辑状态的模式控制信号Ctrl_M在单模式下操作，从而产生基于信号PADP/PADN中的一个信号与预定的参考信号(例如，参考电压VREF)之间的电平差改变逻辑状态的锁存控制信号Y。参考电压VREF可具有基本与具有反相关系的信号PADP/PADN之间的一半电平对应的电压电平。因此，即使当信号PADP/PADN具有同相关系(或具有一个电压电平)时，信号PADP/PADN与参考电压VREF之间仍存在电平差。
由于主接收器320在单模式下操作，因此即使当信号PADP/PADN具有同相关系时，锁存控制信号Y仍可被控制为保持一个逻辑状态。例如，锁存控制信号Y可在单模式下保持具有逻辑低状态。因此，锁存控制信号Y可保持去激活，因而减轻由于锁存控制信号Y的错误触发导致错误地锁存数据的问题。例如，暂时再参照图11，可见，在与SE(单端)模式对应的空闲期期间，锁存控制信号Y稳定保持在逻辑低状态。由于锁存控制信号Y在该空闲期不改变状态，因此出现在数据输入端口的噪声不会被错误地识别为数据。如此，任何虚假数据的传送可被禁用。(注意，在空闲期期间，数据不是由存储器装置有意提供的。)这里，以这种方式防止虚假数据识别有时称为“DQS数据清理”。
图6和图7是根据本发明构思的一些实施例的操作存储器控制器的方法的流程图。
参照图6，存储器控制器可包括存储器接口，存储器接口可接收第一数据选通信号和第二数据选通信号作为差分数据选通信号。存储器接口可包括差分信号相位检测器和主接收器，其中，差分信号相位检测器根据第一数据选通信号的相位和第二数据选通信号的相位产生模式控制信号；主接收器处理第一数据选通信号和第二数据选通信号并产生用于锁存读取数据的锁存控制信号。
在操作S11，将第一数据选通信号的相位和第二数据选通信号的相位互相比较。可根据比较的结果产生具有第一逻辑状态或第二逻辑状态的模式控制信号。例如，在操作S12，可根据比较结果确定第一数据选通信号和第二数据选通信号是否处于差分状态。
如果第一数据选通信号和第二数据选通信号处于差分状态，则在操作S13，主接收器可根据模式控制信号进入差分模式。反之，如果第一数据选通信号和第二数据选通信号未处于差分状态(或当第一数据选通信号和第二数据选通信号同相时)，则在操作S14，主接收器可根据模式控制信号进入单模式。
在操作S15，主接收器可在差分模式下，根据第一数据选通信号和第二数据选通信号的电平产生锁存控制信号。通常具有差分特性的第一数据选通信号和第二数据选通信号可被提供给主接收器。例如，触发的并且具有彼此相反相位的第一数据选通信号和第二数据选通信号可被提供给主接收器。锁存控制信号还可具有对应于第一数据选通信号和第二数据选通信号被触发的波形。在操作S17，可通过在差分模式下已产生的锁存控制信号，来锁存提供给存储器控制器的读取数据。
同时，在操作S16，主接收器可在单模式下，根据参考电压的电平和一个数据选通信号(例如，第一数据选通信号)的电平来产生锁存控制信号。第一数据选通信号和第二数据选通信号在空闲期期间可具有相同电平。例如，第一数据选通信号和第二数据选通信号可均具有逻辑低电平。在传统的系统中，当根据具有相同电平的第一数据选通信号和第二数据选通信号之间的电平差产生锁存控制信号时，锁存控制信号的状态未知并且锁存控制信号可被错误地触发。
然而，根据本发明构思的实施例，在单模式下第一数据选通信号的电平可与参考电压的电平比较，锁存控制信号可被控制为根据比较的结果保持特定逻辑状态(例如，逻辑低状态或逻辑高状态)。例如，当第一数据选通信号具有逻辑低状态时，锁存控制信号可被保持为具有逻辑低状态。在空闲期结束后，可进入前置期(preamble period)。在前置期期间，差分数据选通信号可被保持为具有特定状态(例如，差分状态)，或者差分数据选通信号可不管接收到真实数据而被触发至少一次。在前置期期间，第一数据选通信号和第二数据选通信号一般具有差分特性，因而主接收器可在差分模式下操作。
参照图7，在存储器操作(诸如，读取操作或写入操作)之间可存在空闲期和前置期。存储器控制器可向存储器装置提供第一读取命令，在操作S21从存储器装置接收与第一读取命令对应的读取数据。
当完成读取操作时，在操作S22，存储器控制器可在执行接下来的读取操作之前进入空闲期。在空闲期中，由于第一数据选通信号和第二数据选通信号不具有差分特性，因此在操作S23，主接收器进入单模式并根据单模式产生锁存控制信号。作为示例，接收器可在空闲期的至少一部分中在单模式下操作。
在与第二读取命令对应的读取数据被输入到存储器控制器之前，在操作S24，存储器控制器可进入第一数据选通信号和第二数据选通信号被触发至少一次的前置期。在前置期期间，第一数据选通信号和第二数据选通信号可具有差分特性，因此，如上所述，在操作S25，主接收器可根据差分模式产生锁存控制信号。前置期可对应于2×CLK，其中，CLK表示存储器控制器或存储器装置的系统时钟周期的一个周期。在前置期期间，主接收器的操作模式可从单模式改变到差分模式。在操作模式改变到差分模式之后，在操作S26，存储器控制器可接收或锁存与第二读取命令对应的读取数据。
虽然上面已经描述了操作存储器控制器的方法，但是该操作方法还可以以基本与如上所述相同的方式应用于存储器装置。
图8A和图8B是应用于本发明构思的一些实施例的主接收器320的电路图。片内终结器(ODT)可应用于主接收器320的输入端，以补偿由以高速操作的存储器系统中的阻抗失配造成的信号质量劣化。例如，可如图8A所示在主接收器320的输入端PADP与地电压之间设置ODT电阻器ODT1，或者如图8B所示在主接收器320的输入端PADP与电源电压之间设置ODT电阻器ODT1。可在PADN端类似地设置电阻器ODT2。图8A中示出的终止方案可被称为伪开放漏极(POD)终止。当使用POD终止时，信号摆幅减小到一半摆幅而不是一般的全摆幅(即，0至VDDQ摆幅)。
在这样的情况下，当信号PADP/PADN如上所述在空闲期期间具有同相关系时，具有逻辑高状态或逻辑低状态的差分数据选通信号PADP/PADN可被输入到主接收器320的两个输入端。此时，从主接收器320输出的锁存控制信号Y具有不稳定的逻辑状态。通常，为防止在接收到真实数据之前(或在空闲期期间)锁存控制信号Y出现不想要的触发，在存储器控制器中通过门训练处理产生门控窗(gate window)，并且数据仅在该门控窗内被锁存，因此降低错误锁存数据的可能性。用于产生门控窗的训练处理可被称为数据质量服务(DQS)清理处理。
然而，根据本发明构思的实施例，ODT被应用于主接收器320的输入端，因此即使当具有同相关系的PADP/PADN被输入到主接收器320的接收端时，用于处理PADP/PADN的操作模式也被控制，因此防止数据的错误锁存。此外，DQS清理处理可在I/O模拟块中被执行而不需要额外的训练处理/时间，因此减小用于训练的资源消耗。此外，由于不必增加用于DQS清理处理的芯片尺寸，因此提高存储器接口的性能。
图9是根据本发明构思的一些实施例的存储器控制器的接口电路的电路图。
参照图9，存储器控制器400包括存储器接口。存储器接口可包括主接收器420，主接收器420接收并处理信号PADP/PADN并产生用于接收或锁存来自存储器装置的数据的锁存控制信号Y。存储器接口还可包括差分信号相位检测器410，差分信号相位检测器410执行上述的相位检测并基于相位检测的结果产生用于控制模式的模式控制信号Ctrl_M。存储器接口还可包括当存储器控制器400向存储器装置(未示出)发送数据时驱动提供给存储器装置的信号PADP/PADN的多个驱动器电路431和432。
差分信号相位检测器410可接收信号PADP/PADN和参考电压VREF，并可基于信号PADP/PADN和参考电压VREF来输出模式控制信号Ctrl_M。与差分信号相位检测器410一样，主接收器420可接收PADP/PADN和参考电压VREF，并且可基于差分数据选通信号PADP和PADN以及参考电压VREF产生并输出锁存控制信号Y。主接收器420可包括接收模式控制信号Ctrl_M的单独的输入端SE。可根据模式控制信号Ctrl_M控制主接收器420中的各种选择器的块，即，选择器块INPUT MUX。
当主接收器420在差分模式下操作时，主接收器420中的选择器块INPUT MUX可输出PADP/PADN，主接收器420可基于PADP/PADN中的电压电平差来输出锁存控制信号Y。然而，当主接收器420在单模式下操作时，主接收器420可基于PADP/PADN中的一个信号与参考电压VREF之间的电压电平差来输出锁存控制信号Y。例如，主接收器420可基于参考电压VREF与PADP/PADN中的正信号之间的电压电平差来输出锁存控制信号Y。由于主接收器420中的选择器块INPUT MUX的操作，仅PADP/PADN中的一个信号可用于电压电平比较。
上述操作在存储器控制器的模拟I/O块中能够进行自身DQS清理，因此从自模拟I/O块发送到数字PHY块的锁存控制信号Y去除了毛刺。
图10是根据本发明构思的一些实施例的图9所示的差分信号相位检测器的电路图。在图10所示的实施例中，差分信号相位检测器可根据检测PADP/PADN的相位或电平的结果来执行放大。将描述以下情况下的差分信号相位检测器的操作：主接收器的输入端连接到ODT电阻器，所述ODT电阻器连接到应用差分信号相位检测器的存储器接口中的地电压。
参照图10，差分信号相位检测器410可包括偏置应用块411、比较器电路412和至少一个偏置电阻器413。偏置应用块411可包括用于控制差分信号相位检测器410的内部偏置的至少一个开关。用于控制所述至少一个开关的各种控制信号PD和CMF可被提供给偏置应用块411。包括差分信号相位检测器410的存储器控制器(或AP)可确定差分信号相位检测器410的使能时序。控制信号PD和CMF可在存储器控制器中内部地产生。
比较器电路412可将PADP/PADN中的两个信号的相位相互比较，并可根据比较结果在差分信号相位检测器410的输出端OUTN和OUTP形成电压。例如，比较器电路412可包括第一比较器和第二比较器，其中，第一比较器根据参考电压VREF与预定电压(例如，地电压DVSS)之间的电平差驱动第一输出端OUTN，第二比较器根据信号PADP/PADN中的电平差驱动第二输出端OUTP。来自第一输出端OUTN和第二输出端OUTP中的每个的输出可被提供给主接收器作为模式控制信号Ctrl_M。例如，可通过使用来自第一输出端OUTN和第二输出端OUTP的差分输出的预定处理，来产生模式控制信号Ctrl_M，或者第一输出端OUTN和第二输出端OUTP中的一个的输出可被提供作为模式控制信号Ctrl_M。
当信号PADP/PADN具有反相关系时，在第二输出端OUTP流动着比第一输出端OUTN更小的电流，因此，第二输出端OUTP处的电压可具有低于第一输出端OUTN处的电压的电平。相反，当信号PADP/PADN具有同相关系并因此具有一个电压电平或相似电压电平(或具有逻辑低电平)时，施加信号PADP/PADN的晶体管被更强地导通，因此，第二输出端OUTP处的电压可具有高于第一输出端OUTN处的电压的电平。通过这个比较操作，差分信号相位检测器410可根据PADP/PADN的相位，来输出具有不同逻辑状态的模式控制信号Ctrl_M。
如图10所示，差分信号相位检测器410可仅使用由主接收器使用的信号来检测信号PADP/PADN的相位而不需要单独产生的输入。此外，当接收到具有反相关系的信号PADP/PADN时，主接收器根据差分信号相位检测器410的模式控制以更好的占空特性在差分模式下操作。当信号PADP/PADN由于ODT等影响在空闲期期间具有同相关系时，基于参考电压VREF来确定信号PADP/PADN的状态，并且可基于该确定来从锁存控制信号Y去除毛刺。
图11是示出根据本发明构思的一些实施例的针对与半导体装置中的存储器存取有关的多个时期中的每个时期的操作模式的示图。根据本发明构思，当差分信号(例如，差分数据选通信号)在不意图存取数据的空闲期期间具有同相关系时，主接收器在单模式(即，SE(单端)模式)下操作。之后，在存储器控制器与存储器装置之间存在预定的持续时间或通过握手等预先建立的持续时间的时期(例如，前置期)。例如，前置期可基本对应于两个时钟周期(即，2×CLK)。当前置期开始时，差分数据选通信号可被改变成具有反相关系。例如，在前置期期间，差分数据选通信号中的一个信号可保持逻辑高状态而差分数据选通信号中的另一个信号可保持逻辑低状态。在前置期期间，差分数据选通信号可被触发至少一次。
由于差分数据选通信号具有反相关系，因此差分信号相位检测器可检测差分数据选通信号中的相位差，并可基于检测的相位差来输出用于改变主接收器的操作模式的模式控制信号。在如上所述的基本对应于两个时钟的前置期期间，主接收器的操作模式可被改变成差分模式(即，DIFF模式)。
之后，以预定间隔触发的差分数据选通信号与从存储器装置读取的数据一起被提供给存储器控制器。主接收器在主接收器接收读取数据的数据传送期期间在DIFF模式下操作，从而主接收器可从差分数据选通信号产生锁存控制信号Y并可与锁存控制信号Y同步地接收读取数据。如图11所示，锁存控制信号Y可通常在DIFF模式下被触发，并且可在SE模式下被改变成逻辑低电平并保持在逻辑低电平。
从图11可见，根据本发明构思的实施例，锁存控制信号Y在不接收实际(意图的)数据的时期(诸如，空闲期)期间不被触发。这表明，DQS清理在接收差分数据选通信号的模拟I/O电路中被实时实现。
图12是根据本发明构思的其他实施例的图9所示的差分信号相位检测器的电路图。图12中示出这样的差分信号相位检测器：当ODT被应用于主接收器的输入端时，差分信号相位检测器使用一端连接到电源电压且另一端连接到主接收器的输入端的ODT电阻器。与图10中的基于PMOS晶体管的实施例不同，图12所示的实施例使用NMOS晶体管。然而，本发明构思不限于此，图10和图12中示出的电路可被各种改变。
参照图12，差分信号相位检测器510可包括偏置应用块511、比较器电路512和至少一个偏置电阻器513。偏置应用块511可包括用于控制差分信号相位检测器510的内部偏置的至少一个开关。用于控制所述至少一个开关的各种控制信号PD和CMF可被提供给偏置应用块511。
如上所述，比较器电路512可将信号PADP/PADN中的两个信号的相位相互比较，并可根据比较结果在差分信号相位检测器510的输出端OUTN和OUTP形成电压。例如，当信号PADP和PADN具有反相关系时，在第二输出端OUTP中流动着比第一输出端OUTN更大的电流，并且可根据第一输出端OUTN与第二输出端OUTP之间的电流差来形成第一输出端OUTN和第二输出端OUTP的电压。相反，当信号PADP/PADN具有同相关系时，接收信号PADP/PADN的晶体管被较强地导通，并且第一输出端OUTN中流动着比第二输出端OUTP更大的电流。通过这个比较操作，差分信号相位检测器510可根据信号PADP/PADN的相位，来输出具有不同逻辑状态的模式控制信号Ctrl_M。
图13是示出根据本发明构思的一些实施例的在存储器控制器中设置门控窗的示图。
参照图13，可存在不执行数据存取的空闲期、在执行数据存取前预先约定的预定期(例如，门训练期)、以及执行数据存取的普通期。门训练期可对应于或包括上述的前置期。
差分数据选通信号PADP/PADN可在空闲期期间具有同相关系，并且可在门训练期期间具有并保持反相关系，同时信号PADP/PADN中的每个信号保持恒定的电压电平。可选地，虽然未示出，但是信号PADP/PADN可在门训练期期间被触发至少一次，同时信号PADP/PADN中的每个信号保持恒定的电压电平。信号PADP/PADN可在在普通期中保持反相关系的情况下被触发。
根据本发明构思的一些实施例，在门训练期期间不在数字PHY块中执行单独的训练操作的情况下，数据接收的可靠性被提高。在传统的系统中，必须通过门训练细致地控制门控窗的激活时序，以防止由于锁存控制信号Y的非意图触发导致数据的错误接收。可根据门信号(未示出)的逻辑状态来控制门控窗的激活期，其中，门信号被产生以遮蔽与差分数据选通信号被正常触发的时期不同的时期。
根据本发明构思的实施例，即使在空闲期和训练期期间，锁存控制信号Y的状态也可如预期一样被适当控制，因此用于门控窗的精细控制的门训练操作是不必要的。此外，门控窗可被保证为宽的并且门控窗的激活时序可在点“a”与点“b”之间被不同调节。
下面将在此描述本发明构思的各种其他实施例。然而，应注意，本发明构思不限于以下描述的结构，可使用根据差分数据选通信号的相位来改变主接收器的操作模式的各种方法。
图14是根据本发明构思的特定实施例的主接收器的框图。
参照图14，主接收器600可包括：产生锁存控制信号Y的锁存控制信号产生电路(即，Y信号产生电路610)、相位检测电路620以及模式控制器630。在图14示出的实施例中，相位检测电路620不是与主接收器600分开实现的，而是包括在主接收器600内。此时，不需要在主接收器600之外形成用于将PADP/PADN并行提供给相位检测电路620的传输通路。换言之，相位检测电路620可通过主接收器600的输入端接收PADP/PADN。
相位检测电路620可包括用于检测或比较差分数据选通信号PADP/PADN中的信号PADP和PADN的相位的各种电路。相位检测电路620可还通过使用参考电压VREF来检测信号PADP/PADN的相位，并可基于检测结果输出模式控制信号Ctrl_M。
模式控制器630可响应于模式控制信号Ctrl_M产生用于控制Y信号产生电路610的模式的控制信号Ctrl_SW。Y信号产生电路610可包括至少一个开关(或多路复用器)，并且可根据操作模式(例如，差分模式或单模式)使用信号PADP/PADN或使用信号PADP/PADN中的一个信号与参考电压VREF来产生锁存控制信号Y。可根据控制信号Ctrl_SW来选择用于产生锁存控制信号Y的信号。
图15是根据本发明构思的一些实施例的差分信号相位检测器的框图。
参照图15，差分信号相位检测器700可包括第一相位检测器710、第二相位检测器720和模式控制信号产生器730。第一相位检测器710可接收参考电压VREF和PADP/PADN中的第一数据选通信号PADP，并可对参考电压VREF和第一数据选通信号PADP执行比较操作。第一相位检测器710可基于比较操作，输出通过检测第一数据选通信号PADP的相位或电平而得到的第一检测结果Det1。第二相位检测器720可接收参考电压VREF和PADP/PADN中的第二数据选通信号PADN，并可对参考电压VREF和第二数据选通信号PADN执行比较操作。第二相位检测器720可基于比较操作输出通过检测第二数据选通信号PADN的相位或电平而得到的第二检测结果Det2。
模式控制信号产生器730可基于第一检测结果Det1和第二检测结果Det2产生模式控制信号Ctrl_M。具体地，模式控制信号产生器730可根据第一检测结果Det1和第二检测结果Det2来确定信号PADP/PADN的差分状态，并可根据信号PADP/PADN的差分状态来产生模式控制信号Ctrl_M。
图16是根据本发明构思的特定实施例的存储器控制器的接口电路的框图。
参照图16，存储器控制器800可包括存储器接口，存储器接口可包括主接收器820。主接收器820可接收信号PADP/PADN和参考电压VREF，并可基于模式控制器821的控制来产生锁存控制信号Y。
存储器接口还可包括模式确定器810。模式确定器810可基于各种信息确定存储器控制器800或存储器装置(未示出)的操作模式。例如，当存储器控制器800将数据读取命令提供给存储器装置时，模式确定器810可确定用于接收与读取命令对应的数据的前置期的时序以及用于接收读取数据的时期的时序。
例如，模式确定器810可接收关于提供给存储器装置的命令的信息Info_CMD和关于各种时期的时间的信息Info_Time，并可基于信息Info_CMD和信息Info_Time产生模式控制信号Ctrl_M。输出读取命令与接收真实读取数据之间的时间(例如，时钟周期的数量)可被预先定义，并且在接收到读取数据的时间之前的预定时间段(例如，2×CLK)的时间可以是前置期的起点。模式确定器810可基于信息Info_CMD和信息Info_Time确定输出或不输出读取命令、空闲期结束和前置期开始的时间、以及接收读取数据的时间。
模式确定器810可根据确定结果来预测差分数据选通信号PADP/PADN的差分特性。例如，模式确定器810可预测第一输出端OUTN和第二输出端OUTP直至空闲期结束(或空闲期期间)不具有差分特性。因此，模式确定器810可产生用于控制主接收器820在单模式下操作的模式控制信号Ctrl_M。相反，模式确定器810可预测第一输出端OUTN和第二输出端OUTP在前置期开始时具有差分特性，并因此产生用于控制主接收器820在差分模式下操作的模式控制信号Ctrl_M。
图17是根据本发明构思的一些实施例的操作存储器装置的方法的流程图。
参照图17，存储器装置可包括存储器接口。在操作S31，存储器装置可执行与来自存储器控制器的写入命令或读取命令对应的存储器操作。当接收到读取命令时，存储器装置可将已在上面描述的差分数据选通信号和数据提供给存储器控制器。当接收到写入命令时，存储器装置可从存储器控制器接收写入数据和差分数据选通信号。
当完成存储器操作时，在操作S32，存储器装置可在接下来的存储器操作开始之前进入空闲期。存储器装置可包括接收差分数据选通信号的主接收器。如上所述，连接到地电压或电源电压的ODT电阻器可被布置在主接收器的输入端。因此，输入到存储器装置的差分数据选通信号在空闲期的至少一部分中具有同相特性。在操作S33，主接收器通过上述的模式控制操作根据单模式产生锁存控制信号。
之后，在操作S34，存储器装置从存储器控制器接收另一写入命令并在存储器装置写入真实数据之前进入前置期。随着存储器装置进入前置期，差分数据选通信号具有反相特性。在操作S35，主接收器通过上述的模式控制操作根据差分模式产生锁存控制信号。在操作S36，存储器装置使用已根据差分模式产生的锁存控制信号来接收写入数据。
根据本发明构思的一些实施例，高速存储器接口的性能被提高，并且存储器控制器中的数字PHY块的硬/软宏尺寸可减小。此外，在现有技术中，当动态电压频率调整(DVFS)被用于存储器接口连接时，门训练在每次电压和频率改变时按照区块(rank)被重复。因此，存储器存取中的中断时间(blackout time)的比例快速增加。然而，根据本发明构思的一些实施例，这样的门训练是不必要的，因此中断时间的比例减小。
这里，术语“基本”意在表达陈述的特性、参数或值不需要被精确得到，例如，包括但不限于公差、测量误差、测量精度限制以及本领域普通技术人员公知的其他因素的偏差或变化可在不妨碍所述特性所意图提供的效果的限度下出现。
虽然已经参照本发明构思的实施例具体示出并描述了本发明构思，但是将理解，在不脱离权利要求及其等同物的精神和范围的情况下，可在实施例中做出形式和细节上的各种改变。

Claims (20)

1.一种半导体装置，包括：
差分信号相位检测器，被配置为：接收包括第一信号和第二信号的差分信号，检测第一信号与第二信号之间的相位，并根据检测的相位产生模式控制信号；
接收器，被配置为：接收所述差分信号，并基于模式控制信号，在差分模式下执行使用所述差分信号的处理操作，或在单模式下执行使用第一信号和参考电压的处理操作。
2.如权利要求1所述的半导体装置，其中，使用所述差分信号的处理操作包括：与第一信号的上升沿和第二信号的下降沿的交汇点同步地产生时钟信号。
3.如权利要求1所述的半导体装置，其中，差分信号相位检测器在第一信号和第二信号彼此基本同相时产生具有第一逻辑状态的模式控制信号，在第一信号和第二信号彼此基本反相时产生具有第二逻辑状态的模式控制信号。
4.如权利要求3所述的半导体装置，其中，接收器响应于具有第一逻辑状态的模式控制信号在单模式下操作，并响应于具有第二逻辑状态的模式控制信号在差分模式下操作。
5.如权利要求1所述的半导体装置，其中，差分信号相位检测器接收参考电压并使用第一信号和第二信号以及参考电压来检测所述差分信号的相位。
6.如权利要求1所述的半导体装置，其中，所述差分信号是用于接收数据的差分数据选通信号；
第一信号和第二信号分别是第一数据选通信号和第二数据选通信号；
接收器在差分模式下使用第一数据选通信号和第二数据选通信号产生用于锁存数据的锁存控制信号，在单模式下使用第一数据选通信号和参考电压将锁存控制信号去激活，以防止错误的数据锁存。
7.如权利要求1所述的半导体装置，其中，所述半导体装置将数据读取命令提供给存储器装置并且在数据读取期之前具有空闲期和前置期；
接收器在空闲期的至少一部分中在单模式下操作。
8.如权利要求7所述的半导体装置，其中，在前置期期间，接收器将它的操作模式从单模式改变到差分模式。
9.如权利要求1所述的半导体装置，其中，差分信号相位检测器包括：
第一比较器，根据参考电压与具有预定电平的第一电压之间的电平差来驱动至少一个输出端；
第二比较器，根据第一信号与第二信号之间的电平差来驱动所述至少一个输出端，
模式控制信号具有根据驱动所述至少一个输出端的结果的逻辑状态。
10.如权利要求9所述的半导体装置，其中，第一比较器包括：连接到第一输出端并接收参考电压的至少一个第一MOS晶体管，以及连接到第一输出端并接收第一电压的至少一个第二MOS晶体管；
第二比较器包括：连接到第二输出端并接收第一信号的至少一个第三MOS晶体管，以及连接到第二输出端并接收第二信号的至少一个第四MOS晶体管。
11.如权利要求10所述的半导体装置，其中，第一电压具有地电压电平并且第一MOS晶体管至第四MOS晶体管中的每个为PMOS晶体管。
12.如权利要求10所述的半导体装置，其中，第一电压具有电源电压电平并且第一MOS晶体管至第四MOS晶体管中的每个为NMOS晶体管。
13.如权利要求1所述的半导体装置，其中，差分信号相位检测器包括：
第一相位检测器，检测第一信号的相位；
第二相位检测器，检测第二信号的相位；
模式控制信号产生器，使用第一相位检测器和第二相位检测器的检测结果产生模式控制信号。
14.如权利要求1所述的半导体装置，其中，使用第一信号和参考电压的处理操作是数据传送被禁用的数据质量服务DQS清理操作。
15.一种存储器控制器，从存储器装置接收与传送数据关联的差分数据选通信号，所述存储器控制器包括：
差分信号相位检测器，被配置为：根据检测差分数据选通信号是否保持差分状态的结果来产生模式控制信号；
接收器，被配置为：接收差分数据选通信号和参考电压，并在模式控制信号具有第一逻辑状态时，在单模式下基于差分数据选通信号和参考电压产生足以在单模式期间禁用数据的传送的锁存控制信号，并在模式控制信号具有第二逻辑状态时，在差分模式下产生足以在差分模式期间使数据能够传送的锁存控制信号。
16.如权利要求15所述的存储器控制器，其中，差分数据选通信号包括第一数据选通信号和第二数据选通信号；
差分信号相位检测器在第一数据选通信号和第二数据选通信号不保持差分状态时输出具有第一逻辑状态的模式控制信号，并在第一数据选通信号和第二数据选通信号保持差分状态时输出具有第二逻辑状态的模式控制信号。
17.如权利要求16所述的存储器控制器，其中，差分信号相位检测器在第一数据选通信号与第二数据选通信号之间的相位差在0度的预定范围内时输出具有第一逻辑状态的模式控制信号，并在第一数据选通信号与第二数据选通信号之间的相位差在180度的预定范围内时输出具有第二逻辑状态的模式控制信号。
18.如权利要求15所述的存储器控制器，其中，差分信号相位检测器接收参考电压并使用差分数据选通信号和参考电压来检测差分数据选通信号是否保持差分状态。
19.如权利要求15所述的存储器控制器，其中，接收器基于差分数据选通信号中的仅一个信号和参考电压得到足以在单模式期间禁用数据的传送的锁存控制信号，并基于差分数据选通信号的第一数据选通信号和第二数据选通信号在差分模式下得到锁存控制信号。
20.如权利要求19所述的存储器控制器，其中，接收器在单模式下产生保持在逻辑低状态或逻辑高状态的锁存控制信号。
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