KR20010082523A - Ｖｌｓｉ ｃｍｏｓ 회로의 인터페이스용 고속 시그널링장치 및 방법 - Google Patents

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Abstract

본 발명의 시스템은 고주파수 시그널링을 위한 집적 회로로부터 도일 시간에 발생된 동일한 슬루 레이트의 싱글 엔드형 신호를 비교하기 위해 스몰 스윙 차동 소스 동기식 전압 및 타이밍 기준(SSVTR, /SSVTR) 신호를 이용한다. 이 SSVTR 및 /SSVTR 신호는 유효 신호가 송신용 집적 회로에 의해 구동될 때마다 토글한다. 각각의 신호 수신기는 2개의 비교기, 즉 SSVTR과 신호를 비교하기 위한 하나의 비교기와, /SSVTR과 신호를 비교하기 위한 하나의 비교기를 포함한다. 현재의 이진 신호값에 의해 SSVTR 및 /SSVTR을 갖는 배타적 논리합(XOR) 논리 회로를 이용하여 어느 비교기가 선택되어 결합되었는지를 판정한다. SSVTR 및 /SSVTR가 자신들의 이진 신호값을 변경할 때까지, 수신기에 있는 결합된 비교기는 이진 신호값의 변경이 발생하였는지를 검출한다. 신호가 전이되면 비교기가 결합된다. 전이가 이루어지지 않았으면 비교기는 분리된다. 본 시스템은 제어 정보에서의 전이를 검출하기 위한 제1 버스상의 발진 기준의 제1 세트와, 데이터 정보에서의 전이를 검출하기 위한 발진 기준의 제2 세트를 이용할 수 있다.

Description

ＶＬＳＩ ＣＭＯＳ 회로의 인터페이스용 고속 시그널링 장치 및 방법{HIGH SPEED SIGNALING FOR INTERFACING VLSI CMOS CIRCUITS}
디지털 컴퓨터 처리 및 그외 다른 디지털 어플리케이션에 사용되는 반도체 집적 회로는 단일 또는 다중의 세그먼트 전송 라인을 통한 이진(binary) 송수신을 실행하기 위해 복수 개의 초대규모 집적 회로(VLSI: Very Large Scale Integration circuit)가 상호 접속된 회로를 이용할 수 있다. 종래의 전송 라인은 인쇄 회로 기판 등의 적절한 기판상에 형성되는 트레이스(trace)를 포함한다. 전송 라인은 각각, 예컨대 대략 50-70옴(ohm) 정도의 고유 임피던스(characteristic impedence)를 갖는 전송 라인을 형성하기 위해, 예컨대 마이크로 스트립 트레이스(micro-strip trace) 및 스트림 라인 트레이스(strip line trace)를 이용하여 설계될 수 있다. 이와 달리, 전송 라인은 각각 자신들의 고유 임피던스에 의해 종단되는 대향 단부를 가질 수 있다. 이러한 전송 라인에 사용되는 드라이버에 걸리는 출력부하는 25-35옴(ohm) 만큼 낮게 할 수 있다.
소비 전력을 감소시키기 위해, 고주파 신호 시그널링에는 소진폭 신호(small amplitude signal)를 필요로 한다. 수신기가 GTL, HSTL, SSTL 또는 RAMBUS 등의 잡음이 있는 환경에서 전압 스윙(voltage swing)(예컨대, 0.8V∼1.2V)을 용이하게 검출하기 위해서는 전류가 매우 커야 한다(예컨대, 드라이버당 대략 50∼60 밀리암페어). 통상적인 수신기는 높은 입력 전압(VIH)과 낮은 입력 전압(VIL) 사이의 중간쯤 되는 기준 전압(VREF) 신호를 갖는 비교기를 구비한다. 이 기준 전압(VREF) 신호는 전체 시간에 대한 전원 공급은 대충 느슨하게 이루어지지만 순간적인 잡음에는 반응하지 못하는 고임피던스 DC 기준 전압이다. 통상적으로, 높은 출력 전압(VOH) 및 낮은 출력 전압은 전송원(transmitting source)으로부터 출력되는 신호를 나타내며, VIL 및 VIH는 수신 장치의 입력단에 도달하는 신호를 나타내는데, 이들 신호들은 동일한 신호라고 볼 수 있다.
도 1a는 램버스(RAMBUS) 기술을 이용한 종래의 수신기 시스템(10)을 나타낸 블록도이다. 이 수신기 시스템(10)은 신호 라인(103)을 통해 내부 입력 수신기(110)에 결합된 패드(100)를 포함한다. 이 내부 수신기(110) 각각에 기준 전압(VREF) 신호(105)가 연결된다. 이 기준 전압(VREF) 신호는 전원 공급 장치로부터 공급된다. 일반적으로, 전원 공급 장치의 DC 값은 5% 씩 변한다. 도 1b는 높은 기준 전압(VREHh) 및 낮은 기준 전압(VREFl)에 대한 표본 신호를 나타낸 타이밍도(125)이다. 높은 기준 전압(VREHh) 및 낮은 기준 전압(VREFl)의 값은 기준전압(VREF) 신호를 발생시키기 위해 사용된 공급 전원의 변동에 의존하게 되는 것이 일반적이다. 신호 극성을 신뢰성 있게 검출하기 위해서는 높은 전압 신호(VIH) 및 낮은 전압 신호(VIL)간의 차인 전압 스윙이 커야 하고, 기준 전압(VREF) 신호 이상 및 이하의 신호 레벨이 안정적일 필요가 있다. 현재의 싱글 엔드형 시그널링(single-ended signaling) 기술의 전압 스윙은 통상적으로 대략 0.8V 이다.
도 1c는 램버스(RAMBUS) 기술을 이용한 종래의 수신기(150)를 개략적으로 나타낸 블록도이다. 이 수신기(150)는 신호가 안정 레벨에 도달할 때, 즉 패스 게이트(pass gate: 160, 165)가 턴오프될 때까지 입력 신호(167)와 기준 전압(VREF) 신호의 레벨을 샘플링한다. 패스 게이트(160, 165)가 턴오프되면, 전류 주입을 제거하기 위해 센스 게이트(sense gate: 172)가 인에이블된다. 도 1d는 표본 신호에 대한 수신기의 동작을 나타내는 타이밍도(175)이다. 수신기(150)는 입력 신호가 안정 레벨, 예컨대 낮은 논리 레벨(VIL)에 도달할 때까지 기준 신호와 입력 신호를 샘플링하고, 입력 신호가 안정적으로 되면 입력 신호의 값을 감지한다. 상기 언급된 바와 같이, 신뢰성 있는 신호 검출을 위해, 신호 전압 스윙은 수신기(150)가 모두 안정한 신호를 셋업(set-up) 시간 및 홀드(hold) 시간 동안 적절한 마진으로 샘플링하기에 충분할 정도로 고속이어야 한다. 이 전압 스윙은 신호 스큐, 셋업 시간 및 홀드 시간 동안 마진을 얻기 위한 최소 사이클 타임의 30% 이하에서 발생되어야 한다. 최소 사이클 타임이 1 나노세컨드(nanosecond) 이하로 감소됨에 따라, 마진은 신호 스큐, 셋업 시간 및 홀드 시간 동안 감소되며, 이것은 고주파에서 동작하는 높은 용량성 부하 환경에서 드라이버 전류에 대해 추가 부담이 된다. IEEE P1596.3에 의해 사용된 저전압차 시그널링(LVDS)은 보수성 신호(complementary signal)를 사용하지 않고 250mV의 전압 스윙을 이용하여 상기 문제점들을 극복할 수 있다. 보수성 신호를 사용하게 되면 필연적으로 핀 카운트(pin count) 및 패키지 크기를 증가시키게 된다.
또한, 컴퓨터 시스템은 통상적으로 여러 개의 소자들이 버스에 결합되는 버스 시스템을 이용한다. 이들 컴퓨터 시스템들 대부분은 데이터, 어드레스 및 제어 신호를 유효하게 하기 위해 클록을 사용한다. 도 21은 2개의 세그먼트(2136, 2138)를 갖는 클록 라인(2130)을 사용하는 DRDRAM용의 종래의 시스템(2100)을 도시하고 있다. 2개의 세그먼트 중 하나의 세그먼트(2136)는 데이터 버스의 제1 단부로부터 데이터 버스의 제2 단부 부근의 턴어라운드 포인트(turnaround point)(2137)까지 연장되어 있다. 다른 클록 세그먼트(2138)는 턴어라운드 포인트(2137)로부터 다시 데이터 버스의 제1 단부까지 연장되어 있다. 신호 버스(2120)는 데이터, 어드레스 및 제어 신호를 전달한다. 이 토폴로지(topology)에 의해, 버스(2120)상으로 전달된 신호는 신호 수신을 위해 디바이스에 의해 사용된 클록(2132)과 동시 그리고 동일한 방향으로 이동하는 것이 항상 보장된다. 이것은 모든 신호 부담이 없게될 때 양호하게 구현되며, 클록은 거의 동일하고 클록(2132)은 신호를 샘플링 및 수신하는데 사용된다. 그러나, 때때로 컴퓨터 시스템은 어드레스 및 제어 신호가 동일하고 공유될 수 있었음에도 불구하고, 이러한타입의 버스 시스템이 신호의 수를 두배로 할 필요가 있는 경우에서 데이터 대역폭을 2배로 하여야 하는 경우가 있을 수 있다.
따라서, 저비용의 VLSI 디지털 시스템에 대해 현존 기술에서 복수 개의 싱글 엔드형 신호의 고주파 동작을 위한 소비 전력이 낮은 드라이버와 신뢰성 있는 수신기에 대한 필요성이 있다.
본 발명은 일반적으로 컴퓨터 신호 통신에 관한 것으로서, 특히 복수 개의 집적 회로 사이에서 전력 소비를 감소시켜 버스 또는 포인트 투 포인트(point-to-point) 방식으로 데이터 신호, 제어 신호 및 어드레스 신호의 고속 블록 단위 전송 시그널링을 위한 집적 회로 인터페이스 및 방법에 관한 것이다.
도 1a는 램버스(RAMBUS)를 기반으로 한 종래의 수신기를 나타낸 블록도.
도 1b는 도 1a의 종래의 수신기의 신호 레벨을 나타낸 타이밍도.
도 1c는 램버스(RAMBUS)를 기반으로 한 종래의 다른 수신기를 개략적으로 나타낸 블록도.
도 1d는 도 1c의 종래의 수신기의 동작을 나타낸 타이밍도.
도 2a는 본 발명에 따라 마스터 디바이스 및 슬레이브 디바이스를 갖는 시스템을 나타낸 사시 블록도.
도 2b는 단부에 임피던스 정합 저항이 있는 전송 라인을 갖는 도 2a의 시스템을 나타낸 블록도.
도 3a는 신호 감지 시간에 대한 차동 기준 신호 SSVTR 및 /SSVTR을 나타낸 타이밍도.
도 3b는 싱글 엔드형 신호에 대한 SSVTR 및 /SSVTR을 나타낸 타이밍도.
도 4는 싱글 엔드형 신호 수신기의 상위 레벨을 나타낸 개략도.
도 5는 송신기로부터 전송 라인을 통해 수신기까지의 송수신 방법을 나타낸 흐름도.
도 6a는 모든 신호에 대해 턴온과 턴오프가 완만한 드라이버를 나타낸 개략도.
도 6b는 신호 사이의 조정 가능한 신호 슬루 레이트 및 스큐를 갖는 드라이버를 나타낸 개략도.
도 7a는 도 4의 싱글 엔드형 신호 수신기의 제1 실시예를 나타낸 개략도.
도 7b는 도 4의 싱글 엔드형 신호 수신기의 제2 실시예를 나타낸 개략도.
도 7c는 도 4의 싱글 엔드형 신호 수신기의 제3 실시예를 나타낸 개략도.
도 7d는 도 4의 싱글 엔드형 신호 수신기의 제4 실시예를 나타낸 개략도.
도 8a는 도 4의 /SSVTR에 대한 SSVTR 비교기의 회로 상세를 나타낸 개략도.
도 8b는 도 4의 SSVTR에 대한 /SSVTR 비교기의 회로 상세를 나타낸 개략도.
도 9는 전송 동안 스큐를 제거하기 위해 개별적으로 조정이 가능한 지연 소자를 갖는 수신기를 나타낸 개략도.
도 10은 신호들간의 파형 및 스큐를 나타낸 도면.
도 11은 도 2의 시스템의 배선 배치를 나타낸 사시도.
도 12a는 본 발명에 따라 포인트 투 포인트 시스템을 나타낸 블록도.
도 12b는 집적 회로 내에 임피던스 정합의 접지된 게이트 P채널 소자를 갖는 도 12a의 포인트 투 포인트 접속을 나타낸 블록도.
도 13a는 단일 집적 회로상의 단방향 신호 시스템과 양방향 신호 시스템을나타낸 사시 블록도.
도 13b는 단일 집적 회로상의 4개의 신호 방식 시스템을 나타낸 사시 블록도.
도 14a는 논리적 고레벨 및 저레벨의 중간값 부근의 값을 갖는 종래의 고정된 기준 전압을 나타낸 도면.
도 14b는 소정의 신호와 동일한 전압 스윙을 갖는 보수 기준 신호를 나타낸 도면.
도 15a는 데이터 신호와 기준 신호 사이의 차를 증폭하는 차동 증폭기를 나타낸 도면.
도 15b는 조종 논리 회로를 나타낸 블록도.
도 16은 수신기를 사용하지 않을 때 전원을 턴오프시키기 위해 파워 다운 또는 수신기 인에이블 신호에 의하는 차동 증폭기를 갖는 싱글 엔드형 신호 수신기를 나타낸 회로도.
도 17은 판독으로부터 기록으로 또는 그 반대로의 전환이 고속으로 행해지는 버스를 필요로 하는 어플리케이션에서의 신호 전송 시간을 나타낸 타이밍도.
도 18은 포인트 투 포인트 시스템을 나타낸 블록도.
도 19는 신호가 동시에 수신되는 다중 버스를 갖는 시스템을 나타낸 도면.
도 20은 높은 대역폭을 얻기 위해 3개의 버스를 갖는 시스템을 나타낸 블록도.
도 21은 2개의 세그먼트가 있는 클록 라인을 사용하는 DRDRAM용의 종래의 시스템을 나타낸 도면.
본 발명의 시스템은 고주파 시그널링을 위한 집적 회로로부터 발생된 동일한 전압 스윙의 싱글 엔드형 신호를 비교하기 위해 소규모 전압 스윙의 차동 소스 동기식 전압 및 타이밍 기준 신호(small swing differential source synchronous voltage and timing reference signal)(SSVTR, /SSVTR)를 이용한다. 상기 "/"는 논리적 부정을 의미한다. 모든 신호는 전송 라인의 양 단부상에서 고유 임피던스에 의해 종단된다. SSVTR 및 /SSVTR은 유효 신호가 전송용 집적 회로에 의해 구동될 때마다 토글한다. 각각의 신호 수신기는 2개의 비교기, 즉 SSVTR과 신호를 비교하기 위한 하나의 비교기와, /SSVTR과 신호를 비교하기 위한 하나의 비교기를 포함한다. 현재의 이진 신호값에 의해 SSVTR 및 /SSVTR을 갖는 배타적 논리합(XOR) 논리 회로를 이용하여 어느 비교기가 선택되어 결합되었는지를 판정한다. SSVTR 및 /SSVTR가 자신들의 이진 신호값을 변경할 때까지, 수신기에 있는 결합된 비교기는 이진 신호값의 변경이 발생하였는지를 검출한다. SSVTR 및 /SSVTR는 유효 신호가 이진값을 변경할 때마다 자신들의 이진값을 변경한다는 것을 알 수 있을 것이다. SSVTR 및 /SSVTR는 유효 신호와 동기화되는 것이 좋다.
본 발명의 방법은 발진(oscillating) 소스 동기의 전압 및 타이밍 기준 신호 및 그 보수 신호를 획득하고, 입력되는 싱글 엔드형 신호를 수신하는 단계를 포함한다. 본 방법은 입력 신호와 발진 기준 신호를 제1 비교기에서 비교하여 제1 결과값을 생성하고, 입력 신호와 보수 신호를 제2 비교기에서 비교하여 제2 결과값을 생성한다. 이후, 본 발명의 방법은 제1 결과값과 제2 결과값 중 하나의 결과값을 이전 신호(previous signal)에 기초한 출력 신호로서 선택한다. 하나의 결과값을 선택하는 단계는 출력 신호를 기준 신호(SSVTR) 및 보수 신호(/SSVTR)와 비교하는 단계를 포함한다. 이 선택 단계는 현재 결합된 비교기에 기초하여 이전 신호로부터 출력 신호를 제1 결과값 또는 제2 결과값으로 조정하는 단계를 포함한다. 만일 입력 신호가 변경되면, 상기 선택 단계는 결합된 비교기를 그대로 유지하는 단계를 포함한다. 만일 입력 신호가 그 상태를 유지하면, 상기 선택 단계는 현재 결합된 비교기를 분리하여 다른 비교기를 결합하는 단계를 포함한다. 이후, 본 발명의 방법에 의해 회로를 안정화시킨다.
본 발명의 시스템 및 방법은 소규모 전압 스윙의 싱글 엔드형 신호를 비교하기 위한 고임피던스 기준 전압(VREF) 신호가 필요하지 않다는 이점을 갖는다. 이에 의하여, 3개의 개별 전압 레벨(높은 출력 레벨, 낮은 출력 레벨, 기준 전압(VREF) 레벨)이 필요했던 것을 2개의 개별 전압 레벨(높은 출력 레벨, 낮은 출력 레벨)로 감소시킬 수 있다. 기준 전압(VREF) 신호의 필요성을 제거함으로써, 필요한 전압 스윙을 감소시키고 따라서 소비 전력도 감소시키게 된다. 이중(dual) 비교기를 갖는수신기를 사용함에 의해 신호가 사이클마다 변경될 때 수신기를 동일 비교기에 결합시킬 수 있게 된다. 현재의 이진 신호값과 SSVTR에 기초하여서는 하나의 비교기만 결합된다. 본 발명의 시스템은 비교기를 결합 또는 분리시키도록 각각의 수신기를 위해 개별적인 조정이 가능한 지연 소자를 가짐으로써, 소스 동기 신호의 전송 동안 스큐의 영향을 감소시키게 된다. 이 시스템은 많은 신호를 갖는 마이크로프로세서나 시스템 제어기 등의 집적 회로에서의 다중의 싱글 엔드형 신호를 비교하기 위해 다중의 차동 소스 동기 전압 및 타이밍 기준 신호를 가질 수 있다. 이 시스템 및 방법은 싱글 엔드형 시그널링 시스템에서 차동 시그널링의 이점을 제공한다.
동일 원리를 이용하여, 본 발명의 시스템은 양방향(bi-direction)의 싱글 엔드형 신호를 비교하기 위해 양방향의 보수형(complementary) 소스 동기 전압 및 타이밍 기준 신호를 가질 수 있다. 이 시스템은 신호 슬루 레이트(slew rate)를 전체 신호 주기의 실질적인 부분이 되도록 제어하기 위한 드라이버 또는 송신기를 가질 수 있다. 이 시스템은 CPU와 캐시 또는 CPU와 시스템 제어기 사이의 포인트 투 포인트 접속의 양 단부상에 전송 라인의 고유 임피던스를 정합시키기 위한 풀업 저항 또는 접지된 게이트 P채널과 같은 내부 임피던스 정합 회로를 가질 수 있다. 이 시스템은 전송 및 수신될 2개의 보수형 신호를 갖는 싱글 엔드형 버스를 메모리, 프로세서 또는 다른 폭 넓은 데이터 버스 타입의 직접 회로의 내부 데이터 버스를 위한 상당한 잡음 면역성을 갖는 차동 버스로 변환하기 위해 이중 비교기 회로를 갖는다. 이 시스템은 함께 전송되는 SSVTR 및 /SSVTR와 복수 개의 신호들의그룹 각각에서의 모든 신호에 대해 슬루 레이트가 유사하도록 하기 위해 턴온과 턴오프가 완만(slow)하고 소자의 크기가 가변인 송신기를 갖는 것이 좋다. 또한, 제어 신호와 어드레스 신호는 데이터 신호와 상이한 채널로 전송될 수 있다는 것을 알 수 있을 것이다. 이에 의하여, 데이터 채널이 아닌 상이한 주파수에서의 제어 채널 및 어드레스 채널을 이용할 수 있으며, 채널 각각에 상이한 부하를 인가할 수 있게 된다.
본 발명은 다중의 VLSI 장치들 사이의 다중화된 버스 또는 포인트 투 포인트 접속상의 고속 통신을 위한 시그널링 시스템 및 방법을 제공하며, 싱글 엔드형 신호를 인터페이싱하는 기존의 방법에 대해 소비 전력을 감소시킨 것이다. 본 발명의 시그널링 시스템은 데이터, 어드레스 및 제어 정보의 블록 단위 전송을 위해 복수 개의 메모리 소자들을 다중화 버스에 의해 메모리 제어기에 접속시키는데 사용될 수 있다. 다중 버스를 이용함으로써, DRAM 등의 소자들, 교차점 스위치(cross-point switch), 프로세서, 폭 넓은 SRAM 및 시스템 제어기들이 초당 4기가바이트 이상의 대역폭을 달성하기 위해 서로 결합될 수 있다. 이 버스를 통해 컴퓨터 또는 다른 디지털 시스템에 필요한 실제의 모든 신호들이 전송될 수 있다. 당업자는 컴퓨터 시스템 내의 CPU와 같은 모든 소자들이 본 발명의 시스템의 방법 및 버스 구조를 필요로 한다는 것을 알 수 있을 것이다.
도 2a는 본 발명에 따라 다중의 슬레이브 디바이스(수신기: 210)에 버스 구조(전송 라인: 215)를 통해 결합된 마스터 디바이스(송신기: 205)를 갖는 시스템(200)을 나타낸 사시 블록도이다. 도시된 바와 같이, 마스터(205)는 예컨대, 싱글 엔드형 신호(S0∼S17)와 작은 스윙 보수성 소스 동기 전압 및 타이밍 기준 신호(SSVTR, /SSVTR)를 포함하는 20개의 신호와, 전송 라인(215)을 통해 슬레이브(210)의 각각에 접속된 접지 라인(도시되어 있지 않다)과 전원 라인(도시되어 있지 않다)을 서로 통신시키도록 구성되어 있다. 여기서, "/"는 논리적 부정을 의미한다는 것을 알 수 있을 것이다. 싱글 엔드형 신호(S0∼S17)는 프로토콜에 의해 규정된 것과 같은 다중화된 또는 다중화되지 않은 데이터, 제어 또는 어드레스가 될 수 있다. 시스템의 프로토콜 또는 동기화에 의해 요구되는 다른 목적을 위한 클록 또는 초기화 신호와 같은 부가적인 신호가 있을 수 있다.
도 3a에 도시된 바와 같이, SSVTR 및 /SSVTR 신호는 유효 신호가 마스터(205)에 의해 구동될 때마다 토글한다. 슬레이브(210)는 복수 개의 수신기(405, 도 4 참조)를 포함할 수 있으며, 이들 수신기(405)는 각각 2개의 비교기, 즉 SSVTR에 유효 신호를 비교하기 위한 비교기와 /SSVTR에 유효 신호를 비교하기 위한 비교기를 포함한다. 현재의 이진 신호값에 의해 SSVTR 및 /SSVTR을 갖는 배타적 논리합 회로를 이용하여 어느 비교기가 선택되어 결합되었는지를 판정한다. SSVTR 및 /SSVTR가 자신들의 이진 신호값을 변경할 때까지, 수신기에 있는 결합된 비교기는 이진 신호값의 변경이 발생하였는지를 검출한다.
버스 또는 포인트 투 포인트 방식에서의 칩들간의 송수신에 대해, 모든 신호는 하나의 칩으로부터 다른 칩으로 또는 버스에 접속된 복수 개의 칩들에 거의 동일한 시간에 전송되는 것이 바람직하며, 거의 동일한 부하, 스윙 및 슬루 레이트(신호 전송시)를 갖는 것이 좋다. 또한, 칩 내부에서의 송수신에 대해, 신호는 하나의 영역 또는 블록으로부터 그 칩 내의 다른 영역 또는 블록까지 거의 동일 시간에 구동되는 것이 바람직하며, 거의 동일한 부하, 스윙 및 슬루 레이트(신호 전송시)를 갖는 것이 좋다. 이하 설명될 도 19 및 20은 거의 동일 시간에 신호가 구동되는 것을 보장하는 시스템 및 방법을 나타낸다.
이러한 외부 버스를 통해 데이터를 고속으로 전송하기 위해서, 버스 사이클은 SSVTR이 저레벨(즉, /SSVTR가 고레벨)일 때 개시되도록 한다. 모든 블록 전송은 SSVTR이 저레벨일 때의 사이클 동안 개시되고 신호의 최종 이진값에 대해 수신기(405)를 프리셋팅(presetting)하는 것을 용이하게 하도록 SSVTR이 저레벨로 이동함에 따라 블록 전송을 종료한다. 이에 의하여, 짝수 비트의 버스트 전송(burst transfer)이 가능하다. 신호의 방향 변경(예컨대, 신호의 다중 특성에 기인한다)이 요구되는 경우, 신호가 양방향인 경우 SSVTR 및 /SSVTR를 설정하거나 전파 지연(propagation delay)에 기인하여 버스를 설정하기 위해 하나 이상의 데드 사이클(dead cycle)이 요구될 수 있다. 이하 기술될 도 17은 데드 사이클의 손실을 피하기 위해 버스 전환을 위한 양방향 타이밍을 나타낸다.
도 2b는 외부 임피던스 정합 저항(220)이 있는 전송 라인(215)을 포함하는 시스템을 나타낸 블록도이다. 이 외부 임피던스 정합 저항은 그 고유 임피던스와 같은 종단 저항(termination resistance)을 가지며, 그 값은 단부에서 50∼70 옴(ohm)인 것이 좋다. 종단 전압은 VTT로 표시하며, 그 값은 2.5V의 동작 전압(예컨대, VSS가 0V, VCC가 2.5V)에 대해 대략 1.8V가 되는 것이 좋다. 정상적인 전압 스윙은 1V 이하, 바람직하게는 공급 전압의 40% 이하, 더 바람직하게는 500mV로 설정되는 것이 좋다. 따라서, 도 3a에 도시된 바와 같이, 높은 출력 전압(VOH)은 1.8V 이고 출력 저전압은(VOH)은 1.3V이다.
도 3a는 신호 감지 시간에 대한 보수성 기준 신호(SSVTR, /SSVTR)을 나타내고 있다. SSVTR은 VOL에서 초기화되고, /SSVTR은 VOH에서 초기화된다. 제1 사이클에서, 마스터(205)는 /SSVTR을 포함하는 모든 저레벨 신호를 VOL로 동시에 구동시키고, 종단 저항(220)은 SSVTR을 VOH로 상승시킨다. 고레벨인 싱글 엔드형 신호는 종단 저항에 의해 VOH로 유지된다. 적절한 감지 시간, 즉 입력 신호의 논리 레벨을 감지하는 시간은 SSVTR 및 /SSVTR의 전송 결합(transition junction) 후, 그리고 SSVTR 및 /SSVTR이 VIH또는 VIL에서 안정 상태에 도달했을 때인 안정화 시간 전이다. SSVTR 및 /SSVTR은 동일한 상승 및 하강 시간을 갖는 것이 바람직하며, 상승 시간과 하강 시간은 각각 한쪽 기준 신호의 사이클 시간의 대략 절반이 된다.
도 3b는 싱글 엔드형 신호에 대한 SSVTR 및 /SSVTR을 나타내는 타이밍도이다. 이 싱글 엔드형 신호는 고레벨 전압에서 /SSVTR과 동일하게 시작하고, /SSVTR과 함께 저레벨 전압으로 전이(transition)된다. 이 싱글 엔드형 신호는 저레벨 전압에서 그 상태를 유지하고, 이에 의해 SSVTR과 동일하게 되어, SSVTR과 함께 고레벨 전압으로 전이된다. 이후 이 싱글 엔드형 신호는 고레벨 전압에서 그 상태를 유지하고, 이에 의하여 /SSVTR과 동일하게 된다.
도 4는 신호 라인(215) 각각에 대해 수신기(405)를 갖는 싱글 엔드형 슬레이브(210)를 나타내는 상위 레벨의 개략도이다. 신호 수신기(405)는 각각 2개의 비교기(410)를 포함하는데, 하나는 입력되는 싱글 엔드형 신호 "SNx"를 SSVTR에 비교하는 비교기(410a)이고, 다른 하나는 SNx를 /SSVTR에 비교하는 비교기(410b)이다. 이들 2개의 비교기(410)는 스위치(415)를 통해 출력 단자(420)에 선택적으로 결합된 출력 단자를 갖는다. 이 출력 단자(420)에서의 출력 신호(SN)는 풀 레일 신호(full rail signal)(0V∼2.5V)가 바람직하다.
상기 언급된 바와 같이, SSVTR은 초기에 VOL로 설정되고, /SSVTR 및 SNx는 초기에 VOH로 설정된다. SN은 초기에 풀 레일 고출력 전압으로 설정된다. 따라서, 비교기(410a)는 고레벨 전압 SNx에서 저레벨 전압 SSVTR을 뺀 값을 증폭하고, 이에 의해 고출력 신호를 제공하게 된다. 비교기(410b)는 고레벨 전압 SNx에서 고레벨 전압 /SSVTR을 뺀 값을 증폭하고, 이에 의해 잡음이 증폭된 미지의 출력 신호를 제공하게 된다. 스위치(415)의 선택은 배타적 논리합(XOR) 논리 게이트(425)에 의해 제어된다. 특히, XOR 게이트(425a)는 출력 신호 SN에 대해 풀 레일 SSVTR 증폭 신호(VT)를 비교하고, 스위치(415a)를 제어하기 위한 제어 신호를 생성한다. XOR 게이트(425b)는 출력 신호(SN)에 대해 풀 레일 /SSVTR(/VT) 신호를 비교하여, 스위치(415b)를 제어하기 위한 제어 신호를 생성한다. 초기 상태에 있어서, SSVTR 신호만 저레벨로 되어 VT도 저레벨로 됨으로써, XOR 게이트(425a)는 스위치(415a)를 폐쇄시키게 된다. 따라서, 비교기(415a)의 출력(고레벨)은 출력 단자(420)에 도달하게 된다. XOR 게이트(425)는 스위치(415b)를 개방시키고, 이에 의하여 비교기(410b)로부터의 원하지 않는 출력 신호의 진입을 방지하게 된다. 수신기(405)는 안정 상태가 된다.
도 3b에 도시된 실시예에 이어, 싱글 엔드형 신호(SNx)는 저레벨 전압으로 전이된다. 항상, SSVTR 및 /SSVTR 신호의 전이는 서로 반대이다. 따라서, SSVTR및 /SSVTR 신호에서 그 사이의 미리 정해진 전압차(바람직하게는 250mV)가 생기면, VT 및 /VT의 전이가 이루어진다. 이와 유사하게, SSVTR 및 SNx가 소정의 전압차(바람직하게는 250mV)로 전이되면, 비교기(410a)의 출력도 전이(저레벨 출력 전압으로 전이된다)된다. 외부 신호(SNx)로부터 출력 신호(SN)의 생성까지의 경로와 풀 레일 신호 VT 및 /VT의 생성을 위한 경로는 각각 하나의 비교기(410 또는 435)와 2개의 인버터(430 또는 440)를 포함한다. 따라서, XOR 게이트(425)는 각각 비교기(410, 435)에 의한 비교 속도에 따라 새로운 입력 신호를 수신할 것이다. 이 실시예에 있어서, 도 3b의 타이밍도에 의해 명백히 알 수 있는 바와 같이, SSVTR 및 /SSVTR이 소정의 전압차를 얻는 것과 동시에 SSVTR 및 SNx는 이와 동일한 소정의 전압차를 얻게 된다. 따라서, XOR 게이트(425a)는 계속하여 차동 입력을 수신할 것이며, 이에 의해 스위치(415a)의 폐쇄 상태를 유지하고, 비교기(410a)의 저레벨 출력 전압이 출력 단자(420)로 전달되도록 한다. 수신기(405)는 계속 안정 상태를 갖는다.
도 3b의 실시예에 이어, 싱글 엔드형 신호(SNx)는 전이하지 않는다. 항상, SSVTR 및 /SSVTR의 전이는 서로에 대해 상대적이다. 따라서, 현재 인에이블되어 있는 비교기(410a)는 계속해서 저레벨 출력 전압을 구동시키게 된다. SSVTR 및 /SSVTR은 서로에 대한 소정의 전압차를 얻게 된다. 그러나, SSVTR 신호가 SNx 신호와 동일한 전압에 도달하기 전에(이에 의하여, 출력 신호의 미리 정해지지 않은 상태가 될 가능성을 피하게 된다), XOR 게이트(425a)는 오프로 되고, XOR 게이트(425b)는 온으로 된다. /SSVTR 신호가 상승하기 시작할 때부터비교기(410b)는 저레벨 출력 전압을 구동시킬 수 있다. 수신기(405)는 계속 안정 상태를 갖는다.
수신기(405)는 각각 대략 100∼250mV의 매우 작은 신호를 용이하게 검출 및 증폭할 수 있다. 만일 싱글 엔드형 신호(SNx)에서 전이가 발생하였다면, 출력 신호(SN)는 이전(previous) 신호 레벨과 반대인 새로운 레벨을 갖게 된다. SSVTR(또는 /SSVTR) 신호와 싱글 엔드형 신호가 전이된 이후, 비교기(410)는 계속하여 신호 출력 단자에 결합되어 있다. 만일 싱글 엔드형 신호(SNx)가 전이되지 않았다면, 신호 출력(SN)은 변경되지 않으며, 전이의 개시 시점에서 결합된 비교기(410)는 SSVTR 및 /SSVTR 수신기가 그들의 새로운 이진 상태(VT, /VT)를 증폭시킨 후에 출력으로부터 분리되고, 그와 반대 신호인 /SSVTR(또는 SSVTR) 신호를 갖는 다른 비교기(410)는 신호 출력을 제공하도록 결합된다. 이에 따라, 기존의 출력 레벨이 복원된다.
수신기(405)는 XOR 게이트를 이용하지 않고 구현될 수 있다는 것을 알 수 있을 것이다. 이것은 초기 사이클에서 공지된 SSVTR 및 /SSVTR의 극성과 모든 싱글 엔드형 신호는 고레벨로 시작한다는 것을 이용함으로써 구현될 수 있다. SSVTR 및 /SSVTR은 모든 사이클에서 전이한다. 따라서, 이들의 매사이클에서의 극성은 동기 시스템에서의 시스템 클록을 검사하고, 짝수번째의 클록 사이클에서의 사이클 개시를 한정(즉, 짝수번째의 클록 사이클에서 SSVTR은 저레벨이고, /SSVTR은 고레벨이다)함으로써 판정될 수 있다. 이후, 출력 신호 "SN"은 매사이클마다 상태가 변경되었는지 여부에 따라 비교기(410)를 결합 및 분리시키도록 모니터링된다. 만일출력 신호(SN)가 상태를 변경하게 되면, 결합된 비교기만 남게 된다. 그리고 출력 신호(SN)가 상태를 변경하지 않은 경우에는 결합된 비교기는 분리되고 다른 비교기는 결합된다.
본 발명의 시스템에 의하면, 모든 신호를 저임피던스 소스에 접속되도록 하고, 모든 신호에 전압과 잡음 면역성에 실질적인 차이가 있는 잡음 조건을 제공하며, 램버스(RAMBUS), HSTL 또는 GTL 등의 다른 싱글 엔디드 신호 기술과 비교하여 전압 스윙을 감소시킬 수 있다. 본 실시예에 의해 구현된 0.5V의 소규모 전압 스윙에 의해 다른 기존의 싱글 엔드형 시그널링 기술과 비교하여 훨씬 더 낮은 전력 소비로 매우 높은 신호 전송율을 얻을 수 있다. 또한, 수신기(405)는 각각 SSVTR 및 /SSVTR과 이들의 증폭된 값이 VT 및 /VT를 제외하고는 종래의 클록 또는 다른 타이밍 신호를 사용하지 않고 신호의 전이 동안 싱글 엔드형 신호 SNx를 증폭한다는 것을 알 수 있을 것이다.
도 5는 마스터(205)로부터 전송 라인(215)을 따라 수신기(405)까지 신호를 송수신하는 방법(500)를 나타내는 흐름도이다. 이 방법(500)은 SSVTR을 VOL로 설정하고 모든 싱글 엔드형 신호(/SSVTR, SNx)를 VOH로 설정하는 단계(505)에서 마스터(205)에 의해 개시된다. 단계(515)에서 수신기(405)는 각각의 싱글 엔드형 신호(SNx)와 SSVTR을 비교하는 비교기(410a)를 수신기(405)의 출력 단자(420)에 결합한다. 단계(517)에서의 수신기(405)는 전송 라인상의 모든 신호를 고정시킨다. 단계(505∼517)은 시스템 초기화 단계이다.
단계(520)에서, 마스터(205)는 SSVTR 및 /SSVTR을 반대 상태로 동시에 구동시키고, 모든 싱글 엔드형 신호(SNx)를 그들의 바람직한 레벨로 구동시킨다. 단계(530)에서, 수신기(405)는 각각의 비교기(410)에서 SSVTR 및 /SSVTR에 대해 싱글 엔드형 신호(SNx)를 비교한다. 단계(540)에서, 수신기(405)는 싱글 엔드형 신호가 전이되었는지를 판정한다. 만일 싱글 엔드형 신호가 전이되었다면, 단계(545)에서 수신기(405)는 그 결과를 출력 단자(420)으로 전달하고, 비교기(410)의 단자(420)에의 결합을 유지시킨다. 만일 싱글 엔드형 신호가 전이되지 않았다면, 단계(550)에서 수신기(405)는 이전의 비교기(410)를 분리시키고, 다른 비교기(410)를 출력 단자(420)에 결합시키고, 출력 신호(SN)를 유지한다. 단계(555)에서, 수신기(405)는 신호 버스트가 계속되는지를 판정한다. 만일 신호 버스트가 계속된다면, 본 방법(500)은 단계(520)로 복귀하고, 신호 버스트가 계속되지 않는다면 본 방법(500)은 종료한다.
도 6a는 싱글 엔드형 신호를 위한 턴온과 턴오프가 완만한 마스터(205)를 개략적으로 나타내고 있으며, 이 제1 실시예에서 마스터는 송신기(600)라 한다. 이 송신기(600)는 출력 스윙을 VTT 이하의 500mV로 정확하게 조정하기 위해 전송 라인(610)에 결합된 NMOS 풀다운 소자(605)를 포함한다. 이 NMOS 풀다운 소자(605)는 소스가 전송 라인(610)에 결합되고, 드레인이 접지에 결합되며, 게이트가 스큐 제어 회로(620)에 결합된 풀다운 NMOS 트랜지스터(T1)를 포함한다. 이 스큐 제어 회로(620)는 CMOS 인버터를 포함하며, 이 CMOS 인버터는 2개의 저항(R1, R2) 사이에 결합된 2개의 트랜지스터(T2, T3)를 구비한다. CMOS 인버터로의 입력은 신호 제어 소자(625)에 결합된다. 예컨대, SSVTR 또는 /SSVTR를 발생시키기 위해, 신호 제어 소자(625)는 발진기로 할 수 있다. 풀다운의 양은 임의의 프로세서 또는 소자 변동을 위한 정확한 전압 스윙을 설정하기 위해 초기화 동안 레지스터(도시되어 있지 않다) 및 직렬 핀(도시되어 있지 않다)을 이용하여 조절될 수 있다. 제어를 위한 피드백 기술을 이용하는 이와 유사한 다른 방법으로는 1990년 2월, 한스 슈마쳐(Hans Schumacher) 등에 의한 J.Solid State Circuits의 제25권(1), 150-154 페이지의 "CMOS Subnanosecond True-ECL output buffer"에 개시된 기술이 있다. 전류를 20ma 로 유지시키고 전송 라인(610)의 양단부의 병렬 터미네이션을 50옴(ohm)으로 함으로써(저항 R1, R2에 의해 제어된다) 모든 조건하에서 500mV의 스윙을 발생시키게 된다. 출력에서의 상승 및 하강 시간을 완만하게 하고 리플렉션(reflection), 신호 커플링 및 터미네이션 네트워크 스위칭 잡음을 최소화하기 위해, 스큐 제어 회로(665)는 풀다운 트랜지스터(T1)를 제어하여 턴온 및 턴오프를 완만하게 한다. 바람직한 슬루 레이트는 500mV 일 때 전이 시간이 0.8ns 인 1볼트당 1.6ns 이다.
램프형 신호를 균일하게 전이시키기 위해, 신호의 바람직한 슬루 레이트는 주어진 기술상에서 2개의 인버터 지연값과 배타적 논리합의 지연값의 합의 4배이다. 동작 전압이 2.5V인 0.25μCMOS 기술에 있어서, 인버터 지연은 50 피코초(picosecond)이고, 배타적 논리합의 지연값은 대략 120피코초이다. 따라서, 바람직한 슬루 레이트는 신호 레이트의 110% 이하인 것이 좋다. 지수형 신호에 대한 바람직한 슬루 레이트는 신호가 전이 시간의 3/4 보다 빠른 그 최종값의 75%에도달하면, 조금 더 빨라진다. 차동 신호는 전압 전이를 통해 절반만큼 이동한다. 전압 전이가 대략 3/4 만큼 이루어지면, 신호는 라지 스윙 신호로 신속하게 변환될 수 있는 대략 250mV의 전압차를 갖게 된다. 잡음 증폭을 피하고 비전이(non-transitoning) 싱글 엔드형 신호를 수신할 때 수신기 출력에의 신호 결합을 방지하기 위해, 전이 시간의 75% 사이가 되고 최종 신호값은 2개의 인버터 지연값과 배타적 논립합의 지연값의 합보다 더 큰 것이 바람직하다. 슬루 레이트는 증폭된 잡음이 그 출력이 출력 단자(420)에 결합되어 있는 비교기(410)의 출력에 도달하는데 걸리는 시간만큼 빠르게 될 수 있다는 것을 알 수 있을 것이다. 즉, 비전이 신호를 수신할 때, 스위치(415)는 비교기 출력이 잡음 증폭에 따라 상태를 변경하기 전에 그 상태를 전환한다. 현재 결합된 비교기(410)의 출력은 미정(잡음이 증폭되어 있다) 상태에 도달한다. 스위치(415)는 미정의 출력이 이용 가능하게 되기 전에 상태를 전환하여야 한다. 소자 부정합, 제조 허용도 및 신호 리플렉션은 비교기(410)의 출력이 미정 상태에 도달하는 속도에 영향을 미칠 것이다. 기술이 진보함에 따라, 게이트 지연, 더 빠른 슬루 레이트 및 고속 신호 전송율이 달성될 것이다.
도 6b는 신호 사이의 슬루 레이트와 스큐를 조정할 수 있는 마스터(205)를 개략적으로 도시하고 있는데, 이 실시예에서는 마스터를 송신기(650)라 한다. 이 송신기(650)는 출력 스윙을 VTT 이하의 500mV로 정확하게 조정하기 위해 전송 라인(610)에 결합된 NMOS 풀다운 소자(655)를 포함한다. 이 NMOS 풀다운 소자(655)는 병렬로 접속된 풀다운 NMOS 트랜지스터(660)를 포함하며, 이 트랜지스터는 각각 소오스가 전송 라인(610)에 접속되어 있고, 드레인은 접지에 접속되어 있으며, 게이트는 스큐 제어 회로(665)에 접속되어 있다. 이 스큐 제어 회로(665)는 CMOS 인버터를 포함하며, 이 인버터는 병렬로 접속된 2개의 저항 세트(670, 675) 사이에 결합된 2개의 트랜지스터(T2, T3)를 구비한다. CMOS 인버터로의 입력은 신호 제어 소자(625)에 접속된다. 저항 세트(670, 675)는 상승 및 하강 시간을 동조시킨다. 잘 알 수 있는 바와 같이, 상승 및 하강 시간은 모든 신호의 중간 크로스오버를 가지고, 차동 수신기에 의해 모든 신호의 감지가 동시에 발생하도록 가능한 대칭적인 것이 바람직하다. 대칭성을 달성하고 슬루 레이트와 출력 스윙을 설정하는 것은 레지스터(도시되어 있지 않다)를 설정함으로써 기판상의 초기화 동안 또는 블로잉 퓨즈(blowing fuse, 도시되어 있지 않다)에 의해 검사 상태 동안 달성될 수 있다.
신호 전이 시간은 신호 레이트보다 조금 더 높을 수 있다는 것을 알 수 있을 것이다. 일부 부하가 많은 버스에 있어서, 스윙은 전송 손실을 고려하여 증가시킬 수 있지만, 감지를 용이하게 하도록 수신기(210)에 대해서는 500mV로 계속 프리셋팅한다. 다양한 슬루 레이트, 지수형 전이 시간 및 전압 스윙이 기술, 부하, 수신기 획득 및 분리 지연에 따라 가능하다는 것을 알 수 있을 것이다. 버스트 동안은, 전이 신호가 최종값의 90 내지 95%에 도달하고 전이 시간이 신호 레이트보다 조금 더 높게하는 것이 가능하다. 싱글 엔ㄷ드형 신호와 SSVTR 및 /SSVTR 사이의 스큐를 검사하는 것이 게이트에 있는 저항과 NMOS 풀다운 크기를 이용하여 조절되는 동안, 레지스터 코드를 차단 및 설정하는 레이저 퓨즈와 같은 공지된 기술을 이용하여 도 10에 도시된 것과 같은 신호 파형을 달성할 수 있다. 도 10에 도시된 바와 같이, 모든 싱글 엔드형 신호(SNx)는 동시성을 가지거나 SSVTR 및 /SSVTR 전이의 50 피코초(psec) 이하로 앞서야 한다. 이 스큐는 검사 후 이 범위가 되도록 조정될 수 있다.
도 7a-7d는 도 4의 신호 수신기(405) 각각의 다른 실시예들을 나타낸다. 잘 알 수 있는 바와 같이, 수신기(405)의 비교기(410)는 매사이클 마다 동작시키고, 획득 및 분리 지연이 작아야 하며, 입력 전류가 없고 신호 라인으로 다시 공급되는 전류가 없도록 하여야 한다. 일반적인 차동 증폭기는 이러한 모든 조건을 만족시킨다. 도 7a에 있어서, 수신기(210)는 이중 차동 증폭기(702), 즉 하나는 신호(SNx)를 SSVTR에 비교하는 차동 증폭기(702a)이고, 다른 하나는 신호(SNx)를 /SSVTR에 비교하는 차동 증폭기(702b)를 이용한다. 차동 증폭기(702)를 간단하게 설명한다. 이 차동 증폭기(702)는 항상 인에이블되어 있다. 채널 크기에 따라, SSVTR 전압이 SNx 전압보다 더 높게 되면, PMOS 트랜지스터(T10) 양단에 더 많은 전류가 인가되며, 이에 의하여 노드(707)에서의 출력 전압은 고레벨(VCC 또는 2.5V에 가깝게)로 된다. SSVTR 전압이 SNx 전압보다 작으면, NMOS 트랜지스터(T11) 양단에서 더 많은 전류가 빠져나가게 되며, 이에 의하여 노드(707)에서의 출력 전압은 저레벨(VSS 또는 2.5V에 가깝게)로 된다. 차동 증폭기는 0.5V(스몰 스윙) 입력을 라지 스윙(0V 내지 2.5V) 출력으로 변환한다.
이 차동 증폭기의 출력은 증폭되고 인버터(704)에 의해 반전되며, CMOS 전송 게이트(706)를 통과하여 노드(708)에서 결합된다. 전송 게이트(706)는 SSVTR 또는/SSVTR의 증폭된 상태, 즉 각각 VT 또는 /VT로 배타적 논리합 연산된 이전 신호(SN)의 증폭된 상태에 따라 선택적으로 동작된다. 배타적 논리합 회로는 그들 각각의 논리적 레벨에 도달하는 SN, VT 및 /VT 사이의 스몰 타이밍 변환에 대해 글리치(glitch) 없이 안정적으로 되도록 설계된다.
다양한 실시예가 도시되어 있다. 도 7a는 스몰 디바이스 카운트에 대해 선택적으로 인에이블되는 전송 게이트만을 갖는 항상 인에이블되어 있는 차동 증폭기를 나타내고 있으며, 이 차동 증폭기는 다른 실시예(700)만큼 고속이다. 도 7b는 다른 실시예(720)와 동시에 인에이블 또는 디스에이블되는 전송 게이트와 차동 증폭기를 나타내고 있다. 도 7c는 낮은 전력 소비, 배타적 논리합 출력의 전이 동안 전송 게이트의 빠른 디스에이블링 및 배타적 논리합 회로가 다른 실시예(740)와 같이 고정된 후 전송 게이트의 완만한 에이블링을 위해 배타적 논리합 회로에 의해 인에이블되는 차동 증폭기를 나타내고 있다. 도 7d는 실시예(760)과 같이 저전력 어플리케이션의 1.2V 터미네이션 전압을 갖는 P채널 차동 증폭기를 나타내고 있다. 모든 차동 증폭기 게이트는 수신기가 선택되지 않을 때 또는 장치가 파워 다운 모드일 때 전력 감소를 위해 디스에이블될 수 있다. 차동 증폭기는 트랜지스터(T11)를 오프시킴으로써 디스에이블될 수 있다.
도 7d에 도시된 바와 같이, 1.2V의 터미네이션과 수신기(405)를 이용함으로써, 전력 소비를 추가로 33% 더 감소시킬 수 있다. 즉, 전압 스윙은 1.2V 에서 0.7V로 될 것이고, 그라운드 바운스(ground bounce)로부터의 적당한 마진과 휴대용 시스템을 위한 낮은 소비 전력을 얻을 수 있다. 동작 주파수는 버스상의 적은 개수의 소자와 대응시킬 수 있으며, 이것은 더 작은 폼 팩터(form factor)를 위한 휴대용 장치에 일반적인 것이다. 송신기(205)는 계속해서 NMOS 풀다운 트랜지스터(T1)를 사용할 수 있고 또는 NMOS 풀다운 트랜지스터를 병렬 접속하여 사용할 수도 있다. 수신기의 동작은 차동 증폭기(702)가 미러 이미지(mirror image)가 되어 P채널의 증가된 소자 크기에 기인하여 대략 2배만큼의 성능을 위해 P채널 게이트로 이동하는 신호의 게이트 용량을 증가시키게 되는 것을 제외하고는 유사하다. 스몰 스윙 차동 신호를 라지 스윙 차동 신호로 신속하게 변환시키는 차동 증폭기의 다른 구성이 도시된 차동 증폭기 대신에 사용될 수 있다. 당업자라면, 500mV 의 스윙 전압을 갖는 1.8V의 신호를 위한 것과 300mV의 스윙 전압을 갖는 1.7V의 발진 기준 신호를 위한 2개의 상이한 VTT를 이용한 다른 실시예가 가능하다는 것을 알 수 있을 것이다. 동일 시간에서의 모든 신호 전이는 유사한 슬루 레이트를 갖는다. 동일한 송신기 및 수신기 쌍은 다중의 VTT 시스템을 관리할 수 있다.
수신기(405)에 있는 차동 증폭기 각각의 DC 바이어스 포인트는 스몰 스윙 전압들(인에이블된 차동 증폭기의 싱글 엔드형 신호 SNx 및 SSVTR 또는 /SSVTR)이 VIH에 근접할 때 수신기(405)의 출력 전압이 VCC의 절반 전압 이하가 되고, 스몰 스윙 전압이 VIL에 근접할 때는 수신기의 출력 전압이 VCC의 절반 전압 이상이 되도록 구성된다는 것을 알 수 있을 것이다. 이 DC 바이어싱에 의해 적절한 마진을 얻을 수 있으며, 싱글 엔드형 신호(SNx)가 상태를 변경하지 않은 경우 출력 신호(SN)를 보전할 수 있고, 인에이블된 차동 증폭기의 SSVTR 또는 /SSVTR은 분리되기 전에 차동 신호에 근접하게 할 수 있다.
본 발명의 수신기(405)는 스몰 스윙 싱글 엔드형 신호를 위한 신호 전이 동안 동작하기 때문에, 기존의 신호 전송 기술에서 신호 레벨이 VIH/VIL에 도달한 후 특정된 시간으로부터의 셋업 시간 및 홀드 시간이라는 개념은 더 이상 적용되지 않는다. 또한, 신호 전압과의 비교를 위한 VREF(기준 전압)도 없다. 셋업 및 홀드를 위한 타이밍과 VREF를 감지하기 위한 전압 마진을 인에이블하는데 필요한 타이밍을 제거함으로써, 동작 주파수는 크게 증가하고 전력 소비는 감소한다. 또한, 모든 수신기(405)는 전역 클록이 없이 자기 타이밍 설정이 가능하며, 수신기(405)는 기판 또는 패키지 레벨의 전송 스큐를 제거하기 위해 개별적으로 조정될 수 있다.
도 8a, 8b는 도 4의 비교기(435)를 상세히 나타낸 개략도이다. 비교기(435)는 각각 도 7a의 차동 증폭기(702)와 유사한 차동 증폭기(802, 도 8a) 또는 차동 증폭기(852, 도 8b)와, 직렬로 접속된 복수 개의 인버터(804, 도 8a) 또는 인버터(854, 도 8b)를 포함한다. 비교기(802, 852)의 풀 레일 출력 신호(VT1, VT2, VT3, /VT1, /VT2, /VT3)는 모든 싱글 엔드형 수신기의 배타적 논리합 회로(425, 도 4)로 전송된다. VT1, VT2 및 VT3의 선택은 수신기(405) 출력 신호(SN)의 발생 경로와 거의 동일한 신호 속도를 검사함에 따라 판정된다.
도 9는 전송하는 동안 발생하는 스큐를 제거하고 비교기(410)를 사용하여 작은 스윙을 큰 스윙으로 전환하기 위하여 개별적으로 조절할 수 있는 지연 소자가부착된 수신기(405)를 설명하는 개략도이다. 최적의 성능을 위하여 동작 주파수 또는 전압 스윙을 맞추기 위하여, 각각의 수신기(405)는 3개의 VT1 및 /VT1, VT2 및/VT2 또는 VT3 및/VT3 중 하나를 XOR(425)로 전송하기 위하여 인에이블하는 데이터를 저장하기 위한 레지스터(905)를 갖는다.
도 11은 양방향 신호 통신을 위한 조합된 마스터(1100)에 관한 배선 배치의 사시도이다. 마스터(1100)는 수신기(405)와 그에 결합된 복귀 송신기(1105)를 포함한다. 구체적으로 설명하면, 신호(S0)와 같이 수신된 각각의 싱글 엔드형 신호는 수신기(S0)와 같이 대응하는 수신기(405) 및 송신기(T0)와 같이 대응하는 송신기(1105)에 결합된다. 모든 싱글 엔드형 신호(SNx)는 단일한 SSVTR 및 /SSVTR 기준쌍에 같이 그룹화할 수 있는 것이 바람직하다. 그러나, 당해 기술 분야에서 통상의 지식을 가지는 자는 소정의 동작 주파수에 대하여 SSVTR 및 /SSVTR 부하 및 신호 불균형이 함께 그룹화될 수 있는 신호(SNx)의 수를 감소시킨다는 사실을 알게 될 것이다. 도 11에 도시하는 바와 같이, 배치는 SSVTR 및 /SSVTR상의 용량, 저항 및 인덕턴스와 모든 싱글 엔드형 신호(SNx)가 균형을 맞추도록 실행된다. 또한, SSVTR 및 /SSVTR은 모든 수신기(405)로 가기 때문에, SSVTR 및 /SSVTR상의 전체 부하는 최소화되어야 할 필요가 있다.
전력 소모가 매우 낮고 물리적으로 폐쇄형인 패킹을 사용함으로써, 버스를 가능한 한 짧게 만들 수 있고 그것은 또한 짧은 전파 시간 및 높은 데이터 비율을 가능하게 한다. 도 2B에 도시하는 바와 같이, 저항 종단식의 가변 임피던스 전송 라인은 1㎓(1㎱ 사이클)의 단일한 비율에서 동작할 수 있다. 전송 라인의 특징은버스 상에 장착된 DRAM과 같은 집적 회로로 인한 부하에 의해서 크게 영향을 받는다는 것이다. 이러한 집적 회로는 라인에 집중 커패시턴스(lumped capacitance)를 부가하고, 그것은 둘 다 라인의 임피던스를 줄이고 전송 속도를 감소시킨다. 이와 같이 부가가 있는 환경에서, 버스 임피던스는 25Ω이 될 수 있고 전파 속도는 7.5㎝/㎱가 될 수 있다. 두 개의 디바이스로부터 동시에 버스를 구동시키지 않도록 주의해야 한다. 따라서, 약 12㎝ 이하의 버스에 대하여 하나의 드라이버로부터 다른 드라이버로 전환하기 위한 버스를 설치하기 위하여 하나의 데드 사이클(예컨대, 2㎱)이 필요하다.
보다 긴 버스에 대하여, 새로운 송신기가 신호를 구동하기 전에 신호를 안정화시키기 위하여 하나 이상의 사이클이 필요할 수 있다. RAMBUS와는 달리, 버스의 길이는 버스트 방식으로 동일한 디바이스로부터 동작 주파수를 감소시킨다.
도 12a는 포인트 투 포인트 시스템(1200)을 도시하는 블록 사시도이고, 그것은 전송 라인(1215)을 통하여 양방향 슬래이브(1210)에 결합되는 양방향 마스터(1205)를 포함한다. 전송 라인(1215)은 상부 신호(SNx) 라인(1220), 하부 신호(SNx) 라인(1225)과, SSVTR 및 /SSVTR 라인(1230)을 포함한다. 도 12b는 포인트 투 포인트 시스템(1200)을 도시하는 블록 사시도로서 본 도면에 도시하는 바와 같이 포인트 투 포인트 시스템은 접지된 게이트 P채널 디바이스를 사용하여 내부적으로 터미네이션 저항(1235)을 일체화시킨다. 이것은 외부 저항의 접속에 필요한 공간을 없앰으로써 비용을 절약한다. 터미네이션 저항(1235)은 접지된 게이트 P채널 디바이스 대신에 내부 저항을 사용하여 실행될 수 있음은 물론이다. 적당한 고유 임피던스를 지니고 양단부를 종결시키는 것은 버스 상에서 양방향 신호용으로 바람직하다. 칩간 블록이 물리적으로 근접해 있기 때문에, 임피던스 매칭 저항은 불필요하다. 작은 풀업 디바이스로 충분하다. 마찬가지로, 칩간 접속이 물리적으로 근접해 있는 경우, 임피던스 매칭 저항은 비용 및 소비 전력을 감소시키고 동일한 슬루 레이트(slew rate)를 유지시키기 위하여 작은 풀업 디바이스로 대체될 수 있다.
다중 버스가 SLDRAM, DDR SDRAM 또는 DDR SRAM과 같이 신호가 동시에 송신되고 수신되는 디바이스에 요구됨을 알 수 있다. 도 13a는 단일한 집적 회로상의 SLDRAM용의 조합된 단일 방향 및 양방향 시스템(1300)을 도시하는 블록 사시도이다. 시스템(1300)은 전송 라인(1315)을 통하여 슬래이브(1310; 예컨대, SLDRAM)에 결합되는 마스터(1305; 예컨대, 메모리 제어기)를 포함한다. 마스터(1305)는 어드레스 및 제어 라인(1320, 1325)을 통하여 어드레스 및 제어 신호를 전송하고, 데이터 라인(1330, 1335)을 통해 데이터 신호를 송/수신하며, 어드레스 및 제어 신호를 시험하기 위하여 SSVTR 및 /SSVTR 라인(1340)상에 SSVTR 및 /SSVTR 기준의 제1 세트(예컨대, SSVTR0 및 /SSVTR0)를 송신하고, SSVTR 및 /SSVTR 기준의 제2 세트(예컨대, SSVTR1 및 /SSVTR1)를 슬래이브(1310)로 송신한다. 시스템(1300)의 어드레스 및 제어 부분은 슬래이브(1310)에 의해서만 요구되는 단일 방향 신호를 관리한다. 시스템(1300)의 데이터 부분은 양방향으로서 제어 신호가 판독 또는 기록 동작의 어느 것으로 특정되는지에 따른다.
DLDRAM에 있어서, 40비트로 구성된 커맨드 및 어드레스는 4개의 10비트 워드패킷으로 전송된다. 시스템 차동 클록이라고 말할 수 있는 SSVTR0 및 /SSVTR0는 500㎒에서 동작한다. 위상 동기 루프(도시되지 않음)는 클록 주파수를 동기시키는데 사용되고 여러 가지 간격을 목적으로 타이밍을 조절하며 1㎓의 데이터 비율을 위하여 양쪽 에지상에 SSVTR1 및 /SSVTR1의 데이터 출력을 구동하기 위하여 사용된다. 모든 고주파수 신호는 그 고유 임피던스를 지니고 버스의 양단부 상에서 종단한다. 메모리 제어기 단부 상의 종단은 외부 저항, 내부 저항 또는 내부적으로 접지된 게이트 P채널 디바이스를 포함할 수 있다. 왜냐하면, 이러한 메모리 제어기는 일반적으로 마스터이고 고정되기 때문이다. 구성 요소(SLDRAM: 1300, 슬래이브와 같이 동작함)의 수는 변화하기 때문에, 구성 요소(1310)는 외부 저항에 의하여 전송 라인의 단부에서 종결하는 것이 바람직하다. 18비트의 양방향 데이터 버스(1330, 1335)는 동기용 시스템 클록과 동일한 주파수에서 동작하고 데이터를 8개의 18비트 워드에서 단일 SLDRAMDM으로부터 4클록 사이클(8㎱) 또는 초당 2.25기가바이트로 전송한다. 더미 게이트 및 라인을 추가함으로써 SSVTR0 및 /SSVTR0상의 부하의 균형을 잡을 수 있다는 것에 주의하여야 한다. 이것은 SSVTR1 및 /SSVTR1과 비교해 보기 위한 것이다. 이러한 부하 균형은 부하으로 인한 슬루 레이트를 비슷하게 하고 모든 신호에 대하여 비슷한 마진을 허용한다.
높은 대역폭이 요구되는 경우, 시스템(1350)은 도 14b에 도시하는 바와 같이 4개의 버스를 사용할 수 있다. SLDRAM(1310)의 2개의 개별적인 채널은 단일한 메모리 제어기(1305)와 함께 사용된다. 이러한 배치는 초당 4.5기가바이트 피크 데이터 대역폭을 허용한다. 비록 시스템(1350)은 송신기(1305) 또는 수신기(1310)를위하여 동기 클록을 필요로 하지 않지만, 시스템(1350)은 동기 DRAM 및 SRAM에 대하여 현존하는 프로토콜을 유용하게 하고 테스트를 용이하게 하기 위하여 특정한 시간 및 주파수에서 데이터를 전송하기 위하여 동기 클록을 사용할 수 있다. 소음 및 시스템 전력 소비를 감소시키기 위하여 동기용 고속 클록을 사용하지 않고 고주파수에서 데이터를 전송하는 속도가 완만한 클록의 온 칩 배율기 또는 내부 링 발진기를 사용하는 것이 바람직할 수 있다. 당해 기술 분야의 당업자는 본 발명의 기술적 사상에 따라 여러 가지 크기를 가지고, 동기 또는 비동기의 높은 대역폭 시스템을 달성할 수 있음은 물론이다.
또한 도 4의 입력 및 출력 회로(210)에 대한 5개의 개념을 아래에 설명한다.
첫 번째 개념은 보수형 기준값을 지니는 것에 관한 것이다. 도 14A에 도시하는 바와 같이, 종래 기술에 따른 시스템은 고정된 전압 기준 "VREF"를 사용한다. 그 값은 논리 고전압 레벨(VOH) 및 논리 저전압 레벨(VOL)의 중간값 부근이다. VREF 발생기(도시되지 않음)는 일반적으로 그것을 발생시키기 위하여 사용되는 전원의 변화로부터 몇 가지 DC 오프셋을 지닌다. 이러한 변화는 "VREFH" 및 "VREFL"로 도시한다. 그것은 또한 전원 전압, 그라운드 바운스, 용량성 커플링 및 인접하는 신호와의 유도성 커플링의 순시적인 변화로 인한 몇 가지 AC 소음을 지닌다. 종래 기술에 따른 수신기에 사용된 비교기에 대한 차동 스윙은 화살표로 도시한다. 최악의 경우 종래 기술에 따른 차동 신호는 신호의 전체 전압 스윙의 1/3 내지 1/4임을 주의하여야 한다.
도 14B에 도시하는 바와 같이, 본 발명에 따른 시스템 및 방법은 다른 신호(예컨대, 데이터 또는 제어)와 동일한 전압 스윙을 지니는 보수형 기준 SSVTR 및 /SSVTR을 사용한다. 바람직한 실시예에 있어서, 이러한 전압 스윙은 1.8V의 논리 고레벨 전압(VOH)과 1.3V의 논리 저레벨 전압을 지니는 500㎷이다. 보수형 기준 전압의 평균값은 이러한 신호 시스템이 동작하는 동안 매순간에 있어서, VOH와 VOL의 중간점 부근임을 알 수 있다. 신호 및 보수형 기준은 동일한 전송 시간 및 전압 스윙을 지니고, 수신기로 전송되기 위하여 동일한 소스(칩간 동일한 디바이스 또는 내부에 위치하는 칩과 동일한 통상의 위치)로부터 동일한 시간에 초기화된다. 다시 말하면, 보수형 기준은 다른 신호와 똑같아 보인다. 그러나 보수형 기준은 매순간 토글되고 다른 신호는 전송될 필요가 있다. 보수형 기준은 전원을 사용하고 동시에 접지되기 때문에, 모든 소음은 통상의 모드가 된다. 따라서, 종래 기술에서 요구되었던 신호 스윙의 VREF변화(VREFH및 VREFL)는 본 발명에 따른 시스템 및 방법에서는 불필요하다. 디지털 신호의 2진 특성으로 인하여, 하나의 보수형 기준은 항상 기준 전송의 시작점 및 기준 전송의 종결점에서 반대 극성을 지닌다. 따라서, 하나의 현재 기준은 어느 시간에 현재 약 500㎷의 전체 스윙을 지니게 될 것이다. 그에 따라 단지 1/3 내지 1/4의 전체 신호 스윙을 지니는 종래의 시스템 보다 더욱 용이하게 신호 전압을 감지하기 위하여 비교기를 인에이블시킨다. 신호와 기준 전이 시간은 신호 변동 동안에 같은 차동 신호를 얻기 위해 종래 기술에서 요구되는 전이 시간의 절반으로 될 수 있다. 당업자는 최적의 실시가 VOH와 VOL가 전원 전압 이하 수백 밀리 볼트와 접지점 이상 수백 밀리 볼트 사이 어느 지점에서 맞춰져야 하고 그들 사이의 차이는 500밀리 볼트를 가져야 한다는 것을 알 것이다. 만일 장치의 부정합이 줄고 신호가 특히, 칩간 통신에서 리플렉션이 없으며, 그 차이는 200mV, 300mV로 줄 수도 있다.
두 번째 개념은 각 내부 신호를 위해 이중 비교기를 가지는 것에 관한 것이다. 다시 도면4를 참조하면, 신호는 보수적인 기준 신호 둘 모두에 비교되기 때문에 각 수신기(210)은 두 개의 비교기를 갖는다. 하나는 SNx신호를 SSVTR과 비교하고 다른 하나는 SNx를 /SSVTR에 비교한다. 버스트 전이 시점에서 비교기는 입력측에 풀 차동 신호를 가지고 수신기(210) 출력측과 결합되어 있고 다른 비교기는 차동 신호를 갖지 않은 채로 수신기 출력측과 결합이 분리되어 있다. 이것은 초기화에 의해 행해진다. 만일 신호 SNx와 결합된 기준 전이가 신호를 증폭하고 반대편에 출력을 구동시킨다면, 그때 비교기는 차동 증폭기로서 빨리 신호를 감지한다. 만일 신호 SNx가 전이하지 않으면(즉, 기준 전압만 전이된다), 기준 전이의 시작시에 결합된 비교기에 대한 차동 입력은 전이 시간동안 꾸준히 감소하고 결국에는 차동 입력이 제공되지 않을 때까지 줄어 들 것이다. 기준 전위의 시작 시점에 결합이 분리된 비교기에 대한 차동 입력은 전이 시간 동안 꾸준히 증가하고 풀 전위 신호가 제공될 때까지 결국 증가할 것이다. 전이의 종단 시점에서 차동 신호를 갖고 있지 않는 원래 결합되어 있던 비교기는 결합이 분리되고 전위의 종단 시점에서 풀 전위 신호를 가지고 원래 결합이 해제되어 있던 비교기는 결합이 된다. 본원은 하나의 신호를 감지하기 위해 비교기 두 개를 사용한다. 더욱이 디지털 신호의 이진 특성은 모든 가능하고 유효한 전이의 시작 시점에 비교기의 하나에 풀 신호 스윙을 보장한다.
세 번째 개념은 초기화에 관한 것이다. 어떤 시점에서 단지 하나의 비교기만 수신기 출력측에 결합되어 있기 때문에 버스트 시점에서 수신기 출력측에 풀 차동 입력 신호를 갖는 비교기를 결합하도록 하는 적절한 동작을 하는 것이 중요하다. 그러므로 SOx에서 SNx의 모든 신호가 논리적 고레벨 VOH로 초기화 된다. 모든 드라이버를 오프시킴으로써 SSVTR을 VOL로 초기화하고, /SSVTR을 VOH로 초기화하며 신호를 터미네이션 저항이나 P채널에 접속하는 것은 턴온된 그들의 게이트와 VTT(VTT은 1.8v)에 접속된 전원에 따라가고, 전력 소비는 줄어든다. SN을 통한 SO에 대한 수신기(210)출력은 도면 16의 P채널 장치(1615)를 사용하여 VCC로 미리 충전된 고레벨 신호이고 수신기 출력측에 풀 차동 신호를 갖는 비교기를 결합하기 위한 스티어링 논리(steering logic)를 보장한다.
네 번째 개념은 신호 변화 구분에 관한 것이다. 이 분야의 당업자에게 알려져 있는 것처럼 차동 증폭기의 특징은 작은 전압차를 큰 전압차로 증폭하는 것이다. 전압 이득은 장치의 크기나 트랜지스터의 정합에 기초해서 전형적으로 3~5배이다. 인버터는 차동 증폭기가 장치 크기의 선택에 기초하여 거의 풀 진폭을 얻기 위하여 부가적인 이득을 제공한 후에 위치한다. 풀 진폭을 얻기 위한 인버터와 차동 증폭기의 속도는 그것의 입력단에서 이용 가능한 차동 신호에 의존한다. 도면 15A에 나타나는 것처럼 차동 증폭기(및 인버터)(1501)은 SNx와 SSVTR에서 빠르게 전이를 증폭할 수 있다. 그러나 SNx가 전이하지 않을 때, 차동 증폭기에 신호는단지 잡음으로 감소하고 속도는 (부정합과 잡음에 의해)훨씬 느려진다. 전이 신호 SN(차동 증폭기와 인버터의 출력)은 점선(1503)으로 나타난다. 전이 신호 SN(1503)의 좌측에 영역(1502)은 "신호 변경(change)"으로 표시한다. 전이 신호 SN(1503)의 영역은 "신호 변경 없음(No change)"으로 표시된다. 위에 언급된 것처럼 신호가 전이하지 않을 때 증폭기는 단지 잡음으로 감소하는데 그것은 불확정 영역(1506)으로 표시된다. 증폭기가 불확정 영역(1506)에 도달하기 전 기간은 일시적인 갭 영역으로 표시된다. 이 발명은 아래에 기술된 스티어링 논리가 변경 신호가 수신기 출력측을 통과하게 하고 불확정 신호가 통과하는 것을 막음으로써 시간 갭을 이용한다. 적절한 장치의 크기와 전이 시간을 선택함으로써 시간 갭은 스티어링 논리가 동작하는 것을 만족 시킬 수 있다. 가령 "신호 변경"은 통과하지만 "신호 변경 없음"과 불확정 전압 신호는 통과하지 않는다. 몇몇 불확정 전압 레벨은 XOR 게이트의 논리 문턱값보다 적고 다른 비교기가 빨리 전압 레벨을 회복할 수 있는 한 통과할 수 있는 것으로 평가된다. 시간 갭은 신호 스윙, 기준 신호 전이 시간, 절차 부정합, 신호 리플렉션 등에 의존하는 것으로 평가된다.
다섯 번째 개념은 스티어링 논리에 관한 것이다. 도면 15b를 참조하면 스티어링 논리 회로(1550)는 적당한 비교기(1555)를 수신기 출력측(1560)에 결합하고, SSVTR, /SSVTR 그리고 수신기(1553)의 현재 출력을 사용하는 차동 증폭기에 의해 발생된 타이밍에 근거한다. 스티어링 논리 회로(1550)는 SSVTR, /SSVTR 그리고 수신기(1553)의 현재 출력을 사용한다. 도면 도 4를 참조하면 SNx를 통한 입력 신호 SOx를 VOH로, 기준 신호 SSVTR을 VOL로 그리고 SN을 통한 수신기 출력 신호 SO를 VCC로 초기화는 버스트의 시작전에 적절한 비교기(410)를 수신기 출력측(420)에 결합시킨다. 전이 신호에 대해 스티어링 논리 XOR(1565)가 적절하게 증폭된 기준과 신호 수신기 출력을 선택하기 때문에 스티어링 논리 회로(1550)는 변하지 않는다. 증폭된 SSVTR 기준 및 SNx 전이와 증폭된 SSVTR 기준 및 SNx에서 XOR(1565)에 대한 지연 통로는 둘다 동일하기 때문에 XOR(1565)은 전환하지 않는다. 마찬가지로 들어오는 신호가 전이하지 않으면 결합된 이전의 비교기(1555)는 결합이 분리되고 결합되지 않은 다른 비교기(1555)는 결합된다. 신호 수신기 출력은 변화지 않고 필요하면 출력 레벨을 회복하기 위해 결합된 비교기(1555)에 의해 역동적으로 구동된다. 스티어링 논리 회로(1550)는 신호 변경(1520)과 신호 변경 없음(1506) 사이에 시간 갭(1504) 동안에 발생되도록 설계된다.
스티어링 논리는 더 빠른 속도와 슬라이싱 시간의 조정, 마진의 개선과 비뜰어짐이나 부정합의 조정을 위해 각 비교기에 개별적인 배타적 OR을 사용하여 행하여 진다. 한 버스 채널의 모든 신호 수신기들이 수신기측에 많은 장치를 줄이기 위해 시간 갭 동안 슬라이싱 타임이 발생하도록 SSVTR, /SSVTR 타이밍, 하나의 제어 신호를 사용하여 모든 비교기가 그들의 수신기 출력으로부터 결합이 분리되도록 하는 것도 또한 가능하다. 이것은 다음 전이의 시작전에 적당한 비교기를 수신기 출력측에 접속시킴으로써 동작 대역폭을 줄일 수 있다.
이 모든 요소들이 함께 결합될 때, 전체 신호 시스템은 VOH에서 시작하는 SNx 및 /SSVTR을 통한 모든 SOx신호, VCC로 미리 충전된 모든 수신기 출력 신호와VOL에서 시작하는 SSVTR로 동작한다. 신호 버스트가 보수형 기준 신호의 전이로 시작되기 전에, 차동 신호를 가지는 모든 비교기는 수신기 출력측에 결합된다. 신호 전이를 위해 스티어링 로직은 신호가 반대 전압 레일에 출력을 구동하는 것을 허용한다. 신호가 전이하지 않도록 하기 위해, 스티어링 논리는 현재 비교기로부터의 신호를 수신기 출력을 유지하거나 회복하는 다른 비교기로 결합을 분리한다. 스티어링 논리 지연이 다음 전이를 허용하기 위해 대역폭이나 시간 간격을 제한할 때까지 다음 전이는 스티어링 논리로 전이를 계속 오버랩하면서 전달된다.
도 16도에 나타나는 것 처럼 싱글 엔드형 신호 수신기는 전력 차단에 의해 게이트되는 차동 증폭기나 사용하지 않을 때 수신기에 전력을 차단하는 수신기 인에이블 신호를 갖는다. 도 7a에서는 인버터는 전력 차단에 결합된 NAND 게이트(1610)나 수신기 인에이블 신호에 의해 대치되었다. 풀업 트랜지스터(1615)는 그것의 드레인인 노드(708), 그것의 소스인 VCC그리고 전력 차단이나 SN을 VCC로 미리 충전하는 그것의 게이트인 수신기 인에이블 신호에 결합한다. 차동 증폭기 후의 NAND 게이트(1615)는 버스트 사이클을 개시하기 위해 SN상의 정정된 극성을 획득한다. 요구되는 초기 조건은 SNx를 고레벨로 미리 설정하고, 터미네이션 저항이나 신호선상의 풀업 장치에 의해 SNx를 고레벨로 끌어 올리고, SSVTR을 저레벨로 /SSVTR을 고레벨로 만든다. 수신기의 나머지 동작은 이미 설명되었다. 전력을 소비하는 동안 또는 배타적 OR 출력이 안정 레벨에 도달하지 못한 때에 필요하다면 전송 게이트 출력의 공통 노드에서 P채널 장치는 노드(708)를 빨리 고레벨로 미리 충전할 수 있다.
낮은 전력 소비와 빡빡한 물리적 구조를 갖는 장치를 사용함으로써, 버스는 가능한 짧게 만들어 질 수 있고 그것이 짧은 전파 시간과 높은 데이터 전송율을 가능하게 한다. 도 12에서 보는 것처럼 터미네이션 제어 저항 전송선은 1GHz나 그 이상의 신호 전송율로 동작할 수 있다. 전송선의 특징은 RAM같은 집적 회로에 의해 발생한 부하에 의해 강하게 영향 받는다. 이 집적 회로는 라인의 저항을 낮추고 전송 속도를 감소시키는 럼프된 커패시터를 라인에 부과한다. 그런 환경에서 버스 저항은 25Ω과 7.5cm/ns의 전파 속도가 될 수 있다.
도 17에 도시된 바와 같이, 판독에서 기록으로의 빠른 버스 턴어라운드(turnaround)를 필요로 하는 어플리케이션에서, 신호 전이 시간은 신호 전송율의 약 25% 내지 30%(반 사이클 시간)로 선택된다. 증폭은 신호 전송율의 다음 25% 내지 30%에서 개시된다. 드라이버는 신호 전송율의 다음 약 25% 내지 약 30%에서 턴오프되어 신호를 고정시킨다. 신호 또는 데이터 방향이 반전되는 다음 사이클은 디바이스가 서로 폐쇄되어 있고 버스의 고정 시간이 신호 전송율의 반 이하가 되므로 버스 효율의 손실이 없이 수행될 수 있다는 것을 이해할 수 있을 것이다.
도 18은 포인트 투 포인트 방식을 나타낸 사시도이다. 내부적으로 접지된 게이트 P채널 장치를 사용하는 터미네이션 저항을 결합함으로써, 고성능 포인트 투 포인트 시스템이 도 13b에 도시된 것과 같이 만들어 질 수 있다. 내부적으로 터미네이션 저항을 결합하면 외부 저항을 연결하기 위한 공간이 필요 없고, 가격을 낮출 수 있다. 또한, 원하는 전압으로 신호 라인을 방전하는데 필요한 전류를 줄이기 위하여 송신기 측면에 있는 P채널 장치의 게이트를 스위칭하는 것이 가능해 진다. CPU와 메모리 제어기는 송신기 측면에 P채널 터미네이션 디바이스를 가지는데, 이 디바이스의 크기는 게이트가 접지 전위일 때의 라인의 고유 임피던스와 같아지도록 선택될 수 있다. P채널 디바이스의 게이트는 수신단과 송신단을 디스에이블할 수 있는 수신기와 보수(complement)가 되는 신호를 사용한다. 이러한 스위칭은 수신기가 고레벨로 프리셋팅되고 버스트(burst)가 신호 라인에서 개시되기 전에 행하여 질 수 있다. 또한, 내부 저항은 접지된 게이트 P채널 디바이스 대신에 사용될 수 있다. 다음 섹션에서 기술되는 다중 버스를 사용함으로써 CPU 대 메모리 제어기 버스의 폭은 64(72)에서 32(36)로 감소시킬 수 있거나, 대역폭은 상당히 증가할 수 있다. 또한, CPU 후면의 캐시 접속의 속도도 향상될 수 있다. CPU상의 핀의 수를 줄일 수 있고, PBSRAM을 X36에서 X18로 변화시켜서 크기를 축소하거나 비용을 줄일 수 있다.
도 19는 신호가 동시에 수신되는 SLDRAM, DDRSDRAM 또는 DDRSRAM과 같은 디바이스에 대한 다중 버스를 구비한 시스템(900)을 도시한다. 시스템 클럭 버스(1920)는 메모리 컨트롤러(1905)의 반대쪽 단부에 있는 클럭 소스(1915)에서 출발하여, 데이터 출력이 버스(1920)에 접속되는 모든 디바이스(1910)에 접속되고, 메모리 제어기(1905)에서 끝난다. 클록 신호에 대한 부하는 데이터 출력과 기준 신호 SSVTR1 및 /SSVTR1에 대한 부하와 매칭된다. 클럭은 클럭 주파수와 시스템 요구에 따라서 (바람직하게는)차동이거나 싱글 엔드형이 될 수 있다. 클럭 전압 스윙은 유사한 수신기를 갖는 SSVTR 및 /SSVTR과 유사할 수 있다. 같은 지연을 갖기 위해서는 클럭 버스(1920)의 트레이스 길이는 SSVTR1 및 /SSVTR1 기준의 트레이스 길이와 매칭된다. 클럭 소스(1915)는 DDRDRAM으로부터 SSVTR1, /SSVTR1 및 데이터를 이들의 버스(1920)상의 위치에 따라 다른 시간에 도입하여, 어떤 DDRDRAM이 데이터를 구동하고 하고 있는지에 상관없이 데이터, SSVTR1 및 /SSVTR1를 거의 같은 시간에 제어기(1905)에 도달하게 한다. 제어기(1905)의 동기화가 필요하다면, 각각의 DDRDRAM은 DLL(지연 클럭 루프)를 선택적으로 사용하여 클럭(1915)을 데이터 지연으로 줄일 수 있다. 데이터 전송이 예상될 수 있는 클럭 시스템에서 추가적인 핀을 줄이기 위하여, 수신단에서 DLL을 사용하여 같은 타이밍과 전압 특성을 가지나 극성이 반대인 /SSVTR1을 생성할 수 있다. DLL은 [컨트롤러(1905) 및 DDRDRAMs(1910)을 포함하는] 모든 성분의 클럭을 생성할 것이다. 제어기는 데이터와 기준 SSVTR1이 도달할 것으로 예상되는 사이클을 인식하고 있을 것이다. 판독 사이클이 어드레스와 커맨드 신호에 의해 개시된 이후에, DDRDRAM은 입력 데이터가 도착할 사이클을 알게 될 것이다. DLL은 /SSVTR1 신호가 특수한 성분에 의해 필요한 경우에만 /SSVTR1 신호를 게이트한다. 어드레스와 커맨드 라인은 SSVTR0 및 /SSVTR0와 그룹으로 될 수 있다. 어드레스와 제어 버스는 입력 신호를 메모리 제어기(1905)에서 DDRDRAMs(1910)으로 단방향 전송을 한다. 10비트 커맨트와 어드레스는 2비트 커맨드와 8비트 어드레스로서 전송된다. 2비트 커맨드는 SSVTR0 및 /SSVTR0의 2개의 에지상에서의 하나의 신호에 대한 /CE 및 /RAS와 /CAS 및 /WE에 대한 다른 신호를 이용함으로써 수행된다. 2개의 에지상의 8비트 어드레스는 /CE와 /RAS와 함께 발생하는 16비트까지의 로우 어드레스를 제공하거나, 판독 사이클에 대하여는 /CE와 /CAS와 함께 발생하는 16비트까지의 칼럼 및 블록 어드레스를 제공한다. 판독 사이클은 /CE, /CAS 및 /WE와 함께 16 비트의 칼럼 및 블록 어드레스로 행하여진다. SSVTR0와 /SSVTR0는 시스템 클럭에서 유도(derivate)되고(차동), 시스템 클럭과 같거나 시스템 클럭의 수 배가 되는 주파수에서 동작한다. 앞서 설명된 바와 같이, DLL을 사용함으로써 다양한 내부 목적을 위하여 메모리 컨트롤러(1905) 내부의 클럭 주파수를 동기시킬 수 있고, 판독 요구 동안에 커맨드와 어드레스 신호를 구동할 수 있으며, 판독 요구를 위하여 데이터인(data-in), SSVTR1 및 /SSVTR1를 구동할 수 있다.
데이터인(SSVTR1과 /SSVTR1)과 어드레스 및 제어(SSVTR1과 /SSVTR1)에 대하여 다른 기준을 사용하면, 본원 발명을 RAMBUS 시그널링과 더 잘 구별할 수 있다. RAMBUS에서 RDRAM에 들어오는 모든 신호는 단일 클럭에 기초하여 감지되나, 본원 발명의 제어 신호와 어드레스 신호는 데이터 신호와는 다른 채널에 기초하여 감지된다. 이에 따라서 데이터 채널과는 다른 주파수에서 제어 및 어드레스 채널이 작동할 수 있게 된다. 모든 단방향 고주파 신호(어드레스 및 제어 신호)는 제어기(1905)와 떨어져 있는 버스의 일단의 고유 임피던스로 종단된다. 제어기(1905)는 통상 마스터이고 고정되어 있으므로, 모든 양방향 신호(데이터 신호)는 내부나 외부 저항 또는 내부 접지된 게이트 P채널 장치를 갖는 제어기 단부에서 종단된다. 전력을 줄이기 위하여, 데이터 기록 사이클 동안에 P채널 디바이스를 종단하는 것이 스위치 오프될 수 있다는 것을 이해할 수 있을 것이다. 제어기측의 터미네이션은 선택적이며, 고유 임피던스의 약 10X의 고임피던스가 될 수있다. 메모리 성분, 즉 슬레이브(slave)의 수는 가변적이므로, 메모리 성분은 바람직하게는 전송 라인의 단부에서 외부 저항에 의하여 종단된다. 18 비트 양방향 데이터 버스는 바람직하게는 동기화를 위한 시스템 클럭과 같은 주파수에서 동작하고, 바람직하게는 단일 DDRDRAM으로부터 데이터를 2클럭 사이클(4ns)에 4개의 18비트 워드, 즉 초당 2.25기가바이트로 전송한다. SSVTR1과 /SSVTR1에 상응하는 것으로 보이는 더미 게이트와 라인을 추가함으로써 SSVTR0와 /SSVTR0에 대한 부하에 대한 균형을 맞도록 하는데 주의해야 한다. 이러한 부하 균형은 슬루 레이트를 비슷하게 하고, 모든 신호에 대하여 비슷한 마진이 가능하도록 한다. 더 높은 대역폭이 필요한 경우, 3개의 버스가 도 20에 도시된 바와 같이 사용될 수 있다. DDRDRAM's의 두 개의 분리된 채널은 단일 메모리 제어기와 함께 사용될 수 있다. 이러한 구성으로 초당 4.5기가바이트 피크 데이터 대역폭이 가능해진다. 어드레스 및 커맨드 신호는 SSVTR0 및 /SSVTR0상의 2개의 채널 사이에서 공유될 수 있다. 클럭과 데이터는 분리되어 SSVTR1, /SSVTR1, SSVTR2 및 /SSVTR2를 사용하는 36비트 데이터 버스를 갖는다. 이에 의하여, 종래 기술의 2개의 채널 RDRAM's와 비교하여 핀이 줄어 든다.
본원 발명이 송신기나 수신기용 동기 클럭을 필요로 하는 것은 아니지만, 현존하는 동기식 DRAMs과 SRAMs의 프로토콜을 이용하고 용이한 검사를 위해서 동기 클럭을 사용하여 특정 타임과 주파수에서 데이터를 전송할 수 있다. 저속 클럭의 칩 승산기(multiplier)나 내부 링 발진기을 이용함으로써 잡음이나 시스템 전력을 줄이기 위한 동기용 고속 클럭이 없이도 데이터를 고주파로 전송하는 것이 바람직할 수 있다. 본 발명이 속한 분야에서 통상의 지식을 가진 자는 본 명세서에 있는 개시 사항에 따라 다양한 크기, 동기식 또는 비동기식, 높은 대역폭 시스템을 만들 수 있다.
전술한 본원 발명의 바람직한 실시예는 단지 예로서 기술된 것이고, 전술한 실시예와 방법에 대한 다른 변경이나 수정이 전술된 개시 사항에 비추어 가능할 수 있다. 예를 들어, 시스템과 방법이 SSVTR과 /SSVTR을 마스터(205)에서 수신기(405)로 전송할 때 기술되었지만, 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자라면 하나의 기준(reference)이 전송되고, 보수가 수신기(405)측에서 생성될 수 있다는 것을 이해할 것이다. 다른 기술을 사용한다면, 유사한 스위칭 장치와 게이트를 가진 바이폴러 또는 갈륨 아세나이드(gallium arsenide)가 선택적으로 사용될 수 있다. 본원 발명의 구성 요소는 프로그램된 범용 디지털 컴퓨터, 특정 주문형 집적 회로(application specific integrated circuit: ASIC) 또는 상호 접속된 종래의 구성 요소 및 회로의 네트워크를 이용하여 구현될 수 있다. 본원 발명을 본원 명세서에 설명된 실시예에만 한정할 의도는 없다. 본원 발명은 단지 다음의 특허 청구 범위에 의해서만 한정된다.

Claims (110)

  1. 입력 신호와 이전 신호 사이의 전이를 검출하는 방법에 있어서,
    발진 기준을 얻는 단계와
    입력 신호를 수신하는 단계와;
    상기 이전 신호에 대한 입력 신호의 전이를 검출하기 위해 상기 발진 기준과 입력 신호를 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 비교 단계는 제1 결과를 발생하는 단계를 포함하고; 상기 방법이,
    출력 신호로써 상기 제1 결과의 통과를 제어하기 위해 이전 신호에 기초하여 제어 신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 제어 신호 발생 단계는 발진 기준과 출력 신호를 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서,
    상기 제1 결과는 출력 신호를 상기 이전 신호로부터 제1 결과쪽으로 조종하고;
    상기 제어 신호 발생 단계는 상기 출력 신호가 논리적으로 상기 이전 신호와 동일하게 유지되고 있는 동안에 상기 발진 기준과 출력 신호를 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제3항에 있어서,
    상기 제1 결과는 출력 신호를 상기 이전 신호로부터 제1 결과쪽으로 조종하고;
    상기 제어 신호 발생 단계는 상기 출력 신호가 논리적으로 상기 이전 신호와 동일하게 된 후에 상기 발진 기준과 출력 신호를 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 입력 신호는 싱글 엔드형인 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 발진 기준은 상기 입력 신호와 동기되는 것을 특징으로 하는 방법.
  8. 제1항에 있어서,
    상기 발진 기준은 전압 및 타이밍 속성을 제공하는 것을 특징으로 하는 방법.
  9. 제1항에 있어서,
    상기 발진 기준은 무효화되는 것을 특징으로 하는 방법.
  10. 제1항에 있어서,
    발진 기준 보수 신호를 얻는 단계와;
    상기 이전 신호에 대한 입력 신호의 전이를 검출하기 위해 상기 보수 신호를 현재의 입력 신호에 대하여 및 상기 이전 신호에 대하여 비교하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제1항에 있어서,
    상기 발진 기준은 슬루 레이트가 발진 기준의 사이클 타임의 1/2과 실질적으로 동일한 발진 소스 동기 전압 및 타이밍 기준을 포함하는 것을 특징으로 하는 방법.
  12. 입력 신호와 이전 신호 사이의 전이를 검출하기 위한 방법에 있어서,
    발진 기준과 입력 신호를 각각 수신하는 제1 및 제2 입력 단자와;
    상기 이전 신호와 논리적으로 동일한 출력 신호를 제공하는 출력 단자와;
    상기 제1 및 제2 입력 단자에 결합되고 상기 발진 기준과 입력 신호를 비교하여 제1 결과를 발생하는 제1 비교기와;
    상기 제1 비교기에 결합되고 상기 이전 신호에 기초하여 상기 제1 결과를 출력 단자에 공급하는 제1 제어기를 포함하는 것을 특징으로 하는 시스템.
  13. 제12항에 있어서,
    상기 제1 제어기는 발진 기준과 출력 신호를 비교하는 것을 특징으로 하는 시스템.
  14. 제13항에 있어서,
    상기 제1 결과는 출력 신호를 상기 이전 신호로부터 제1 결과쪽으로 조종하기 위해 상기 출력 단자에 결합되고;
    상기 제1 제어기는 상기 출력 신호가 논리적으로 상기 이전 신호와 동일하게 유지되고 있는 동안에 상기 발진 기준과 출력 신호를 비교하도록 결합된 것을 특징으로 하는 시스템.
  15. 제13항에 있어서,
    상기 제1 결과는 출력 신호를 상기 이전 신호로부터 제1 결과쪽으로 조종하기 위해 상기 출력 단자에 결합되고;
    상기 제1 제어기는 상기 출력 신호가 논리적으로 상기 이전 신호와 동일하게 된 후에 상기 발진 기준과 출력 신호를 비교하도록 결합된 것을 특징으로 하는 시스템.
  16. 제12항에 있어서,
    상기 입력 신호는 싱글 엔드형인 것을 특징으로 하는 시스템.
  17. 제12항에 있어서,
    상기 발진 기준은 상기 입력 신호와 동기되는 것을 특징으로 하는 시스템.
  18. 제12항에 있어서,
    상기 발진 기준은 전압 및 타이밍 속성을 제공하는 것을 특징으로 하는 시스템.
  19. 제12항에 있어서,
    상기 발진 기준은 무효화되는 것을 특징으로 하는 시스템.
  20. 제12항에 있어서,
    상기 발진 기준은 슬루 레이트가 발진 기준의 사이클 타임의 1/2과 실질적으로 동일한 발진 소스 동기 전압 및 타이밍 기준을 포함하는 것을 특징으로 하는 시스템.
  21. 제12항에 있어서,
    발진 기준 보수 신호를 수신하는 제3 입력 단자와;
    상기 제2 및 제3 입력 단자에 결합되고 상기 보수 신호와 입력 신호를 비교하여 제2 결과를 발생하는 제2 비교기와;
    상기 제2 비교기에 결합되고 상기 이전 신호에 기초하여 상기 제2 비교기를 출력 단자에 결합하는 제2 제어기를 더 포함하는 것을 특징으로 하는 시스템.
  22. 입력 신호와 이전 신호 사이의 전이를 검출하기 위한 시스템에 있어서,
    이전 신호와 논리적으로 동일한 출력 신호를 제공하는 출력 단자와;
    상기 입력 신호와 발진 기준 사이의 차를 증폭하여 제1 결과를 발생하는 제1 증폭기와;
    상기 신호와 상기 발진 기준의 보수 신호 사이의 차를 증폭하여 제2 결과를 발생하는 제2 증폭기와;
    상기 제1 증폭기에 결합되고 제1 표준에 기초하여 상기 제1 결과를 출력 단자에 공급하는 제1 스위치와;
    상기 제2 증폭기에 결합되고 제2 표준에 기초하여 상기 제2 결과를 출력 단자에 공급하는 제2 스위치와;
    상기 기준과 상기 출력 신호의 비교 결과에 기초하여 상기 제1 표준을 제어하는 제1 제어기와;
    상기 보수 신호와 상기 출력 신호의 비교 결과에 기초하여 제2 표준을 제어하는 제2 제어기를 포함하는 것을 특징으로 하는 시스템.
  23. 제22항에 있어서,
    상기 제1 스위치는 상기 출력 신호를 이전 신호로부터 상기 제1 결과쪽으로 조종하기 위해 상기 제1 증폭기를 상기 출력 단자에 결합하고;
    상기 입력 신호는 상기 이전 신호와 논리적으로 반대이며;
    상기 제1 제어기는 상기 출력 신호가 상기 이전 신호와 논리적으로 동일한 상태에 있는 동안 상기 기준과 출력 신호를 비교하도록 결합되고;
    상기 제2 제어기는 상기 출력 신호가 상기 이전 신호와 논리적으로 동일한 상태에 있는 동안 상기 보수 신호와 출력 신호를 비교하도록 결합되는 것을 특징으로 하는 시스템.
  24. 제22항에 있어서,
    상기 제1 스위치는 상기 출력 신호를 이전 신호로부터 상기 제1 결과쪽으로 조종하기 위해 상기 제1 증폭기를 상기 출력 단자에 결합하고;
    상기 입력 신호는 상기 이전 신호와 논리적으로 동일하며;
    상기 제1 제어기는 상기 출력 신호가 상기 제1 결과와 동일하게 된 후에 상기 기준과 출력 신호를 비교하도록 결합되고;
    상기 제2 제어기는 상기 출력 신호가 상기 제1 결과와 동일하게 된 후에 상기 보수 신호와 출력 신호를 비교하도록 결합되는 것을 특징으로 하는 시스템.
  25. 제22항에 있어서,
    상기 입력 신호는 싱글 엔드형인 것을 특징으로 하는 시스템.
  26. 제22항에 있어서,
    상기 기준은 상기 입력 신호와 동기되는 것을 특징으로 하는 시스템.
  27. 제22항에 있어서,
    상기 기준은 전압 및 타이밍 속성을 제공하는 것을 특징으로 하는 시스템.
  28. 제22항에 있어서,
    상기 기준은 무효화되는 것을 특징으로 하는 시스템.
  29. 제22항에 있어서,
    상기 기준은 슬루 레이트가 발진 기준의 사이클 타임의 1/2과 실질적으로 동일한 발진 소스 동기 전압 및 타이밍 기준을 포함하는 것을 특징으로 하는 시스템.
  30. 통신 시스템에 있어서,
    발진 소스 동기 전압 및 타이밍 기준과 새로운 신호를 수신기에 송신하는 송신기와;
    상기 송신기에 결합되어 상기 기준 및 새로운 신호를 수신기에 전송하는 송신 선로와;
    상기 송신 선로에 결합되어 상기 기준 및 새로운 신호를 수신하며, 상기 기준에 대한 상기 새로운 신호 및 이전 신호의 비교 결과에 기초하여 상기 새로운 신호와 상기 이전 신호 사이의 전이를 검출하는 수신기를 포함하는 것을 특징으로 하는 통신 시스템.
  31. 제30항에 있어서,
    상기 송신기는 상기 발진 기준의 보수 신호를 상기 수신기에 추가로 송신하고;
    상기 송신 선로는 상기 수신기에 상기 보수 신호를 전송하며;
    상기 수신기는 상기 보수 신호에 대한 상기 새로운 신호 및 이전 신호의 비교 결과에 기초하여 전이를 검출하는 것을 특징으로 하는 통신 시스템.
  32. 제30항에 있어서, 상기 수신기는,
    발진 기준과 입력 신호를 각각 수신하는 제1 및 제2 입력 단자와;
    상기 이전 신호와 논리적으로 동일한 출력 신호를 제공하는 출력 단자와;
    상기 제1 및 제2 입력 단자에 결합되고 상기 발진 기준과 입력 신호를 비교하여 제1 결과를 발생하는 제1 비교기와;
    상기 제1 비교기에 결합되고 상기 이전 신호에 기초하여 상기 제1 결과를 출력 단자에 공급하는 제1 제어기를 포함하는 것을 특징으로 하는 통신 시스템.
  33. 제32항에 있어서,
    상기 제1 제어기는 발진 기준과 출력 신호를 비교하는 것을 특징으로 하는 통신 시스템.
  34. 제33항에 있어서,
    상기 제1 결과는 출력 신호를 상기 이전 신호로부터 제1 결과쪽으로 조종하기 위해 상기 출력 단자에 결합되고;
    상기 제1 제어기는 상기 출력 신호가 논리적으로 상기 이전 신호와 동일하게 유지되고 있는 동안에 상기 발진 기준과 출력 신호를 비교하도록 결합된 것을 특징으로 하는 통신 시스템.
  35. 제33항에 있어서,
    상기 제1 결과는 출력 신호를 상기 이전 신호로부터 제1 결과쪽으로 조종하기 위해 상기 출력 단자에 결합되고;
    상기 제1 제어기는 상기 출력 신호가 논리적으로 상기 이전 신호와 동일하게 된 후에 상기 발진 기준과 출력 신호를 비교하도록 결합된 것을 특징으로 하는 통신 시스템.
  36. 제32항에 있어서,
    상기 입력 신호는 싱글 엔드형인 것을 특징으로 하는 통신 시스템.
  37. 제32항에 있어서,
    상기 발진 기준은 상기 입력 신호와 동기되는 것을 특징으로 하는 시스템.
  38. 제32항에 있어서,
    상기 발진 기준은 전압 및 타이밍 속성을 제공하는 것을 특징으로 하는 통신 시스템.
  39. 제32항에 있어서,
    상기 발진 기준은 무효화되는 것을 특징으로 하는 통신 시스템.
  40. 제32항에 있어서,
    상기 발진 기준은 스루 레이트가 발진 기준의 사이클 타임의 1/2과 실질적으로 동일한 발진 소스 동기 전압 및 타이밍 기준을 포함하는 것을 특징으로 하는 통신 시스템.
  41. 제32항에 있어서,
    발진 기준 보수 신호를 수신하는 제3 입력 단자와;
    상기 제2 및 제3 입력 단자에 결합되고 상기 보수 신호와 입력 신호를 비교하여 제2 결과를 발생하는 제2 비교기와;
    상기 제2 비교기에 결합되고 상기 이전 신호에 기초하여 상기 제2 비교기를 출력 단자에 결합하는 제2 제어기를 더 포함하는 것을 특징으로 하는 통신 시스템.
  42. 제30항에 있어서,
    상기 송신기는 메모리 제어기를 포함하고;
    상기 수신기는 메모리를 포함하는 것을 특징으로 하는 통신 시스템.
  43. 제30항에 있어서,
    상기 송신기는 마이크로프로세서를 포함하고;
    상기 수신기는 시스템 제어기를 포함하는 것을 특징으로 하는 통신 시스템.
  44. 제43항에 있어서,
    상기 시스템 제어기는 메모리 제어기를 포함하는 것을 특징으로 하는 통신 시스템.
  45. 이전 신호로부터 후속 신호로의 전이를 검출하기 위한 신호 수신기 시스템에 있어서,
    (a) 상기 이전 신호와 논리적으로 동일한 출력 신호를 제공하는 출력 단자와;
    (b) 제1 수신기와;
    (c) 상기 제1 수신기에 병렬 접속되는 제2 수신기를 포함하며,
    상기 제1 수신기는,
    (i) 상기 발진 기준과 상기 후속 신호를 비교하여 제1 결과를 발생하는 제1 비교기와;
    (ii) 상기 제1 비교기에 결합되어 상기 제1 결과를 상기 출력 단자에 공급하기 위한 제1 스위치와;
    (iii) 상기 제1 스위치에 결합되고 상기 발진 기준과 상기 출력 신호를 비교하여 상기 제1 스위치를 제어하기 위한 제어 신호를 발생하는 제1 제어기를 포함하고,
    상기 제2 수신기는,
    (i) 상기 발진 기준 보수 신호와 상기 후속 신호를 비교하여 제2 결과를 발생하는 제2 비교기와;
    (ii) 상기 제2 비교기에 결합되어 상기 제2 결과를 상기 출력 단자에 공급하기 위한 제2 스위치와;
    (iii) 상기 제2 스위치에 결합되고 상기 발진 기준 보수 신호와 상기 출력 신호를 비교하여 상기 제2 스위치를 제어하기 위한 제어 신호를 발생하는 제2 제어기를 포함하는 것을 특징으로 하는 신호 수신기 시스템.
  46. 제45항에 있어서,
    상기 제1 결과는 출력 신호를 상기 이전 신호로부터 제1 결과쪽으로 조종하기 위해 상기 출력 단자에 결합되고;
    상기 제1 제어기는 상기 출력 신호가 논리적으로 상기 이전 신호와 동일하게 유지되고 있는 동안에 상기 발진 기준과 출력 신호를 비교하도록 결합되며;
    상기 제2 제어기는 상기 출력 신호가 논리적으로 상기 이전 신호와 동일하게 유지되고 있는 동안에 상기 보수 신호와 출력 신호를 비교하도록 결합된 것을 특징으로 하는 신호 수신기 시스템.
  47. 제45항에 있어서,
    상기 제1 결과는 출력 신호를 상기 이전 신호로부터 제1 결과쪽으로 조종하기 위해 상기 출력 단자에 결합되고;
    상기 제1 제어기는 상기 출력 신호가 논리적으로 상기 이전 신호와 동일하게 된 후에 상기 발진 기준과 출력 신호를 비교하도록 결합되며;
    상기 제2 제어기는 상기 출력 신호가 논리적으로 상기 이전 신호와 동일하게 된 후에 상기 보수 신호와 출력 신호를 비교하도록 결합된 것을 특징으로 하는 신호 수신기 시스템.
  48. 송신 시스템에 있어서,
    슬루 레이트가 발진 기준의 사이클 주기의 대략 1/2인 발진 소스 동기 전압 및 타이밍 기준을 발생하는 발생기와;
    상기 발생기에 결합되고 상기 신호와 발진 기준을 수신기에 송신하는 송신기를 포함하는 것을 특징으로 하는 송신 시스템.
  49. 입력 신호를 이전 신호와 비교하는 방법에 있어서,
    발진 기준 및 그 보수 신호를 얻는 단계와;
    입력 신호를 수신하는 단계와;
    제1 결과를 발생하기 위해 상기 발진 기준과 입력 신호를 제1 비교기에서 비교하는 단계와;
    제2 결과를 발생하기 위해 상기 보수 신호와 입력 신호를 제2 비교기에서 비교하는 단계와;
    상기 이전 신호에 기초한 제어 신호를 사용하여 상기 제1 결과 또는 제2 결과가 출력 신호로써 통과하는 것을 제어하는 단계를 포함하는 것을 특징으로 하는 방법.
  50. 제49항에 있어서,
    상기 이전 신호는 상기 제1 비교기를 통해 출력 신호로써 통과되었고;
    입력 신호는 상기 이전 신호와 논리적으로 동일하며;
    제어 신호는 상기 제2 결과가 출력 신호로써 통과되게 허용하는 것을 특징으로 하는 방법.
  51. 제49항에 있어서,
    상기 이전 신호는 상기 제1 비교기를 통해 출력 신호로써 통과되었고;
    입력 신호는 상기 이전 신호와 논리적으로 반대이며;
    제어 신호는 상기 제1 결과가 출력 신호로써 통과되게 허용하는 것을 특징으로 하는 방법.
  52. 복수의 소규모 전압 스윙 싱글 엔드형 신호를 송신 및 수신하는 방법에 있어서,
    소스로부터의 복수의 소규모 전압 스윙 싱글 엔드형 신호를 수신기로 송신하는 단계와;
    상기 싱글 엔드형 신호의 전이시에 실질적으로 동일한 슬루 레이트를 갖는 한쌍의 보수 발진 기준을 상기 소스로부터 수신기로 실질적으로 평행하게 송신하는 단계와;
    상기 수신기에서 상기 복수의 신호 및 발진 기준을 수신하는 단계와;
    상기 신호와 발진 기준을 비교하여 출력을 발생하는 단계와;
    신호 전이시에 상기 출력을 수신기 출력 단자에 공급하는 단계와;
    상기 신호 비전이시에 상기 출력을 상기 수신기 출력 단자로부터 분리하는 단계를 포함하는 것을 특징으로 하는 방법.
  53. 제52항에 있어서,
    상기 소스는 버스상의 송신 선로를 경유하여 상기 수신기에 결합되고, 상기 버스는 송신 선로의 특성 임피던스에 의해 양단부에서 종단되는 것을 특징으로 하는 방법.
  54. 제52항에 있어서,
    상기 소스는 내부적으로 양단부에서 종단되는 점대점 접속을 통하여 상기 수신기에 결합되는 것을 특징으로 하는 방법.
    [청구항 54]
    제52항에 있어서,
    상기 소스는 디바이스 블록을 포함하고, 상기 수신기는 디바이스내 p채널 풀업 터미네이터를 가진 동일 디바이스의 다른 블록을 포함하는 것을 특징으로 하는 방법.
  55. 제52항에 있어서,
    상기 신호는 1볼트 이하의 소규모 전압 스윙을 갖는 것을 특징으로 하는 방법.
  56. 제52항에 있어서,
    상기 신호는 공급 전압의 40% 이하의 소규모 전압 스윙을 갖는 것을 특징으로 하는 방법.
  57. 제52항에 있어서,
    상기 신호는 600MHz 이상의 속도로 송신되는 신호에 대한 신호 속도의 110% 이하의 슬루 레이트를 갖는 것을 특징으로 하는 방법.
  58. 제52항에 있어서,
    상기 발진 기준들은 실질적으로 동일한 진동(swing)을 갖는 것을 특징으로 하는 방법.
  59. 제52항에 있어서,
    상기 발진 기준들은 실질적으로 동일한 로딩(loading)을 갖는 것을 특징으로 하는 방법.
  60. 복수의 소규모 전압 스윙 싱글 엔드형 신호를 송신 및 수신하는 방법에 있어서,
    소스로부터의 복수의 소규모 전압 스윙 싱글 엔드형 신호를 2개의 비교기 및 출력 단자를 구비하는 수신기로 송신하는 단계와;
    상기 싱글 엔드형 신호의 전이시에 실질적으로 동일한 슬루 레이트를 갖는 한쌍의 보수 발진 기준을 상기 소스로부터 수신기로 실질적으로 평행하게 송신하는 단계와;
    상기 수신기에서 상기 복수의 신호 및 발진 기준들을 수신하는 단계와;
    상기 출력 단자상의 현재의 논리값 및 하나의 발진 기준의 현재값에 기초하여 상기 비교기들 중 하나만을 상기 출력 단자에 결합하는 단계와;
    다른 비교기를 분리하는 단계를 포함하는 것을 특징으로 하는 방법.
  61. 제60항에 있어서,
    상기 결합 단계는 상기 싱글 엔드형 신호의 전이시에 하나의 비교기만을 출력 단자에 결합하는 단계를 포함하는 것을 특징으로 하는 방법.
  62. 제60항에 있어서,
    상기 결합 단계는 상기 싱글 엔드형 신호의 비전이시에 하나의 비교기만을 분리하고 다른 비교기를 결합하는 단계를 포함하는 것을 특징으로 하는 방법.
  63. 제63항에 있어서,
    상기 다른 비교기는 출력 단자에서 현재의 논리값을 복원하는 출력 신호를 제공하는 것을 특징으로 하는 방법.
  64. 제61항에 있어서,
    상기 비교기들은 싱글 엔드형 신호들을 발진 기준과 비교하여 출력 신호를 발생하는 것을 특징으로 하는 방법.
  65. 제64항에 있어서,
    상기 하나의 비교기는 싱글 엔드형 신호의 전이시에 차동 신호로써 동일한 잡음 면역성을 갖는 차동 모드에서 상기 싱글 엔드형 신호를 감지하는 것을 특징으로 하는 방법.
  66. 제64항에 있어서,
    상기 다른 비교기는 싱글 엔드형 신호의 비전이시에 차동 신호로써 동일한 잡음 면역성을 갖는 차동 모드에서 상기 싱글 엔드형 신호를 감지하는 것을 특징으로 하는 방법.
  67. 제52항에 있어서,
    상기 소스는 디바이스 블록을 포함하고, 상기 수신기는 디바이스내 p채널 풀업 터미네이터를 가진 동일 디바이스의 다른 블록을 포함하는 것을 특징으로 하는 방법.
  68. 마스터단 및 슬레이브단을 갖는 제어 버스와;
    마스터단 및 슬레이브단을 갖는 제1 기준 버스와;
    상기 제1 기준 버스의 마스터단에 결합되고 상기 제1 기준 버스의 마스터단에 발진 기준을 송신하는 제1 기준 송신기와;
    마스터단 및 슬레이브단을 갖는 데이터 버스와;
    마스터단 및 슬레이브단을 갖는 제2 기준 버스와;
    상기 제2 기준 버스의 마스터단에 결합되고 상기 제2 기준 버스의 마스터단에 발진 기준을 송신하는 제2 기준 송신기와;
    상기 제2 기준 버스의 슬레이브단에 결합되고 상기 제2 기준 버스의 슬레이브단에 발진 기준을 송신하는 제3 기준 송신기와;
    상기 제어 버스의 마스터단에 결합되어 상기 제어 버스상에 제어 신호를 송신하고, 상기 데이터 버스의 마스터단에 결합되어 상기 제어 신호에 관련된 제1 데이터 신호를 상기 데이터 버스에 송신함과 동시에 상기 데이터 버스로부터의 제어 신호에 응답하여 제2 데이터 신호를 수신하며, 상기 제2 기준 버스의 마스터단에 결합되어 상기 제3 기준 송신기로부터의 발진 신호를 수신 및 이용하여 상기 제2 데이터 신호 내에서의 전이를 검출하는 마스터 디바이스와;
    상기 제어 버스의 슬레이브단에 결합되어 상기 마스터 디바이스로부터의 제어신호를 수신하고, 상기 제1 기준 버스의 슬레이브단에 결합되어 상기 제1 기준 송신기로부터의 발진 기준을 수신 및 이용하여 상기 제어 신호에서의 전이를 검출하며, 상기 데이터 버스의 슬레이브단에 결합되어 상기 마스터 디바이스로부터의 제어 신호에 관련된 제1 데이터 신호를 수신함과 동시에 상기 제어 신호에 응답하여 상기 제2 데이터 신호를 상기 마스터 디바이스에 송신하고, 상기 제2 기준 버스의 슬레이브단에 결합되어 상기 제2 기준 송신기로부터의 발진 기준을 수신 및 이용하여 상기 제1 데이터 신호에서의 전이를 검출하는 슬레이브 디바이스를 포함하는 것을 특징으로 하는 시스템.
  69. 제68항에 있어서,
    상기 제어 버스는 제1 부하를 갖고 상기 데이터 버스는 제2 부하를 갖는 것을 특징으로 하는 시스템.
  70. 제69항에 있어서,
    상기 제1 부하는 상기 제2 부하와 동일한 것을 특징으로 하는 시스템.
  71. 제69항에 있어서,
    상기 제1 부하는 상기 제2 부하와 상이한 것을 특징으로 하는 시스템.
  72. 제68항에 있어서,
    상기 제어 신호에 관련된 제3 데이터 신호를 전송하기 위한 제2 데이터 버스를 더 포함하는 것을 특징으로 하는 시스템.
  73. 제68항에 있어서,
    상기 제어 버스, 제1 기준 버스, 데이터 버스 및 제2 기준 버스는 각각 마스터단에서 내부 단자 저항을 가지며 슬레이브단에서 외부 단자 저항을 갖는 것을 특징으로 하는 시스템.
  74. 제68항에 있어서,
    상기 제어 버스에 결합되어 상기 마스터 디바이스로부터 제어신호를 수신하고, 상기 제1 기준 버스에 결합되어 상기 제1 기준 송신기로부터 발진 기준을 수신하며, 상기 데이터 버스에 결합되어 상기 마스터 디바이스로부터 데이터 신호를 수신함과 동시에 상기 마스터 디바이스에 데이터 신호를 송신하고, 상기 제2 기준 버스에 결합되어 상기 제2 기준 송신기로부터 발진 기준을 수신하는 제2 슬레이브 디바이스를 더 포함하는 것을 특징으로 하는 시스템.
  75. 제74항에 있어서,
    상기 제1 슬레이브 디바이스를 상기 제2 슬레이브 디바이스에, 그리고 그 다음에 마스터 디바이스에 결합하는 클록 버스와;
    상기 마스터 디바이스에서 상기 제1 및 제2 슬레이브 디바이스로부터의 신호를 실질적으로 동시에 수신할 수 있도록 상기 클록 버스에 클록 신호를 발생하는 클록 소스를 더 포함하는 것을 특징으로 하는 시스템.
  76. 마스터 디바이스를 사용하여 제어 신호를 제어 버스를 통해 제1 슬레이브 디바이스에 송신하는 단계와;
    제어 신호에서의 전이를 검출하기 위해 제1 기준 버스를 통해 제1 발진 기준을 상기 제1 슬레이브 디바이스에 송신하는 단계와;
    마스터 디바이스를 사용하여 제어 신호와 관련된 제1 데이터 신호를 제1 데이터 버스를 통해 제1 슬레이브 디바이스에 송신하는 단계와;
    제1 데이터 신호에서의 전이를 검출하기 위해 제2 기준 버스를 통해 제2 발진 기준을 상기 제1 슬레이브 디바이스에 송신하는 단계를 포함하는 것을 특징으로 하는 방법.
  77. 제76항에 있어서,
    제1 부하를 상기 제어 버스에 인가하고 제2 부하를 상기 제1 데이터 버스에 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  78. 제77항에 있어서,
    상기 제1 부하는 상기 제2 부하와 동일한 것을 특징으로 하는 방법.
  79. 제77항에 있어서,
    상기 제1 부하는 상기 제2 부하와 상이한 것을 특징으로 하는 방법.
  80. 제76항에 있어서,
    마스터 디바이스를 사용하여 상기 제어 신호와 관련된 제2 데이터 신호를 제2 데이터 버스를 통해 제1 슬레이브 디바이스에 송신하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  81. 제76항에 있어서,
    상기 제어 버스, 제1 기준 버스, 제1 데이터 버스 및 제2 기준 버스를 각각일단부에서 내부 단자 저항으로, 타단부에서 외부 단자 저항으로 종단시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  82. 제76항에 있어서,
    마스터 디바이스와 상기 제1 슬레이브 디바이스 사이에 제2 슬레이브 디바이스를 제공하는 단계와;
    제1 슬레이브 디바이스로부터 제2 슬레이브 디바이스로, 그 다음에 마스터 디바이스로 결합되는 클록 버스를 제공하는 단계와;
    상기 마스터 디바이스에서 상기 제1 및 제2 슬레이브 디바이스로부터의 신호를 실질적으로 동시에 수신할 수 있도록 상기 클록 버스상에 클록 신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  83. 마스터 디바이스로부터 제어 버스를 통해 제어신호를 수신하는 단계와;
    상기 제어 신호에서의 전이를 검출하기 위해 제1 기준 버스를 통해 제1 발진 기준을 수신하는 단계와;
    상기 제어 신호에 관련된 제1 데이터 신호를 제1 데이터 버스를 통해 상기 마스터 디바이스로부터 수신하는 단계와;
    상기 제1 데이터 신호에서의 전이를 검출하기 위해 제2 발진 기준을 제2 기준 버스를 통해 수신하는 단계를 포함하는 것을 특징으로 하는 방법.
  84. 마스터 디바이스를 사용하여 제어 신호를 제어 버스를 통해 제1 슬레이브 디바이스에 송신하는 단계와;
    상기 제어 신호에서의 전이를 검출하기 위해 제1 발진 기준을 제1 기준 버스를 통해 상기 제1 슬레이브 디바이스에 송신하는 단계와;
    마스터 디바이스를 사용하고 상기 제어 신호에 응답하여 제1 데이터 신호를 제1 데이터 버스를 통해 상기 제1 슬레이브 디바이스로부터 수신하는 단계와;
    상기 제1 데이터 신호에서의 전이를 검출하기 위해 제2 발진 기준을 제2 기준 버스를 통해 상기 제1 슬레이브 디바이스로부터 수신하는 단계를 포함하는 것을 특징으로 하는 방법.
  85. 제84항에 있어서,
    제1 부하를 상기 제어 버스에 인가하고 제2 부하를 상기 제1 데이터 버스에 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  86. 제85항에 있어서,
    상기 제1 부하는 상기 제2 부하와 동일한 것을 특징으로 하는 방법.
  87. 제85항에 있어서,
    상기 제1 부하는 상기 제2 부하와 상이한 것을 특징으로 하는 방법.
  88. 제84항에 있어서,
    상기 제어 신호에 응답하여 제2 데이터 신호를 제2 데이터 버스를 통해 제1 슬레이브 디바이스로부터 수신하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  89. 제84항에 있어서,
    상기 제어 버스, 제1 기준 버스, 제1 데이터 버스 및 제2 기준 버스를 각각일단부에서 내부 단자 저항으로, 타단부에서 외부 단자 저항으로 종단시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  90. 제84항에 있어서,
    마스터 디바이스와 상기 제1 슬레이브 디바이스 사이에 제2 슬레이브 디바이스를 제공하는 단계와;
    제1 슬레이브 디바이스로부터 제2 슬레이브 디바이스로, 그 다음에 마스터 디바이스로 결합되는 클록 버스를 제공하는 단계와;
    상기 마스터 디바이스에서 상기 제1 및 제2 슬레이브 디바이스로부터의 신호를 실질적으로 동시에 수신할 수 있도록 상기 클록 버스상에 클록 신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  91. 마스터 디바이스로부터 제어 버스를 통해 제어신호를 수신하는 단계와;
    상기 제어 신호에서의 전이를 검출하기 위해 제1 기준 버스를 통해 제1 발진 기준을 수신하는 단계와;
    상기 제어 신호에 응답하여 데이터 신호를 데이터 버스를 통해 상기 마스터 디바이스에 송신하는 단계와;
    상기 데이터 신호에서의 전이를 검출하기 위해 제2 발진 기준을 제2 기준 버스를 통해 상기 마스터 디바이스에 송신하는 단계를 포함하는 것을 특징으로 하는 방법.
  92. 제어 버스 포트와;
    제1 기준 버스 포트와;
    상기 제1 기준 버스 포트에 결합되어 발진 기준을 송신하는 제1 기준 송신기와;
    제1 데이터 버스 포트와;
    제2 기준 버스 포트와;
    상기 제2 기준 버스 포트에 결합되어 발진 기준을 송신하는 제2 기준 송신기와;
    상기 제어 버스에 결합되어 제어 신호를 상기 제어 버스 포트에 송신하고, 상기 제1 데이터 버스 포트에 결합되어 상기 제어 신호에 관련된 제1 데이터 신호를 제1 데이터 버스 포트에 송신함과 동시에 상기 제어 신호에 응답하여 제2 데이터 신호를 상기 제1 데이터 버스 포트로부터 수신하며, 상기 제2 기준 버스 포트에 결합되어 제2 기준 버스 포트로부터의 입력 발진 기준을 수신 및 이용하여 상기 제2 데이터 신호에서의 전이를 검출하는 마스터 디바이스를 포함하는 것을 특징으로 하는 시스템.
  93. 제92항에 있어서,
    상기 제어 버스 포트는 제1 부하를 가지며 데이터 버스 포트는 제2 부하를 갖는 것을 특징으로 하는 시스템.
  94. 제93항에 있어서,
    상기 제1 부하는 상기 제2 부하와 동일한 것을 특징으로 하는 시스템.
  95. 제93항에 있어서,
    상기 제1 부하는 상기 제2 부하와 상이한 것을 특징으로 하는 시스템.
  96. 제92항에 있어서,
    상기 마스터 디바이스에 결합된 제2 데이터 버스 포트를 더 포함하고, 상기 마스터 디바이스는 상기 제어 신호에 관련된 제3 데이터 신호를 제2 데이터 버스 포트에 송신함과 동시에 상기 제어 신호에 응답하여 제4 데이터 신호를 상기 제2데이터 버스 포트로부터 수신하는 것을 특징으로 하는 시스템.
  97. 제92항에 있어서,
    상기 제어 버스 포트, 제1 기준 버스 포트, 데이터 버스 포트 및 제2 기준 버스 포트는 각각 내부 단자 저항을 갖는 것을 특징으로 하는 시스템.
  98. 제92항에 있어서,
    상기 제어 버스 포트에 결합되어 상기 마스터 디바이스로부터 제어신호를 수신하고, 상기 제1 기준 버스 포트에 결합되어 상기 제1 기준 송신기로부터 제1 발진 기준을 수신하며, 제1 데이터 버스 포트에 결합되어 상기 마스터 디바이스로부터 제1 데이터 신호를 수신함과 동시에 상기 마스트 디바이스에 제2 데이터 신호를 송신하고, 상기 제2 기준 버스 포트에 결합되어 상기 제2 기준 송신기로부터 제2 발진 기준을 수신하는 슬레이브 디바이스를 더 포함하는 것을 특징으로 하는 시스템.
  99. 제98항에 있어서,
    상기 슬레이브 디바이스로부터 클록 버스 포트를 통해 클록 신호를 수신하기 위한 클록 버스 포트를 더 포함하는 것을 특징으로 하는 시스템.
  100. 제어 버스 포트와;
    제1 기준 버스 포트와;
    데이터 버스 포트와;
    제2 기준 버스 포트와;
    상기 제2 기준 버스 포트에 결합되고 이 제2 기준 버스 포트에 발진 기준을 송신하기 위한 제1 기준 송신기와;
    상기 제어 버스 포트에 결합되어 상기 제어 버스 포트로부터 제어 신호를 수신하고, 상기 제1 기준 버스 포트에 결합되어 상기 제1 기준 버스 포트로부터 발진 기준을 수신 및 이용하여 상기 제어 신호에서의 전이를 검출하며, 상기 데이터 버스 포트에 결합되어 상기 제어 신호에 관련된 제1 데이터 신호를 상기 데이터 버스 포트로부터 수신함과 동시에 상기 제어 신호에 응답하여 제2 데이터 신호를 상기 데이터 버스 포트에 전송하고, 상기 제2 기준 버스 포트에 결합되고 상기 제2 기준 버스 포트로부터 발진 기준을 수신 및 이용하여 상기 데이터 신호에서의 전이를 검출하는 제1 슬레이브 디바이스를 포함하는 것을 특징으로 하는 시스템.
  101. 제100항에 있어서,
    상기 제어 버스 포트는 제1 부하를 가지며 데이터 버스 포트는 제2 부하를 갖는 것을 특징으로 하는 시스템.
  102. 제101항에 있어서,
    상기 제1 부하는 상기 제2 부하와 동일한 것을 특징으로 하는 시스템.
  103. 제101항에 있어서,
    상기 제1 부하는 상기 제2 부하와 상이한 것을 특징으로 하는 시스템.
  104. 제100항에 있어서,
    상기 제1 슬레이브 디바이스에 결합되어 상기 제어 신호와 관련된 제3 데이터 신호를 수신하고 상기 제어 신호에 응답하여 제4 데이터 신호를 송신하는 제2 데이터 버스 포트를 더 포함하는 것을 특징으로 하는 시스템.
  105. 제100항에 있어서,
    상기 제어 버스 포트, 제1 기준 버스 포트, 데이터 버스 포트 및 제2 기준 버스 포트는 각각 외부 단자 저항을 갖는 것을 특징으로 하는 시스템.
  106. 제100항에 있어서,
    클록 버스 포트와;
    상기 클록 버스 포트로부터 상기 마스터 디바이스로 클록 신호를 발생하기 위한 클록 소스를 더 포함하는 것을 특징으로 하는 시스템.
  107. 제어 버스를 통해 제어 신호를 제1 슬레이브 디바이스에 송신하는 수단과;
    상기 제어 신호에서의 전이를 검출하기 위해 제1 기준 버스를 통해 제1 발진기준을 상기 제1 슬레이브 디바이스에 송신하는 수단과;
    상기 제어 신호에 관련된 제1 데이터 신호를 제1 데이터 버스를 통해 상기 제1 슬레이브 디바이스에 송신하는 수단과;
    상기 제1 데이터 신호에서의 전이를 검출하기 위해 제2 발진 기준을 제2 기준 버스를 통해 상기 제1 슬레이브 디바이스에 송신하는 수단을 포함하는 것을 특징으로 하는 시스템.
  108. 마스터 디바이스로부터 제어 버스를 통해 제어 신호를 수신하는 수단과;
    상기 제어 신호에서의 전이를 검출하기 위해 제1 발진 기준을 제1 기준 버스를 통해 수신하는 수단과;
    상기 제어 신호에 관련된 제1 데이터 신호를 제1 데이터 버스를 통해 상기 마스터 디바이스로부터 수신하는 수단과;
    상기 제1 데이터 신호에서의 전이를 검출하기 위해 제2 발진 기준을 제2 기준 버스를 통해 수신하는 수단을 포함하는 것을 특징으로 하는 시스템.
  109. 제어 버스를 통해 제어 신호를 제1 슬레이브 디바이스에 송신하는 수단과;
    상기 제어 신호에서의 전이를 검출하기 위해 제1 기준 버스를 통해 제1 발진 기준을 상기 제1 슬레이브 디바이스에 송신하는 수단과;
    상기 제어 신호에 응답하여 제1 데이터 신호를 제1 데이터 버스를 통해 상기 제1 슬레이브 디바이스로부터 수신하는 수단과;
    상기 제1 데이터 신호에서의 전이를 검출하기 위해 제2 발진 기준을 제2 기준 버스를 통해 상기 제1 슬레이브 디바이스로부터 수신하는 수단을 포함하는 것을 특징으로 하는 시스템.
  110. 마스터 디바이스로부터 제어 버스를 통해 제어 신호를 수신하는 수단과;
    상기 제어 신호에서의 전이를 검출하기 위해 제1 발진 기준을 제1 기준 버스를 통해 수신하는 수단과;
    상기 제어 신호에 응답하여 데이터 신호를 데이터 버스를 통해 상기 마스터 디바이스에 송신하는 수단과;
    상기 데이터 신호에서의 전이를 검출하기 위해 제2 발진 기준을 제2 기준 버스를 통해 상기 마스터 디바이스에 송신하는 수단을 포함하는 것을 특징으로 하는 시스템.
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