KR100417543B1 - 고속 입력 버퍼 - Google Patents

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Abstract

메모리 회로와 같이 이에 결합된 집적회로를 갖는 데이터 버스를 기술한다. 집적회로는 고속 데이터 전송을 수신하여 래치하도록 된 입력 버퍼회로를 포함한다. 입력 버퍼회로는 감지회로를 등화하며, 입력 데이터를 샘플하고, 샘플된 입력 데이터를 감지하며, 입력 클록 사이클의 상이한 상들 동안에 감지된 데이터를 래치한다. 고속 데이터 전송을 갖는 데이터 전송을 수신하기 위해 2개의 수신기 회로를 갖는 입력 버퍼회로를 기술한다.

Description

고속 입력 버퍼{High speed input buffer}
통상적으로, 집적회로들은 추가의 회로와 통신하는데 사용되는 많은 입력/출력 핀들을 포함한다. 예를 들면, 다이나믹 랜덤 액세스 메모리(DRAM)와 같은 집적화된 메모리 장치는 메모리 동작 제어신호들을 수신하는 제어 입력들, 및 외부 시스템이나 프로세서와 양방향 데이터 통신을 위한 데이터 핀들을 포함한다.
최근의 집적회로들의 데이터 전송속도는 주로 내부 회로의 동작속도들에 의해 제한된다. 즉, 많은 집적회로들의 용량보다 더 빠른 속도로 회로들간에 신호를 전송할 수 있는 통신망이 개발되었다. 더 빠른 회로의 필요성을 해결하기 위해서, 일군의 집적회로들은 공통버스에 결합될 수 있다. 이러한 구성에서, 각각의 집적회로는 고속으로 전송되는 데이터를 공유하기 위해서 다른 집적회로들과 조화된 방식으로 동작한다. 예를 들면, DRAM, 스태틱 RAM, 혹은 판독전용 메모리들(ROMs)과 같은 일군의 메모리 장치들은 공통의 데이터 버스에 접속될 수 있다. 버스의 데이터 속도는 실질적으로 개개의 메모리들의 가능한 동작속도보다 더 빠르다. 그러므로, 각각의 메모리는 한 메모리가 수신된 데이터를 처리하고 있는 동안에 다른 메모리는 새로운 데이터를 수신하도록 동작된다. 적정 수의 메모리 장치들 및 유용한 제어 시스템을 제공함으로써, 매우 빠른 속도의 데이터 전송들이 달성될 수 있다.
데이터 통신신호들의 전송속도가 계속 증가함에 따라, 각각의 집적회로에서 데이터를 정확하게 수신하기 위한 새로운 회로 및 방법들이 요구되고 있다. 제안된 한 해결책은 미국특허 제5,513,327호에 기술된 버스 인터페이스이다. 이 버스 인터페이스는 데이터를 래치(latch)하기 위해서 에지에서 트리거(edge triggered)되는 2개의 수신기를 사용한다. 제1 수신기는 클록신호의 상승에지에 응답하여 동작하며, 제2 수신기는 클록의 하강에지에 응답하여 동작한다. 더욱이, 데이터 버스는 중간 전원레벨에서 종단되지 않고 출력은 개방형 드레인 구성을 사용한 버스 상으로 전송된다.
상술한 이유 및 본 명세서를 숙독하여 이해하였을 때 이 분야에 통상의 지식을 가진 자들에게 명백하게 될 이하 기술되는 다른 이유로, 이 기술에선, 버스 클록의 천이에 응답하여 데이터를 수신하도록, 독립적으로, 혹은 다른 입력 버퍼와 조합하여 동작할 수 있는 고속 입력 버퍼가 필요하게 되었다.
본 발명은 일반적으로 집적회로들에 관한 것으로, 특히 고속 데이터 전송들을 수신할 수 있는 데이터 입력 버퍼들에 관한 것이다.
도 1은 메모리 버스를 도시한 도면.
도 2는 대안으로서의 메모리 버스를 도시한 도면.
도 3은 이중 수신기 입력 버퍼 회로의 블록도.
도 4는 단일 수신기의 고속 입력 버퍼의 개략도.
도 5는 도 4의 입력 버퍼 동작에 대한 타이밍도.
도 6은 도 4의 입력 버퍼의 선택전압의 타이밍도.
도 7은 대안으로서의 고속 입력 버퍼의 개략도.
도 8a, b, c는 도 7의 입력 버퍼의 동작의 타이밍도.
도 9는 출력 구동기 회로의 개략도.
도 10은 고속 입력 버퍼를 탑재한 메모리 장치의 블록도.
집적회로 데이터 전송에 대한 상술한 문제들 및 다른 문제들은 본 발명에 의해 해결되며 이는 다음 명세서를 읽고 검토함으로써 이해될 것이다. 각각의 클록신호에 대해 데이터 신호들을 등화하고, 샘플링하며 감지하고 래치하는 입력 버퍼 회로를 기술한다.
특히, 본 발명은 고속 데이터 버스에 결합되도록 적응된 입력 버퍼회로를 기술한다. 입력 버퍼회로는 데이터 입력 노드 및 데이터 버스 단자전압(data bus termination voltage)에 선택적으로 결합되는 차동 감지 증폭기 회로(differential sense amplifier circuit)를 포함한다. 등화회로(equilibration circuit)는 차동 감지 증폭기 회로 및 데이터 버스 단자회로에 접속되어, 등화신호에 응답하여 차동 감지 증폭기 회로를 데이터 버스 단자전압에 등화시킨다. 샘플신호에 응답하여 데이터 입력노드 및 데이터 버스 단자전압을 차동 감지 증폭기 회로에 선택적으로 결합하는 결합회로(coupling circuitry)를 구비한다. 입력회로는 감지신호에 응답하여 차동 감지 증폭기 회로를 활성화시키는 감지 증폭기 활성화 회로(sense amplifier activation circuitry)를 더 포함한다. 래치회로는 차동 감지 증폭기 회로에 결합된다. 래치회로는 래치신호에 응답하여 차동 감지 증폭기 회로의 데이터 상태를 래치하도록 되어 있다.
바람직한 실시예들의 다음 상세한 설명에서, 본 명세서의 일부를 이루며, 본 발명이 실시될 수 있는 특정한 바람직한 실시예를 예시로서 보인 본 발명이 실현될 수 있는 첨부한 도면을 참조한다. 이들 실시예들은 이 분야에 통상의 지식을 가진자들이 본 발명을 실시할 수 있을 정도로 상세하게 기술되었으며, 본 발명의 정신 및 범위로부터 벗어남이 없이 논리적, 기계적 및 전기적 변경이 행해질 수 있다는 것을 알아야 한다. 따라서 본 발명은 다음의 상세한 설명에 제한되지 않는다.
도 1은 복수의 통신라인들(106)을 통해 많은 집적회로들(104(0)-104(x))에 제어 및 데이터 신호들을 제공하는 제어회로(102)를 포함하는 메모리 버스(100)를 간단하게 도시한 것이다. 통신라인들은 단자전압(Vterm)에 결합된 적합한 단자회로(108)(보통 저항기로서 예시됨)로 종단된다.
도 2는 복수의 통신라인들(116)을 통해 제어 및 데이터 신호들을 많은 집적회로들(104(0)-104(x) 및 114(0)-114(x))에 제공하는 중앙에 놓인 제어회로(102)를 포함하는 메모리 버스(112)를 간단하게 도시한 것이다. 통신라인들은 단자전압(Vterm)에 결합된 적합한 단자회로(118(1) 및 118(2))(보통 저항기로서 예시됨)로 그 양단이 종단된다. Vterm의 바람직한 값은 1/2(Vdd-Vss)이나, 임의의 중간의 공급레벨일 수 있다.
도 3은 데이터 입력(120)에 접속된 입력 버퍼(119)의 블록도이다. 버퍼는 병렬로 접속된 2개의 수신기 회로들(122, 126) 및 2개의 래치회로들(124, 128)을 포함한다. 각각의 래치회로는 노드(130)(데이터-기수*) 혹은 노드(132)(데이터-우수*)로 데이터를 출력한다. 수신기들은 버스라인에 제공된 공통 데이터 클록신호의 상이한 상들로부터 동작한다. 그러므로, 수신기들은 에지에서 트리거되는 것이 아니라 내부 버니어(vernier) 지연들을 사용하여 제어된다. 버니어 지연들은 유효한 데이터 수신을 최대화하기 위해서 시스템 기동시 조정된다. 즉, 유효한 데이터가 있을 때 데이터 샘플링이 행해지고 클록신호의 에지 천이(edge transition)로 한정되지 않도록 지연이 조정된다. 예시된 이중의 수신기 입력 버퍼는 초당 800 메가비트의 범위로 고속 데이터 통신에 사용될 수 있다. 이를테면 초당 400 메가비트의 느린 데이터 전송속도에 있어서는 단일의 수신기 및 래치회로를 입력 버퍼에 사용할 수 있다.
도 4를 참조하여, 내부 데이터 신호(Data)를 출력(156)에 출력하기 위해서 수신기(152) 및 래치회로(154)를 사용하는 고속 입력 버퍼(150)를 기술한다. 수신기(152) 회로는 다른 집적회로에 결합된 버스에 제공되는 공통 클록신호의 다른 상에 기초한 내부신호들에 응답하여 동작한다. 내부신호들은 등화신호(EQ*), 감지신호(감지), 샘플 신호(샘플)이다. 수신기는 버스 단자전압(Vterm)에 접속되며 데이터 입력 접속(120)을 통해 버스 데이터 라인에 접속된다.
수신기(152)는 한 쌍의 교차결합된 p형 트랜지스터들을 갖는 p형 감지 증폭기 회로(158), 및 한 쌍의 교차결합된 n형 트랜지스터들을 갖는 n형 감지 증폭기를 포함한다. 등화회로(162)는 감지 증폭기(노드 A 및 B)의 공통 노드를 Vterm에 등화시키기 위해 제공된 것이다. 결합회로(164, 166)는 샘플신호에 응답하여 노드(12) 및 Vterm을 노드 A 및 B에 각각 선택적으로 결합하기 위해서 제공된 것이다. 입력 버퍼의 동작을 이해하기 위해서 도 5의 타이밍도를 참조한다.
도 5에 도시한 바와 같이, 등화신호(EQ*)는 등화회로(162)의 트랜지스터들(168, 170, 172)을 활성화하기 위해 시간 t1에서 로우로 천이한다. 트랜지스터들(170, 172)은 노드 B 및 A를 각각 단자전압 Vterm에 결합한다. 그러므로, 감지 증폭기들은 버스 단자전압으로 등화된다. 시간 t2에서, 등화회로는 비활성되고, 샘플신호는 하이로 천이하고 결합회로(164)를 활성화시켜 입력(120)을 노드 A에 결합한다. 마찬가지로 결합회로(166)는 노드 B를 단자전압 Vterm에 결합하도록 활성화된다. 시간 t2에서 감지신호가 로우로 되어, p-감지 증폭기 회로(158)의 노드(180)는 로우로 결합되고, n-감지 증폭기의 노드(174)는 트랜지스터(176)을 통해 Vterm에 결합된다. 시간 t3에서, 감지 신호는 하이로 천이하고 트랜지스터(178)을 활성화시키고 노드(174)를 접지에 결합한다. 샘플 신호는 노드들 A 및 B가 분리되도록 로우로 천이하여 p-감지 증폭기 및 n-감지 증폭기가 노드 A 및 B를 적합한 전압 레벨로 증폭하게 된다. 래치* 신호는 시간 t3에서 하이로 천이하여 래치회로(154)를 활성화시킨다. 따라서, 결합회로(182)는 노드 B의 역을 인버터 회로(184)에 결합하도록 활성화된다. 래치* 신호가 로우 상태로 되돌아 갈 때, 회로(182)는 비활성화되고 회로(186)는 활성화되어 인버터(184)를 래치한다. 래치가 노드 B에 접속되어 있어도, 래치회로(154)는 노드 A에 결합될 수 있으며 본 발명을 제한하려는 것은 아니다. 도 5에 도시된 신호는 외부에서 수신된 클록신호에 응답하여 내부에서 발생됨을 이 분야에 통상의 지식을 가진자들은 알 것이다. 따라서, 입력 데이터 버퍼는 클록신호의 상이한 상들로부터 동작된다.
도 6은 하이 입력 데이터 신호를 수신하였을 때 노드들 A 및 B와 출력노드(156)에 대한 전압을 도시한 것이다. 시간 t1에서 노드들 A 및 B는 Vterm으로 등화된다. 시간 t2에서, 노드 A는 입력(120)에 결합되어 전압이 증가한다. 시간 t3에서, 감지 증폭기 회로가 활성화되고 노드들 A 및 B가 증폭된다. 동시에, 노드 B는 래치회로에 결합되고 156의 출력 데이터 신호는 노드 B에 결합된다.
도 7은 도 3에 도시한 바와 같이 2개의 병렬 수신기들(122, 126), 및 두 개의 래치회로들(124, 128)을 갖는 고속 입력 버퍼의 개략도이다. 수신기들(122, 126)은 일반적으로 수신기(152)의 회로를 포함하며 도 4를 참조하여 상술한 바와 같이 유사한 방법으로 동작한다. 도 8a, 8b, 8c의 타이밍도는 도 7의 고속 입력 버퍼의 동작을 도시한 것이다. DQ 라인 상의 제공된 데이터 신호는 두 수신기들(122, 126)의 각각의 샘플신호들의 상승에지에서 이들 수신기에 의해 샘플링된다. 그러므로, DQ라인은 2개의 수신기 회로들에 의해 샘플링된다. 출력들(데이터-우수* 및 데이터-기수*)은 함께 DQ라인에 제공된 데이터를 나타낸다. 외부 버스 클록 신호 및 외부클록의 주파수의 두배로 동작하는 내부 클록신호를 도시하였다. 등화신호들(EQ1* 및 EQ2*)은 실제적으로 클록신호들에 일치된다. 그와 같으므로 외부 클록신호는 논리적으로 1/2(EQ1* AND EQ2*)과 동일한 것으로서 정의될 수 있다. 샘플신호들은 데이터 신호들이 신호 피크 상태에 있을 때 DQ라인을 샘플링하기 위해 버니어 지연회로(vernier delay ciruit)를 사용하여 시간을 조정한다.
도 9는 집적회로의 데이터 출력 접속(DQ)에 접속된 푸시/풀 출력 구동기(200)의 개략도이다. 풀업 및 풀다운 신호들은 풀업 트랜지스터(206)나 풀다운 트랜지스터(208)를 활성화하도록 각각 노드들(202, 204)에 제공된다. 구동기 회로는 선택적 슬루 레이트 제어회로들(210;optional slew rate control circuits)을 구비하고 있다. 이들 제어회로들은 일련의 트랜지스터들을 선택적으로 활성화시키기 위해서 Vslew 신호를 사용하여 조정될 수 있다. 즉, 트랜지스터들 중 임의의 것을 활성화시킴으로써 병렬 저항기가 바이패스되고 회로의 응답시간이 변경된다. 따라서, 트랜지스터들(206, 208)의 활성화 타이밍이 조정될 수 있다.
풀업 구동 조정 회로(214;pullup drive adjust circuit)는 풀업 트랜지스터(206)에 결합된 전압을 조종하기 위해서 출력 구동기 회로(200) 내에 제공된다. 마찬가지로, 풀다운 구동 조종회로(216)는 풀다운 트랜지스터(206)에 결합된 전압을 조정하기 위해서 출력 구동기 회로(200) 내에 제공된다. 동작에서, 트랜지스터들(218)의 게이트들은 저항기들(220)을 바이패스하도록 선택적으로 활성화된다. 출력 구동기 회로를 조정하는 것은 집적회로가 버스에 설치된 후에 행해진다. 즉, 출력 구동기 전압들은 특정의 버스 시스템 요건에 맞도록 조정될 수 있다. 이 분야에 통상의 지식을 가진자들은 본 발명으로부터 벗어남이 없이 슬루 레이트 제어회로들이 제거될 수 있음을 알 것이다.
도 10은 상술한 바와 같이, 고속 입력버터(248)을 갖는 다이나믹 랜덤 액세스 메모리 장치(240)(DRAM)의 블록도이다. 메모리는 출력라인들(243)에 제공된 주소신호들에 응답하여 메모리 어레이(241)를 액세스하는 주소회로(242)를 포함한다. 제어회로(252)는 제어신호들(254)에 응답하여 메모리의 판독 및 기록을 제어하기 위해 제공된 것이다. 위상 발생기 회로(244)는 입력 버퍼회로에 대한 내부신호들 DQ*, 샘플, 감지, 및 래치*를 발생하도록 제공된 것이다. 버니어 조정 회로(254)는 내부신호들의 타이밍을 조정하기 위해서 위상 발생기에 결합된다. 입력 버퍼회로(248)는 각각의 데이터 라인(DQ)에 대해 상술한 바와 같은 고속 입력 데이터 회로를 포함한다. 출력 구동기 회로(250)는 DQ라인들에 적합한 출력신호를 구동하기 위해서 제공된다. 도 10에 도시한 예는 DRAM이지만, 본 발명의 고속 입력 버퍼 회로는 SRAM 및 ROM 메모리 장치와 같은 임의의 집적회로 장치에 포함될 수 있다.
<결론>
수신기 회로 및 래치를 사용하여 데이터 신호를 샘플하여 래치하는 집적회로 입력 버퍼 회로를 기술하였다. 버퍼는 외부에서 제공된 클록신호의 상이한 상들에서 발생된 내부신호들에 응답하여 동작된다. 입력 버퍼는 고속 전송속도로 동작하는 데이터 버스에 사용하기 위해서 2개의 수신기 회로들 및 2개의 래치회로들을 포함할 수 있다. 수신기 회로는 입력 데이터 신호를 감지하는 감지회로, 감지회로를 등화하는 등화회로, 및 감지회로를 활성화하는 감지 활성화 회로를 포함한다.
특정한 실시예를 예시하고 여기 기술하였으나, 이 분야에 통상의 지식을 가진 자는 동일한 목적을 달성하도록 한 임의의 구성을 여기 보인 특정한 실시예를대치할 수 있음을 알 것이다. 이 출원은 본 발명의 어떠한 개조 혹은 변화라도 포함하도록 된 것이다. 그러므로, 명백하게 본 발명은 청구범위 및 이의 등가물에 의해서만 제한되도록 된 것이다.

Claims (21)

  1. 고속 데이터 버스에 결합되는 입력 버퍼 회로에 있어서,
    데이터 입력 노드 및 데이터 버스 단자전압에 선택적으로 결합된 차동 감지 증폭기 회로;
    등화신호에 응답하여 상기 차동 감지 증폭기 회로를 상기 데이터 버스 단자전압에 등화시키기 위해, 상기 차동 감지 증폭기 회로 및 상기 데이터 버스 단자 전압에 결합된 등화회로;
    샘플신호에 응답하여 상기 데이터 입력 노드 및 상기 데이터 버스 단자전압을 상기 차동 감지 증폭기 회로에 선택적으로 결합하는 결합회로;
    감지신호에 응답하여 상기 차동 감지 증폭기 회로를 활성화시키는 감지 증폭기 활성화 회로; 및
    상기 차동 감지 증폭기 회로에 결합되며, 래치신호에 응답하여 상기 차동 감지 증폭기 회로의 데이터의 상태를 래치하는 래치회로를 포함하는, 입력 버퍼 회로.
  2. 제1항에 있어서,
    상기 등화회로는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 등화신호에 결합된 게이트, 상기 감지 증폭기의 제1 감지 노드에 접속된 소스, 상기 감지 증폭기의 제2 감지노드에 접속된 게이트를 갖는, 입력 버퍼 회로.
  3. 고속 데이터 버스에 결합되는 입력 버퍼를 포함하는 집적회로에 있어서,
    상기 입력 버퍼 회로는,
    제1 및 제2 수신기 회로들로서, 각각의 수신기 회로는, 데이터 입력 노드 및 데이터 버스 단자전압에 선택적으로 결합되는 차동 감지 증폭기 회로, 등화신호에 응답하여 상기 차동 감지 증폭기 회로를 상기 데이터 버스 단자전압에 등화시키기 위해, 상기 차동 감지 증폭기 회로 및 상기 데이터 버스 단자전압에 결합된 등화회로, 샘플신호에 응답하여 상기 데이터 입력 노드 및 상기 데이터 버스 단자전압을 상기 차동 감지 증폭기 회로에 선택적으로 결합하는 결합회로, 감지신호에 응답하여 상기 차동 감지 증폭기 회로를 활성화시키는 감지 증폭기 활성화 회로를 포함하는, 상기 제1 및 제2 수신기 회로들;
    상기 제1 수신기 회로의 차동 감지 증폭기 회로에 결합되어 있으며, 래치신호에 응답하여 상기 제1 수신기 회로의 데이터 상태를 래치하는 제1 래치회로; 및
    상기 제2 수신기 회로의 차동 감지 증폭기 회로에 결합되어 있으며, 래치신호에 응답하여 상기 제2 수신기 회로의 데이터를 상태를 래치하는 제2 래치회로를 포함하는, 집적회로.
  4. 제3항에 있어서,
    외부에서 제공된 클록신호를 수신하는 클록 입력 노드;
    상기 클록 입력 노드에 접속되며, 상기 제1 및 제2 수신기 회로들에 결합된 등화신호, 샘플신호, 감지신호 및 래치신호를 생성하는 위상 발생회로를 더 포함하는, 집적회로.
  5. 제4항에 있어서,
    상기 집적회로는 다이나믹 랜덤 액세스 메모리(DRAM)인, 집적회로.
  6. 제3항에 있어서,
    상기 고속 데이터 버스에 결합된 출력 구동기 회로를 더 포함하며;
    상기 출력 구동기 회로는,
    데이터 출력노드에 접속되며, 풀업신호에 응답하여 활성화되는 풀업 트랜지스터,
    상기 출력노드에 접속되며, 풀다운 신호에 응답하여 활성화되는 풀다운 트랜지스터,
    상기 풀업 트랜지스터와 상위 전압 레벨 노드간에 접속된 풀업 구동 조정 회로, 및
    상기 풀다운 트랜지스터와 하위 전압 레벨 노드간에 접속된 풀다운 구동 조정 회로를 포함하는, 집적회로.
  7. 제6항에 있어서,
    상기 풀업 및 풀다운 트랜지스터들의 활성화를 제어하는 슬루 레이트(slew rate) 제어회로를 더 포함하는, 집적회로.
  8. 제3항에 있어서,
    상기 단자전압은 상위 공급전압(Vdd)과 하위 공급전압(Vss)간의 차의 반인, 집적회로.
  9. 고속 데이터 버스에 결합되는 메모리 장치에 있어서,
    외부에서 공급되는 클록신호를 수신하는 클록 입력 노드;
    데이터 입력 노드 및 데이터 버스 단자전압에 선택적으로 결합된 차동 감지 증폭기 회로, 상기 차동 감지 증폭기 회로 및 상기 데이터 버스 단자전압에 결합되며, 제1 등화신호에 응답하여 상기 차동 감지 증폭기 회로를 상기 데이터 버스 단자전압에 등화시키는 등화회로, 제1 샘플신호에 응답하여 상기 데이터 입력 노드 및 상기 데이터 버스 단자전압을 상기 차동 감지 증폭기 회로에 선택적으로 결합하는 결합회로, 및 제1 감지신호에 응답하여 상기 차동 감지 증폭기 회로를 활성화시키는 감지 증폭기 활성화 회로를 포함하는 제1 수신기 회로;
    상기 제1 수신기 회로의 상기 차동 감지 증폭기 회로에 결합되며, 제1 래치신호에 응답하여 상기 제1 수신기 회로의 데이터 상태를 래치하는 제1 래치회로; 및
    상기 클록 입력 노드에 접속되며, 상기 제1 등화신호, 상기 제1 샘플신호, 상기 제1 감지신호 및 상기 제1 래치신호를 생성하는 위상 발생회로를 포함하는, 메모리 장치.
  10. 제9항에 있어서,
    출력 구동기 회로를 더 포함하며;
    상기 출력 구동기 회로는,
    데이터 출력노드에 접속되며, 풀업신호에 응답하여 활성화되는 풀업 트랜지스터;
    상기 출력노드에 접속되며, 풀다운 신호에 응답하여 활성화되는 풀다운 트랜지스터;
    상기 풀업 트랜지스터와 상위 전압 레벨 노드간에 접속된 풀업 구동 조정 회로; 및
    상기 풀다운 트랜지스터와 하위 전압 레벨 노드간에 접속된 풀다운 구동 조정 회로를 포함하는, 메모리 장치.
  11. 제9항에 있어서,
    데이터 입력 노드 및 데이터 버스 단자전압에 선택적으로 결합되는 차동 감지 증폭기 회로, 상기 차동 감지 증폭기 회로 및 상기 데이터 버스 단자전압에 결합되며, 제2 등화신호에 응답하여 상기 차동 감지 증폭기 회로를 상기 데이터 버스 단자전압에 등화시키는 등화회로, 제2 샘플신호에 응답하여 상기 데이터 입력 노드 및 상기 데이터 버스 단자전압을 상기 차동 감지 증폭기 회로에 선택적으로 결합하는 결합회로, 및 제2 감지신호에 응답하여 상기 차동 감지 증폭기 회로를 활성화시키는 감지 증폭기 활성화 회로를 포함하는, 제2 수신기 회로;
    상기 제2 수신기 회로의 상기 차동 감지 증폭기 회로에 결합되며, 제2 래치신호에 응답하여 상기 제2 수신기 회로의 데이터를 상태를 래치하는 제2 래치회로; 및
    상기 제2 등화신호, 상기 제2 샘플신호, 상기 제2 감지신호 및 상기 제2 래치신호를 또한 생성하는 상기 위상 발생회로를 더 포함하는, 메모리 장치.
  12. 제9항에 있어서,
    상기 메모리 장치는 다이나믹 랜덤 액세스 메모리(DRAM)인, 메모리 장치.
  13. 데이터 통신 시스템에 있어서,
    단자회로 및 단자전압으로 종단되는 복수의 통신라인들을 갖는 버스;
    상기 통신라인들에 접속된 제어회로; 및
    상기 통신라인들에 접속된 복수의 메모리 장치들로서, 상기 메모리 장치들은, 상기 통신라인들 중 하나에 제공된 데이터 신호들을 수신하도록 접속된 데이터 통신 입력을 가지며, 상기 데이터 통신 입력 및 상기 단자전압에 선택적으로 결합된 차동 감지 증폭기 회로, 상기 차동 감지 증폭기 회로 및 상기 단자전압에 접속되며, 등화신호에 응답하여 상기 차동 감지 증폭기 회로를 상기 단자전압에 등화시키는 등화회로, 샘플신호에 응답하여 상기 통신 입력 및 상기 단자전압을 상기 차동 감지 증폭기 회로에 선택적으로 결합하는 결합회로, 감지신호에 응답하여 상기 차동 감지 증폭기 회로를 활성화시키는 감지 증폭기 활성화 회로, 및 상기 차동 감지 증폭기 회로에 결합되며, 래치신호에 응답하여 상기 차동 감지 증폭기 회로의 데이터를 상태를 래치하는 래치회로를 포함하는, 상기 복수의 메모리 장치를 포함하는, 데이터 통신 시스템.
  14. 제13항에 있어서,
    상기 단자회로는 저항기이고 상기 단자 전압은 상위 공급전압(Vdd)과 하위 공급전압(Vss)간 차의 반인, 데이터 통신 시스템.
  15. 제13항에 있어서,
    상기 복수의 메모리 장치들은 다이나믹 랜덤 액세스 메모리들(DRAMs)인, 데이터 통신 시스템.
  16. 메모리 장치에 있어서,
    데이터 신호들을 수신하는 입력노드;
    상기 입력노드에 선택적으로 결합된 수신기 회로; 및
    상기 감지 증폭기 회로의 상기 제2 감지노드에 접속되어 있으며, 래치신호에 응답하여 상기 제2 감지노드 상에 제공된 전압을 래치하는 래치를 포함하며;
    상기 수신기 회로는,
    제1 및 제2 p형 트랜지스터들을 갖는 차동 감지 증폭기로서, 상기 제1 p형 트랜지스터는 감지신호를 수신하도록 접속된 드레인, 상기 감지 증폭기의 제1 감지노드에 접속된 소스 및 상기 제2 p형 트랜지스터의 소스에 접속된 게이트를 가지며, 상기 제2 p형 트랜지스터는 상기 감지신호를 수신하도록 접속된 드레인, 상기 감지 증폭기의 제2 감지노드에 접속된 소스 및 상기 제1 p형 트랜지스터의 소스에 접속된 게이트를 가지며, 상기 차동 감지 증폭기는 제1 및 제2 n형 트랜지스터들을 더 가지며, 상기 제1 n형 트랜지스터는 감지회로에 접속된 드레인, 상기 감지 증폭기의 제1 감지노드에 접속된 소스 및 상기 제2 n형 트랜지스터의 소스에 접속된 게이트를 가지며, 상기 제2 n형 트랜지스터는 상기 감지회로에 접속된 드레인, 상기 감지 증폭기의 제2 감지노드에 접속된 소스 및 상기 제1 n형 트랜지스터의 소스에 접속된 게이트를 가지는, 상기 차동 감지 증폭기;
    상기 차동 감지증폭기의 제1 및 제2 감지노드에 접속되며, 상기 차동 감지 증폭기의 제1 감지노드에 접속된 소스, 상기 차동 감지 증폭기의 제2 감지노드에 접속된 드레인 및 등화신호를 수신하도록 접속된 게이트를 갖는 트랜지스터를 포함하며, 상기 제1 및 제2 감지노드들과 데이터 버스 단자전압간에 접속된 제1 및 제2 트랜지스터들을 더 포함하며, 상기 제1 및 제2 트랜지스터들은 상기 제1 및 제2 감지 노드들을 상기 단자전압에 선택적으로 접속하도록 상기 등화신호에 결합된 게이트를 갖는, 등화 회로;
    감지신호에 응답하여 상기 단자전압이나 접지전위에 상기 등화 트랜지스터들을 선택적으로 결합하는 제1 및 제2 감지 트랜지스터들을 포함하는 감지회로;
    상기 입력노드와 상기 제1 감지노드 사이에 접속되며, 샘플신호에 응답하여 상기 데이터 신호를 상기 제1 감지노드에 선택적으로 결합하는 제1 결합회로; 및
    상기 단자전압과 상기 제2 감지 노드 사이에 접속되며, 상기 샘플신호에 응답하여 상기 단자전압을 상기 제2 감지노드에 선택적으로 결합하는 제2 결합회로를 포함하는, 메모리 장치.
  17. 제16항에 있어서,
    출력 구동기 회로를 더 포함하며;
    상기 출력 구동기 회로는,
    데이터 출력노드에 접속되며, 풀업신호에 응답하여 활성화되는 풀업 트랜지스터;
    상기 출력노드에 접속되며, 풀다운 신호에 응답하여 활성화되는 풀다운 트랜지스터;
    상기 풀업 트랜지스터와 상위 전압 레벨 노드간에 접속된 풀업 구동 조정 회로; 및
    상기 풀다운 트랜지스터와 하위 전압 레벨 노드간에 접속된 풀다운 구동 조정 회로를 포함하는, 메모리 장치.
  18. 제16항에 있어서,
    상기 데이터 버스 단자전압은 상위 공급전압(Vdd)과 하위 공급전압(Vss)간 차의 반인, 메모리 장치.
  19. 제16항에 있어서,
    상기 메모리 장치는 다이나믹 랜덤 액세스 메모리(DRAM)인, 메모리 장치.
  20. 단자전압에 결합된 데이터 버스에 접속된 집적회로에서 데이터를 수신하는 방법에 있어서,
    클록신호를 수신하고, 등화신호, 샘플신호, 감지신호 및 래치신호를 발생시키는 단계;
    상기 등화신호를 사용하여 제1 및 제2 감지노드들을 갖는 차동 감지 증폭기를 상기 단자전압에 등화시키는 단계;
    상기 샘플신호에 응답하여 상기 데이터 버스에 접속된 데이터 입력에 상기 제1 감지노드를 결합하는 단계;
    상기 데이터 입력의 상태를 검출 및 증폭하도록 상기 감지신호로 상기 차동 감지 증폭기를 활성화시키는 단계; 및
    상기 래치신호에 응답하여 상기 증폭된 데이터 입력을 래치하는 단계를 포함하는, 데이터 수신 방법.
  21. 단자전압에 결합된 데이터 버스에 접속된 집적회로에서 데이터를 수신하는 방법에 있어서,
    클록신호를 수신하고, 제1 등화신호, 제1 샘플신호, 제1 감지신호 및 제1 래치신호를 발생시키는 단계;
    상기 제1 등화신호를 사용하여 제1 및 제2 감지노드들을 갖는 제1 차동 감지 증폭기를 상기 단자전압에 등화시키는 단계;
    상기 제1 샘플신호에 응답하여 상기 데이터 버스에 접속된 데이터 입력에 상기 제1 감지 증폭기의 제1 감지노드를 결합하는 단계;
    상기 데이터 입력의 상태를 검출 및 증폭하도록 상기 제1 감지신호로 상기 제1 차동 감지 증폭기를 활성화시키는 단계;
    상기 제1 래치신호에 응답하여 상기 제1 래치회로에서 상기 증폭된 데이터 입력을 래치하는 단계;
    제2 등화신호, 제2 샘플신호, 제2 감지신호 및 제2 래치신호를 발생시키는 단계;
    상기 제2 등화신호를 사용하여 제1 및 제2 감지노드들을 갖는 제2 차동 감지 증폭기를 상기 단자전압에 등화시키는 단계;
    상기 제2 샘플신호에 응답하여 상기 데이터 버스에 접속된 데이터 입력에 상기 제2 감지 증폭기의 상기 제1 감지노드를 결합하는 단계;
    상기 데이터 입력의 상태를 검출 및 증폭하도록 상기 제2 감지신호로 상기 제2 차동 감지 증폭기를 활성화시키는 단계; 및
    상기 제2 래치신호에 응답하여 제2 래치회로에서 상기 증폭된 데이터 입력을 래치하는 단계를 포함하는, 데이터 수신 방법.
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