JP2004531909A - 低待ち時間多重レベル通信インタフェース - Google Patents

低待ち時間多重レベル通信インタフェース Download PDF

Info

Publication number
JP2004531909A
JP2004531909A JP2001550522A JP2001550522A JP2004531909A JP 2004531909 A JP2004531909 A JP 2004531909A JP 2001550522 A JP2001550522 A JP 2001550522A JP 2001550522 A JP2001550522 A JP 2001550522A JP 2004531909 A JP2004531909 A JP 2004531909A
Authority
JP
Japan
Prior art keywords
voltage
signal
output
lsb
pam
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001550522A
Other languages
English (en)
Other versions
JP4841786B2 (ja
Inventor
ジャレッド エル ザーブ
ブルーノ ダブリュ ガーレップ
パク エス チャウ
ケヴィン エス ドネリー
マーク エイ ホロウィッツ
ステファノス シダーロポウロス
ビリー ダブリュ ジュニア ガーレット
カール ダブリュ ワーナー
Original Assignee
ラムバス インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/478,916 external-priority patent/US7124221B1/en
Application filed by ラムバス インコーポレイテッド filed Critical ラムバス インコーポレイテッド
Publication of JP2004531909A publication Critical patent/JP2004531909A/ja
Application granted granted Critical
Publication of JP4841786B2 publication Critical patent/JP4841786B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dc Digital Transmission (AREA)
  • Dram (AREA)
  • Amplifiers (AREA)

Abstract

メモリシステムは多重パルス振幅変調（多重ＰＡＭ）出力ドライバ及び受信器を使用し、多重ＰＡＭ信号を送受信する。多重ＰＡＭ信号は３つ以上の電圧レベルを有し、各データ間隔は有効な電圧レベルの１つで「記号」送信する状態になる。ある実施例では、記号は２つ又はそれ以上のビットを表す。多重ＰＡＭ出力ドライバは、出力記号を信号ラインに送り出す。出力記号は、最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）を含む少なくとも２ビットを表す。多重ＰＡＭ受信器は、信号ラインから出力記号を受信し、ＭＳＢとＬＳＢを求める。

Description

【０００１】
本出願は、米国仮特許出願番号６０／１５８，１８９「低待ち時間で高速信号を受信する方法及び装置」の優先権を請求し、これは全ての目的のために引用により本明細書に組み込まれている。
【０００２】
（技術分野）
本発明は、一般に、高周波デジタル信号バスに関し、更に詳細には、バスのデータ転送速度を上げるために多重レベル信号方式を使用するデータ信号バスに関する。
【０００３】
（背景技術）
効率的な高速信号方式では、うまく制御された波形の使用が必要とされる。例えば、クロックサイクル時間が約１又は２ナノ秒に範囲にある高速信号方式においては、電圧振れの振幅、立ち上がり下がり時間、及び信号波形の負荷サイクルは、十分に定義された限界値内にあるべきである。「電圧振れ」という用語は、最小所定電圧と最大所定電圧との間の差分を言う。例えば、一般的な限界値として、約１ボルトの振れ、約５０％の負荷サイクル、及び約１００ピコ秒（ｐｓ）の立ち上がり下がり時間を挙げることができる。特定の方式において、ＣＭＯＳ信号の電圧振れは、低値ゼロボルトから高値５ボルトまでの範囲にある。他の方式において、ＣＭＯＳ信号の電圧振れは、低値ゼロボルトから高値２．５ボルトまでの範囲にある。
【０００４】
高速低振れ波形を受信してＣＭＯＳ信号に変換する受信システムでは、特に、複数の高速波形を同時に受信する場合、及びノイズが重要な要因である場合には、慎重な設計が必要とされる。
【０００５】
信号には、以下の命名規則を使用できる。例えば、「システムクロック」という名称は、１つの信号を呼ぶが、その信号の補集合は、「システムクロックＢ」又は「システムクロックｂ」と呼ぶことができる。つまり、信号の補集合には、その名称の後に大文字又は小文字のｂをもつことになる。
【０００６】
図１に示すように、従来技術によるサンプリング受信器１００は、センスアンプ１０２及びラッチ１０４を有する。センスアンプ１０２は、基準電圧ＶＲＥＦに対して入力信号Ｄａｔａ Ｉｎの小さい変化を受信、センス、及び増幅して、差動信号Ａ及びＡ＿ｂを出力する。ラッチ１０４は、差動信号Ａ及びＡ＿ｂを増幅、記憶、及び所定の低値及び高値に変換する。
【０００７】
また、図２のタイミング図を参照すると、システムクロック及びその補集合のシステムクロック＿ｂは、サンプリング受信器１００の作動を制御する。システムクロック＿ｂが低値に変化すると、センスアンプ１０２は無効化される。２つの線形ロード／プリチャージ・トランジスタ１１２、１１４が有効となり、ノードＮＡ及びＮＡ＿Ｂｂにて信号Ａ及びＡ＿ｂを高い電圧レベルに引き上げる。
【０００８】
システムクロック＿ｂが高値に変化すると、センスアンプ１０２が有効となり、データ入力信号Ｄａｔａ Ｉｎの電圧をセンスする。２つの線形ロード・トランジスタ１１２、１１４が非アクティブになる。入力トランジスタ１１６のゲートのデータ入力信号Ｄａｔａ Ｉｎの電圧がトランジスタ１１８のゲートでの基準電圧ＶＲＥＦを超えると、入力トランジスタ１１６はアクティブになり、電流シンク１２０によって出力信号Ａ＿ｂを低い電圧レベルに引き下げる。データ入力信号が基準電圧ＶＲＥＦ以下の場合、入力トランジスタ１１６は非アクティブになっており（即ち、少なくともトランジスタ１１８よりも導電性がない）、出力信号Ａ＿ｂは高いままである。
【０００９】
交差結合トランジスタ対１２２、１２４は、信号Ａ及びＡ＿ｂの状態を記憶する。最初に、システムクロック＿ｂが低い場合、トランジスタ１１２及び１１４は有効化され、差動対１１６、１１８に対する線形ロード素子の機能を果たす。システムクロック＿ｂが高値に変化すると、トランジスタ１１２、１１４は非アクティブとなり、交差結合トランジスタ対１２２、１２４が有効化されて入力信号Ｄａｔａ Ｉｎの変動をセンスし増幅する。入力信号Ｄａｔａ Ｉｎの電圧が基準電圧ＶＲＥＦを下回ると、トランジスタ１１８はアクティブになり、ノードＮＡの信号Ａの電圧を接地電位に引き下げるので、信号Ａ＿ｂの電圧は高値に変化する。入力信号Ｄａｔａ Ｉｎの電圧が基準電圧ＶＲＥＦを越えると、トランジスタ１１６がアクティブになり、ノードＮＡ＿ｂの信号Ａ＿ｂを低値に引き下げる。更に、トランジスタ１１８が非アクティブとなり、ノードＮＡ＿ｂの信号Ａ＿ｂが高値に引き上げられる。交差結合トランジスタ対１２２、１２４は、基準電圧ＶＲＥＦに対する入力信号Ｄａｔａ Ｉｎ電圧の小さな変動に関する増幅器の機能を果たす。
【００１０】
システムクロック＿ｂが低値に変化すると、センスアンプ１０２が無効化され、センスアンプ１０２からの相補出力信号Ａ及びＡ＿ｂがラッチ１０４に記憶される。ラッチ１０４は、システムクロックにより有効化される。
【００１１】
ラッチ１０４において、システムクロックが低値に変化すると、イコライジング・トランジスタ１２６がアクティブになり、出力信号Ｏｕｔ及びＯｕｔ＿ｂを同一電圧レベルにする。システムクロックが高値に変化すると、イコライジング・トランジスタ１２６は非アクティブになり、且つラッチ有効化トランジスタ１２８．１３０がアクティブになり、センスアンプ１０２からの差動出力信号Ａ及びＡ＿ｂに応答する場合にプルダウン回路の機能を果たすラッチデータ入力トランジスタ１３２、１３４を有効化する。特に、システムクロックが高値の場合、ラッチデータ入力トランジスタ１３２、１３４は、増幅信号Ａ及びＡ＿ｂに応答する。４つのトランジスタのラッチ回路１３６は、信号Ａ及びＡ＿ｂの関連状態をラッチして、ラッチ出力信号Ｏｕｔ１４２及びＯｕｔ＿ｂ１４４を生成する。４トランジスタラッチ回路１３６は、トランジスタ１５２、１５４、１５６、及び１５８を含む。
【００１２】
システムクロックが低値に変化すると、ラッチ有効化トランジスタ１２８、１３０は非アクティブになり、その結果、ラッチ１０４は信号Ａ及びＡ＿ｂに応答しなくなる。このような方法で、ラッチ１０４は、システムクロックの高値から低値への変化時にＡ及びＡ＿ｂの状態を捕捉する。ノイズにより引き起こされるエラー率を低減するためには、システムクロックの高値から低値への変化のタイミングは、Ａ及びＡ＿ｂ間の差動振幅が最大の時に起こる必要がある。更に、システムが複数の同時に作動する受信器及びドライバを有する場合、ＶＲＥＦ上のノイズの注入可能性、結果的にエラーの可能性が高くなる。
【００１３】
図２の回路は、システムクロックの立下りエッジに応答して偶数データ値Ｄ０及びＤ２をセンスし、システムクロックの立ち上がりエッジに応答して偶数データ値をラッチする。図２の回路と類似の他の回路は、反対側のクロックエッジで作動し、奇数データ値をセンスしてラッチする（例えば、システムクロックの立ち上がりエッジに応答してセンスし、システムクロックの立下りエッジに応答してラッチする）。
【００１４】
従来技術による積分受信器
図３Ａにおいて、積分受信器１８０は、ノイズ環境における性能を改善する。積分受信器１８０は、一種の整合フィルタである。積分受信器１８０において、積分器１８２、サンプル・ホールド（Ｓ／Ｈ）回路１８４、増幅器１８６、及びラッチ１８８は、直列に接続されており、差動信号を受信して出力する。積分受信器１８０は、積分期間という任意の時間にわたる差動入力信号ＶＩＮ＋及びＶＩＮ−間の差分に基づいて、バイアス電流ＩＢＩＳＡＩを積分する。積分期間開始前に、積分器１８２の出力値は最初にゼロボルトに等しくなるように設定される。積分が完了した後で付加的な処理において、ラッチ１８８は積分結果を記憶する。
【００１５】
また、図３Ｂを参照すると、積分受信器１８０は、積分フェーズ（フェーズＩ）、保持フェーズ（フェーズＩＩ）及びラッチフェーズ（フェーズＩＩＩ）という３つのフェーズに応じて作動する。第１のタイミング信号φ１９２及び第２のタイミング信号Ψ＿ｂ１９４は、各々のフェーズを定義し、積分受信器１８０の作動を制御する。第１のタイミング信号φは、積分期間又はフェーズを定義し、システムクロック周波数で作動するクロックである。第２のタイミング信号Ψ＿ｂは、第１のタイミング信号φがもはや積分フェーズにない場合に保持フェーズ及びラッチフェーズを定義する。特定の実施において、第１のタイミング信号φは、システムクロックに対して位相シフトされる。
【００１６】
フェーズＩの積分期間において、第１のタイミング信号φが高値の場合、積分器１８２は、差動入力信号ＶＩＮ＋１９６及びＶＩＮ−１９８を受信する。積分器１８２は、データ入力信号ＶＩＮ＋１９６及びＶＩＮ−１９８の極性に基づいて所定量の電流を積分し、差動積分信号を生成する。サンプル・ホールド回路１８４は、積分器１８２から出力された差動積分信号を受信し、ラッチ１８８はリセット状態に保持される。
【００１７】
フェーズＩＩにおいて、第１のタイミング信号φ及び第２のタイミング信号Ψ＿ｂが低値の場合、サンプル・ホールド回路１８４は、積分器１８２から差動出力信号の状態をサンプリングして保持する。また、増幅器１８６は、サンプル・ホールド回路１８４を増幅して増幅信号を生成する。
【００１８】
フェーズＩＩＩにおいて、第２のタイミング信号Ψ＿ｂが高値で第１のタイミング信号φが低値の場合、増幅信号はラッチ１８８に捕捉される。積分器１８２及びサンプル・ホールド回路１８４は、次の差動データビットを受信するようにリセットされる。
【００１９】
積分受信器の１つの重要な測定基準は、全体的な遅延、即ち、待ち時間であり、本明細書では入出力待ち時間と呼ぶ。入出力待ち時間は、データ入力信号ＶＩＮ＋１９６及びＶＩＮ−１９８が積分器入力に有効に存在する時間から捕捉信号がラッチ１８８の出力に有効に存在する時間まで測定される。高速信号方式、特にメモリシステムにおいて、入出力待ち時間はできる限り短いことが必要である。
【００２０】
図４において、図３の積分器１８２及びサンプル・ホールド回路１８４が更に詳細に示されている。積分はノードＮＩＮＴＡ２０２及びＮＩＮＴＢ２０４において行われ、これらのノードの静電容量は、それらに接続されているトランシーバの固有静電容量により決定される。積分器１８２において、第１の電流ステアリング回路２１０は、電流ソース２１２からバイアス電流ＩＢＩＡＳを受け取り、差動入力信号ＶＩＮ＋及びＶＩＮ−に基づいてバイアス電流を積分ノードＮＩＮＴＡ２０２又はＮＩＮＴＢ２０４のいずれかに方向づける。電流ソース２１２は、トランジスタ２１４のゲートに印加されているバイアス電流ＶＢＩＡＳに応答して、バイアス電流ＩＢＩＡＳを供給するＰＭＯＳトランジスタＭ３２１４を含む。第１の電流ステアリング回路２１０において、第１の差動入力対であるトランジスタＭ１２０６及びＭ２２０８は、それぞれ差動入力信号ＶＩＮ＋及びＶＩＮ−を受信する。ＶＩＮ−が低い電圧レベルの場合、トランジスＭ１２０６は、バイアス電流ＩＢＩＡＳをノードＮＩＮＴＡ２０２に方向づけ、その結果、ノードＮＩＮＴＡが充電され、ノードＮＩＮＴＡの電圧ＶＩＮＴ＋が高くなる。ＶＩＮ＋が低い電圧レベルの場合、トランジスタＭ２２０８は、バイアス電流ＩＢＩＡＳをノードＮＩＮＴＢに方向づけ、その結果、ノードＮＩＮＴＢが充電され、ノードＮＩＮＴＢの電圧ＶＩＮＴ−が高くなる。
【００２１】
補正積分回路２２２は、主としてゲートがトランジスタＭ１２０６及びＭ２２０８の静電容量をドレインすることで引き起こされる積分器１８２のエラー源を除去する。補正積分回路２２２において、第２の差動入力対であるトランジスタＭＣ１２２４及びＭＣ２２２６は、差動入力信号ＶＩＮ＋２０６及びＶＩＮ−２０８を受信し、補正バイアス電流ＩＢＩＡＳＣを積分ノードＮＩＮＴＡ及びＮＩＮＴＢへ方向づける電流ステアリング回路として機能する。補正電流ソースであるＰＭＯＳトランジスタＭＣ３２２８は、補正バイアス電流ＩＢＩＡＳＣを供給する。また、補正電流ソースにより供給される電流ＩＢＩＡＳＣの量は、バイアス電流ＶＢＩＡＳにより決定される。トランジスタＭＣ４２３０は、ノードテールＣ（ｔａｉｌＣ）の電圧を電源電圧ＶＤＤに引き上げる。
【００２２】
積分器リセット回路２４０は、積分の前に積分ノードＮＩＮＴＡ及びＮＩＮＴＢから電荷を取り除くことにより積分器１８２をリセットする。積分器１８２は、フェーズＩＩＩの間にφ＿ｂ及びΨ＿ｂが高値の場合にリセットされる。
【００２３】
この積分器１８２の１つの欠点は、入力共通モード範囲が限定されていることである。差動信号ＶＩＮ＋及びＶＩＮ−の共通モードは、２つの信号の平均値である。入力共通モード範囲は、第１の電流ステアリング回路２１０が積分電流ＩＢＩＡＳを完全に方向づけし、十分に高いコンダクタンスで作動してＰＭＯＳ電流ソーストランジスタＭ３２１４を飽和状態に維持できるように狭くなっている。狭い入力共通モード範囲により、使用できるドライバ及び端末ネットワークが限定される。従って、入力共通モード範囲が拡大された積分器１８２が望ましい。
【００２４】
他の欠点は、積分器１８２が、差動対のトランジスタ２０６又は２０８のいずれかが電流ＩＢＩＡＳを積分ノードＮＩＮＴＡ及びＮＩＮＴＢのいずれかに完全に方向づけしない場合に低電圧利得をもつことである。積分器１８２の低電圧利得ＡＶは、以下の関係により決定される。
ＡＶ＝（（ＶＩＮＴ＋）−（ＶＩＮＴ−））／（（ＶＩＮ＋）−（ＶＩＮ−）） （１）
低電圧利得ＡＶが原因で、積分器１８２は、大きな入力電圧振れが電流ソース２１４からの電流ＩＢＩＡＳを完全に方向づけすることを必要とする場合もある。従って、入力電圧の小さい変動を十分に方向づけする積分器１８２が望ましい。
【００２５】
サンプル・ホールド回路
サンプル・ホールド回路１８４（図４）は、サンプル出力電圧ＶＯ＋及びＶＯ−として、差動積分電圧ＶＩＮＴ＋及びＶＩＮＴ−を積分器１８２からセンスアンプ及びラッチに供給する。サンプル・ホールド回路１８４において、トランジスタＳ１ ２５０及びＳ２ ２５２は、それぞれ積分ノードＮＩＮＴＡ及びＮＩＮＴＢに直列に接続されている。第１のタイミング信号φは、それぞれトランジスタＳ１ ２５０及びＳ２ ２５２に供給される。フェーズＩの間に、第１のタイミング信号φが高値の場合、積分ノードＮＩＮＴＡ及びＮＩＮＴＢにおいて、差動電圧ＶＩＮＴ＋及びＶＩＮＴ−は、ＶＯ＋及びＶＯ−としてサンプル・ホールド回路１８４から出力される。フェーズＩＩにおいて、φが低値の場合、トランジスタＳ１ ２５０及びＳ２ ２５２は非アクティブであり、サンプリング電圧ＶＯ＋及びＶＯ−は、サンプル・ホールド回路１８４の固有静電容量が原因で、それぞれサンプリングノードＮＳＡＭＰＡ２６０及びＮＳＡＭＰＢ２６２上に存続する。フェーズＩＩＩにおいて、リセット回路２５４は、それぞれノードＮＳＡＭＰＡ２６０及びＮＳＡＭＰＢ２６２においてＶＯ＋及びＶＯ−を回路接地させてサンプル・ホールド回路１８４をリセットする。
【００２６】
増幅器及びラッチ
図５は、図３の増幅器１８６及びラッチ１８８の回路図である。増幅器１８６は、フェーズＩＩ及びＩＩＩの間に、サンプル・ホールド回路の差動出力ＶＯ＋及びＶＯ−を増幅して、それぞれ増幅信号ＶＡ＋及びＶＡ−を生成する。増幅器電流ソース２７０であるＰＭＯＳトランジスタ２７２は、バイアス電流ＶＢＩＡＳに応答して、増幅器バイアス電流ＩＢＩＡＳＡを差動ＰＭＯＳ対のトランジスタ２７４及び２７６に供給する。バイアス電流ＶＢＩＡＳは、供給電圧に対して十分に低く、飽和領域でＰＭＯＳトランジスタ２７２を作動させる。
【００２７】
増幅器のイコライジング・トランジスタ２７８は、フェーズＩの間に、第１のタイミング信号φが高値の場合にアクティブになり、増幅器１８６が差動電圧を出力しないように増幅器１８６の出力ＶＡ＋及びＶＡ−を等化する。フェーズＩ及びＩＩＩの間に、第１のタイミング信号φが低値の場合、イコライジング・トランジスタ２７８は非アクティブである。
【００２８】
増幅器負荷回路２８０は、入力電圧ＶＯ＋又はＶＯ−の一方が、ＰＭＯＳトランジスタ２７６又は２７４のいずれかをアクティブにする程十分に低い場合に、増幅器出力ＶＡ＋及びＶＡ−の一方を接地電位に引き下げる。増幅器負荷回路２８０において、ＮＭＯＳトランジスタ対２８２、２８４は、それぞれ増幅器差動対２７４及び２７６のトランジスタに接続されている。ＮＭＯＳトランジスタ対２８２、２８４は、例えば、増幅器出力電圧ＶＡ＋が高値の場合に、ＮＭＯＳトランジスタ対２８４が非アクティブであり、ＮＭＯＳトランジスタ対２８２がアクティブでありＶＡ−を引き下げるように交差結合されている。各々のＮＭＯＳトランジスタ対２８２、２８４は、それぞれ並列に接続されている２つのＮＭＯＳトランジスタ２８６及び２８８、及び、２９２及び２９４を含む。
【００２９】
ＰＭＯＳトランジスタ２７２を電流ソースとして作動させると、ラッチ１８８に高い利得帯域幅をもたらし、伝播遅延が小さくなる。しかし、この方法で増幅器バイアス電流ＩＢＩＡＳを供給すると、増幅器１８６は静的直流を消費するので、静的電力を消費する。静的電力は、モード又はデータに関係なく回路により絶えず消費される電力である。増幅器１８６は相当量の静的電力を消費するので、増幅器１８６は、多数の受信器を使用する装置での使用には不適切な場合もある。従って、静的電力消費量を低減する受信器で使用するのに適する増幅器が望ましい。
【００３０】
ラッチ１８８は、フェーズＩ及びＩＩの間にリセットされ、フェーズＩＩＩの間に増幅器１８６の出力を記憶する。フェーズＩ及びＩＩの間に、Ψ＿ｂが低値の場合、ＰＭＯＳトランジスタ３０２及び３０４を含むラッチ負荷回路は、供給電圧まで差動ラッチ出力ＶＬ＋及びＶＬ−をプリチャージする。また、フェーズＩ及びＩＩの間に、ラッチ出力イコライジング・トランジスタ３０６がアクティブになり、差動ラッチ出力ＶＬ＋及びＶＬ−信号を同一にする。
【００３１】
フェーズＩＩＩの間に、Ψ＿ｂが高値の場合、ラッチ負荷回路及びラッチ出力イコライジング・トランジスタ３０６は非アクティブになる。ラッチ入力対であるＮＭＯＳトランジスタ３０８及び３１０は、増幅器１８６の差動出力を受信する。第１の交差結合対であるトランジスタ３１２、３１４は、増幅器出力信号ＶＡ＋及びＶＡ−の状態をラッチする。パス・トランジスタ３１６、３１８はアクティブであり、第１の交差結合対３１２、３１４の出力を差動ラッチ出力信号ＶＬ＋及びＶＬ−として供給する。第２の交差結合対であるトランジスタ３２０、３２２は、差動ラッチ出力信号ＶＬ＋及びＶＬ−の状態をラッチしてラッチ利得を高める。
【００３２】
ラッチ１８８の出力、結果的に積分受信器１８０の出力は、フェーズＩＩＩ開始後は有効である。積分受信器１８０の入出力待ち時間は、フェーズＩの持続時間＋フェーズＩＩの持続時間＋フェーズＩＩＩの開始からのラッチ出力遅延の持続時間に等しい。従って、入出力待ち時間は、システムクロック期間のかなりの部分を費す。特に、入出力待ち時間は、高速信号方式については、約２つのナノ秒（ｎｓ）の一般的なクロックサイクル時間に関して相当の時間を費し、積分受信器を使用するシステムの性能を潜在的に制限する。従って、入出力待ち時間が短い積分受信器が望ましい。
【００３３】
コンピュータシステムにおいて、所定のクロックサイクルで転送されるデータ量を増やすために、データバスのデータ線の数は多くなっている。チップ上で、データバスの各々のデータ線は、外部接続用のピンを使用する。しかし、チップからのピン数は制限されている。従って、出力ピン数を増やすことなく単一のクロックサイクルの間に転送されるデータ量を増やす装置及び方法が望ましい。
【００３４】
（発明の開示）
メモリシステムは、複数のパルス振幅変調（マルチＰＡＭ）出力ドライバ及び受信器を使用して、マルチＰＡＭ信号を送受信する。マルチＰＡＭ信号は、３つ以上の電圧レベルを有し、各々のデータ間隔では、１つの有効電圧レベルで「シンボル」を送信する。１つの実施形態において、シンボルは、２つ又はそれ以上のビットを表す。マルチＰＡＭ出力ドライバは、出力シンボルを信号線上に出力させる。出力シンボルは、最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）とを含む少なくとも２つのビットを表す。マルチＰＡＭ受信器は、出力シンボルを信号線から受信してＭＳＢ及びＬＳＢを決定する。
【００３５】
特に、マルチＰＡＭ受信器において、第１のドライブブロックは、ＭＳＢを表すＭＳＢシンボル成分を生成する。第２のドライブブロックは、ＬＳＢ成分を表すＬＳＢシンボル成分を生成する。ＬＳＢシンボル成分は、ＭＳＢシンボル成分と組み合わされて出力シンボルをもたらす。
【００３６】
マルチＰＡＭ受信器において、２つ又はそれ以上のビットを表す入力シンボルが受信される。各々のビットは、１組の閾値電圧の少なくとも１つの閾値電圧に関連する。少なくとも１つの積分器は、１組の閾値電圧の１つ又はそれ以上の閾値電圧に基づいて、入力シンボルに関連する電圧を積分することにより、積分ノード上に積分電圧を生成する。少なくとも１つのセンスアンプは、少なくとも１つの積分器の積分電圧を受信して、入力シンボルと、１組の閾値電圧の１つ又はそれ以上の閾値電圧によって定義されている電圧範囲との関係を表す、少なくとも１つの論理信号を生成する。
【００３７】
本発明の別の態様において、受信器において、積分器は、入力シンボルに基づいて積分信号を生成し、センスアンプは、積分信号をサンプリングして論理信号に変換する。積分器とセンスアンプの組み合わせにより、入力信号が有効な時間からセンスアンプの出力が有効な時間までの入出力待ち時間が短縮される。この受信器は、低い静的電力消費量及び広い入力共通モード範囲を有する。
【００３８】
特に、受信器は電荷を累積して、積分時間間隔の間にデータ入力信号に基づいて出力電圧を生成し、出力電圧のサンプリングを行い、論理信号がデータ入力信号の極性を表すようにサンプリング電圧を論理信号に変換する。入出力待ち時間は、データ入力信号が有効なときから論理信号が有効なときまでの時間として定義される。この入出力待ち時間は、積分時間＋サンプリング電圧の変換時間にほぼ等しい。入出力待ち時間は、前述の従来技術による受信器の入出力待ち時間よりも短いので、システムの性能が改善される。
【００３９】
本発明の別の態様において、プリアンプは、入力信号を調整し、調整済み入力信号を積分器へ供給する。
【００４０】
本発明の別の態様において、積分器を使用するのではなく、プリアンプが積分機能を組み込んだセンスアンプに接続される。
【００４１】
複数の受信器を有するシステムにおいて、各々の受信器は、調整済みタイミング信号を受信して、受信信号のずれを補正する。別の実施形態において、受信器は、シンボル間の干渉を補正する等化回路を有する。本発明の別の態様において、オフセットキャンセル回路は、受信器の不適切な装置から、製造に起因する電圧オフセットを取り除く。本発明の更に別の態様において、多相受信システムは、バス速度を上げるために複数の受信器を使用する。
【００４２】
メモリ装置には、本発明の積分受信器が組み込まれている。
【００４３】
本発明の前述及び他の特長、態様、及び利点は、以下の説明、特許請求の範囲、及び添付図面を参照すると更に良く理解できる。
【００４４】
（発明を実施するための最良の形態）
図６において、バス３２０は、メモリ制御装置３２１とメモリ３２２とを相互接続する。バス３２０は、アドレス、データ、及び制御信号を送信する信号線３２０−１、３２０−２で形成されている。物理的には、各々の集積回路３２１、３２２において、アドレス、データ、及び制御信号は、ピンと呼ばれる外部接続部に供給されて外部接続部から出力され、バス３２０は、それぞれのピンに相互接続される。バス３２０は、プリント基板上の経路、電線、ケーブル、及びコネクタとして実施することができる。これらの集積回路３２１、３２２の各々は、バス３２０にインタフェース接続して信号を他の集積回路へ送信するためにピンに接続されるバス出力ドライバ回路３２３を有する。特に、メモリ制御装置３２１及びメモリ３２２内のバス出力ドライバ３２３は、データをバス３２０上で送信する。各々のバス出力ドライバ３２３は、バス３２０の単一の信号線を駆動する。例えば、メモリ制御装置３２１内のバス出力ドライバ３２３−１は、バス線３２０−１を駆動する。バス３２０は、システムクロック速度、バスの長さ、出力ドライバが駆動できる電流の量、供給電圧、バス３２０を構成する電線又は経路の間隔及び幅、バス自身の物理的配置、及び各々のバスに取り付けられている終端抵抗器Ｚ０の抵抗等の、多数の要因の関数である特性をもつ信号をサポートする。
【００４５】
信号線の少なくとも１つのサブセットは、終端電圧ＶＴＥＲＭに接続したプルアップ抵抗器Ｚ０に接続する。特定のシステムにおいて、全ての信号線は、終端電圧ＶＴＥＲＭに接続したプルアップ抵抗器Ｚ０に接続される。終端電圧ＶＴＥＲＭは、供給電圧ＶＤＤと異なっていてもよい。１つの実施形態において、供給電圧ＶＤＤは、２．５ボルトに等しく、終端電圧ＶＴＥＲＭは１．８ボルトに等しく、低レベルＶＯＬにおける信号のバス電圧は１．０ボルトに等しく、及び電圧振れは０．８ボルトである。終端抵抗器Ｚ０の抵抗は２８オームである。
【００４６】
出力ドライバ３２３は、所定の電流量でバス３２０を駆動するように設計されており、バス受信器３２４は、バス３２０上でバス出力ドライバ回路３２３からの信号を受信するように設計されている。装置においては、各々のバス受信器３２４は、バス３２０の１つの信号線から信号を受信する。バス受信器３２４は、本発明による積分受信器である。
【００４７】
１つの実施形態において、メモリは、ランダムアクセスメモリ（ＲＡＭ）である。別の実施形態において、メモリは、読み出し専用メモリ（ＲＯＭ）である。もしくは、本発明のバス出力ドライバ３２３及びバス受信器３２４は、マイクロプロセッサ及びディスク制御装置等の各種の集積回路を相互接続するためにバスを使用する他の半導体素子において実施される。
【００４８】
図６の例示的なメモリシステムにおいて、メモリ制御装置３２１は、アドレスの１ビットを送信するための信号線３２０−１を使用して、メモリ３２２−１にアドレスを与える。簡素化のために、アドレスを送信する他の信号線は示されていない。メモリ３２２−１において、バス受信器３２４−３は、アドレスビットを受信し、受信アドレスをデコーダ３２５へ送る。全てのアドレスを受信するために、デコーダ３２５は、複数のバス受信器３２４からアドレスビットを受信する。デコーダ３２５は、メモリセルアレイ３２６の特定の横列及び縦列に記憶されたデータにアクセスするための信号を発生する。バス３２０及びデコーダ３２５からの他の制御信号に応答して、読み取り操作のために、メモリセルアレイ３２６は、出力ドライバ３２３−４を介してデータをバス３２０へ供給する入力／出力（Ｉ／Ｏ）バッファ３２７へ、所望のアドレスデータを供給する。データは、複数の信号線及び受信器で供給されるが、簡素化のために、データを供給する信号線１本のみが示されている。書き込み操作のために、メモリ制御装置３２１は、前述のようにデコーダ３２５を介してメモリセルアレイ３２６へ到達するアドレスを供給する。また、メモリ制御装置３２１は、出力ドライバ３２３−２を介してデータ信号をバス３２０へ供給する。メモリ３２２−１は、受信器３２４−４を介してデータ信号を受信し、Ｉ／Ｏバッファ３２７を介してメモリセルアレイ３２６へデータを供給して記憶する。
【００４９】
電流モード信号を使用するバスを図６に関して説明したが、本発明の装置及び方法は、異なる電圧レベルを有する信号を区別することが望ましい任意の信号方式にも使用できる。
【００５０】
図７Ａは、本発明の１つの実施形態による積分受信器３３０を示す。積分受信器３３０は、広い共通モード範囲、大きな出力電圧振れ、及び短い入出力待ち時間を有する。積分受信器３３０において、プリアンプ３３２、積分器３３４、及び、センスアンプ及びラッチ３３６は、直列に接続されている。プリアンプ３３２は、差動入力信号ＶＩＮ３４２及びＶＩＮ＿Ｂ３４４を受信し、それぞれ２つの対の差動出力信号ＶＰＤＡＴＡ及びＶＰＤＡＴＡ＿Ｂ、ＶＮＤＡＴＡ及びＶＮＤＡＴＡ＿Ｂ、３４６及び３４８を生成する。入力信号ＶＩＮ３４２及びＶＩＮ＿Ｂ３４４は、積分受信器３３０を実装する装置に対して外部から供給される。特に、入力信号ＶＩＮ３４２及びＶＩＮ＿Ｂ３４４は、バスからのものであり、制御、アドレス、又はデータ信号であってもよい。
【００５１】
積分器３３４は、プリアンプ３３２からの差動出力信号３４６、３４８に基づいて電流を積分して、それぞれノードＡ、Ｂ、Ｃ、及びＤにて差動積分電圧ＶＡ、ＶＢ、ＶＣ、及びＶＤを生成する。特に、積分器３３４は、一方の差動入力電圧が他方の差動入力電圧よりも高いか否かに基づいて電流を積分する。差動入力電圧は、以下に説明するように対３５４、３５６になるが、それぞれＶＡ及びＶＢ、ＶＣ及びＶＤである。センス信号３５８に応答して、センスアンプ及びラッチ３３６は、差動入力電圧ＶＡ及びＶＢ３５４、ＶＣ及びＶＤ３５６の対をセンスし、積分電圧を回路の次のステージで使用するＣＭＯＳ出力ＶＯＵＴ３６０、ＶＯＵＴ＿Ｂ３６２へ変換する。
【００５２】
１つの実施形態において、各々の入力信号ＶＩＮ３４２及びＶＩＮ＿Ｂ３４４は、例えば、完全差動信号方式のデータバスの個別の信号線上に供給される。しかし、これによりデータバスの信号線数は２倍になり、装置のピン数が２倍になる。別の実施形態において、単一の入力信号は、バスの信号線上に供給される。別の実施形態において、片側信号方式が使用され、この方法では、入力信号ＶＩＮ３４２がデータバスの信号線から直接受信され、入力信号ＶＩＮ＿Ｂ３４４の補集合ではない所定の基準電圧がプリアンプに供給される。
【００５３】
図７Ｂは、システムクロックの両相の間に積分を行うことによってデータ処理能力を更に高めた図６の積分受信器の別の実施形態を示す。図７Ｂは、２つの付加的な積分−センスアンプ−ラッチブロック３３３を示す点を除けば図７Ａと同一である。また、図７Ａの積分受信器は、図４１を参照して以下に説明する。
【００５４】
図２を参照して前述したように、図７Ｂの回路は、反対側の又は相補的なクロックエッジで作動して、奇数データ値及び偶数データ値をセンス及びラッチする。例えば、奇数データ値は、システムクロックの１組のエッジに応答してセンス及びラッチされ、偶数データ値は、システムクロックの１組の相補的なエッジに応答してセンス及びラッチされる。
【００５５】
図８に示すように、積分受信器３３０のタイミングは、図３Ａの受信器に比べて入出力待ち時間を短縮する。図８は、システムクロック３６４、入力信号ＶＩＮ３４２、プリチャージ信号３５２、センス信号３５８、及び積分受信器出力電圧ＶＯＵＴの関係を示す。また、ＶＩＮ３４２及びＶＯＵＴ３６０のタイミング図は、相補的信号ＶＩＮ＿Ｂ３４４及びＶＯＵＴ＿Ｂ３６２にも適用される。しかし、簡素化のために、ＶＩＮ＿Ｂ３４４及びＶＯＵＴ＿Ｂ３６２は示されていない。
【００５６】
プリチャージ信号３５２は、積分器３３４の２つの作動フェーズ（ａｃｔｉｖｉｔｙ ｐｈａｓｅ）、積分３７２とプリチャージ３７４とを定義する。センス信号３５８は、センスアンプ及びラッチ３３６の２つの作動フェーズ、保持及びセンス３７６とプリチャージ３７８とを定義する。２つのタイミングイベントがこれらのフェーズの境界を定義する。第１のタイミングイベントは、プリチャージ解除３８０であり、これにより積分フェーズが始まり、この間に積分器３３４はプリアンプ３３２からの入力信号を積分する。第２のタイミングイベントは、センスアンプ３３６に関するセンス起動３８２であり、これによりセンスアンプ及びラッチ３３６は、積分器３３４からの差動積分電圧を決定してその結果を保持する。積分器３３４（図７）の積分フェーズ３７２は、センスアンプ３３６（図７）の保持及びセンスフェーズ３７６と重なり合い、安定した入力信号をセンスアンプ及びラッチ３３６（図７）に与える。保持及びセンスフェーズ３７６と積分フェーズ３７２とが重なり合うので、センスアンプ３３６（図７）の観点から、積分器３３４が依然として積分を行っていても、センスアンプ３３６（図７）がセンス信号３５８の立ち上がりエッジに応答して作動すると積分は終了する。センスアンプ及びラッチ３３６からの出力であるＶＯＵＴ３６０及びＶＯＵＴ＿Ｂ３６２は、センス起動３８２の直後は有効であり、結果的に個別の保持フェーズを排除することによって積分受信器の入出力待ち時間３８４が短縮される。
【００５７】
積分受信器のタイミングは、センス起動３８２の後にセンスデータの流れを制御するタイミングエッジがないので入出力待ち時間を短縮する。出力電圧であるＶＯＵＴ３６０及びＶＯＵＴ＿Ｂ３６２は、センスアンプ及びラッチの伝播遅延（クロックＱ遅延）後に利用可能であり、ここでは、クロックＱ遅延は、センス起動３８２において始まる。このようにして、受信器の入出力待ち時間が短縮される。図８に示すように、入出力待ち時間３８４は、実質的にシステムクロック３６４の周期より短い。入出力待ち時間が短縮されるので、システムの性能を高めることができる。
【００５８】
図９において、本発明の積分受信システム３９０の別の実施形態は、図７のプリアンプ３３２を取り除き、前述のように積分器３３４及びセンスアンプ３３６を使用する。積分器７４５は、プリアンプから入力信号を受信するのではなく、差動入力対３４６、３４８の両方の外部データバスから直接出力信号ＶＩＮ３４２及びＶＩＮ＿Ｂ３４４を受信する。換言すると、差動入力信号ＶＮＤＡＴＡ及びＶＰＤＡＴＡ（図７）を受信する回線は、入力ＶＩＮ３４２（図９）を受信し、差動入力信号ＶＮＤＡＴＡ＿Ｂ及びＶＮＤＡＴＡ＿Ｂ（図７）を受信する回線は、ＶＩＮ＿Ｂ３４４を受信する。センスアンプ３３６は、その後の回路ステージで使用される積分受信器の出力である、ＶＯＵＴ３６０及びＶＯＵＴ＿Ｂ３６２を与える。また、図８のタイミング図は、図９のブロック図に適用される。
【００５９】
プリアンプを取り除くことにより、積分器への入力は早期に有効になるのでデータサイクルにおいて早期にプリチャージの存在を示すことができるため、入出力待ち時間を更に短縮することができる。更に、積分受信器３９０は、図７の積分受信器よりも回路が単純になり、使用電力量が少なく、金型スペースが節約され、更に安価である。
【００６０】
図７及び図９の各々のブロックを実行する回路を以下に説明する。
プリアンプ
図１０は、本発明の１つの実施形態による図７のプリアンプを示す。プリアンプ３３２Ａは、入力信号に基づいて条件信号を積分器に供給することにより入力電圧振れの非対称性に対する感度を低くすることにより、積分受信器の動作を改善する。積分入力電圧の非対称の振れは、出力電圧及びタイミングのエラーを引き起す場合がある。プリアンプ３３２Ａは、プリアンプ３３２Ａが所定の利得を与える際に、特定の積分電流及び積分静電容量を得るための積分器の飽和動作を維持しながら、入力信号の電圧振れを低減できる。更なる利点として、プリアンプ３３２Ａは、積分器への入力が、積分器の電流ソース飽和と同様に飽和電流ステアリングを維持するのに十分な入力共通モード電圧を有することを保証できる。完全に飽和した電流ステアリングは、積分器の利得を改善する。
【００６１】
片側信号方式においては、一方の入力は入力信号の補集合ではなく固定基準電圧であり、プリアンプ３３２Ａは、出力信号が差動出力に見える「擬似差動」出力信号を与えるのでタイミングオフセットを低減する。前述のように、２つの信号の共通モードは、２つの信号の平均値である。擬似差動出力信号の共通モードは、片側信号方式では変化する。対照的に、ＶＩＮ３４２及びＶＩＮ＿Ｂ３４４を使用する差動信号方式の共通モードは、実質的に不変のままである。片側信号方式でプリアンプを使用すると、差動出力信号に非常によく似た出力信号が得られるので、結果的に共通モードの影響が低減される。
【００６２】
図１０において、プリアンプ３３２Ａは、外部入力信号ＶＩＮ及びＶＩＮ＿Ｂ、３４２及び３４４を受信する。また、プリアンプ３３２Ａは、２つの増幅器セクション、即ち、ｐ−セクション４０２及びｎ−セクション４０４を有する。各々の増幅器セクション４０３、４０４は、それぞれ入力信号ＶＩＮ及びＶＩＮ＿Ｂ、３４２及び３４４を受信する。ｐ−セクション４０２は、差動出力ＶＰＤＡＴＡ３４６−１及びＶＰＤＡＴＡ＿Ｂ３４６−２を出力する。ｎ−セクション４０４は、差動出力ＶＮＤＡＴＡ３４８−１及びＶＮＤＡＴＡ＿Ｂ３４８−２を出力する。
【００６３】
ｐ−セクション４０２において、ｐ−セクション増幅器４０６は、入力信号ＶＩＮ３４２及びＶＩＮ＿Ｂ３４４を差動的に受信する差動ＰＭＯＳ対を含む。差動ＰＭＯＳ対は、ＰＭＯＳトランジスタ４０８及び４１０を含む。ＰＭＯＳ電流ソース４１２は、ＰＭＯＳ対４０６のトランジスタのソースと供給電圧ＶＤＤとの間に接続されている。ＰＭＯＳ電流ソース４１２は、ＰＭＯＳバイアス電流ＩＢＩＡＳＰを決定するＰＭＯＳバイアス電圧ＶＢＩＡＳＰに応答するＰＭＯＳトランジスタ４１４である。
【００６４】
ＮＭＯＳロード・トランジスタ４ｌ６及び４１８は、それぞれＰＭＯＳ対４０８及び４１０のＰＭＯＳトランジスタのドレインと、接地との間に接続されている。各々のＮＭＯＳロード・トランジスタ４１６、４１８のゲートは、供給電圧ＶＤＤに接続されており、ＮＭＯＳロード・トランジスタ４１６、４１８は、抵抗器として線形領域で作動する。もしくは、抵抗器を使用してもよい。ｐ−セクション増幅器の差動出力ＶＰＤＡＴＡ３４６−１及びＶＰＤＡＴＡ＿Ｂ３４６−２は、ＰＭＯＳトランジスタ４０８、４１０のトランジスタのドレインから供給される。ｐ−セクション増幅器４０２作動中、入力信号ＶＩＮ３４２、ＶＩＮ＿Ｂ３４４の共通モード電圧は、ＶＤＤよりも低いことが好ましく、例えば、接地電位とＶＤＤ／２との間の電圧である。
【００６５】
ｎ−セクション増幅器４２２において、ＮＭＯＳトランジスタ４２４、４２６の差動ＮＭＯＳ対は、入力信号ＶＩＮ３４２及びＶＩＮ＿Ｂ３４４を差動的に受信する。ＮＭＯＳ電流ソース４２８は、ＮＭＯＳトランジスタ４２４、４２６のソースと回路接地との間に接続されている。ＮＭＯＳ電流ソース４２８は、ＮＭＯＳバイアス電流ＩＢＩＡＳＮを決定するＮＭＯＳバイアス電圧ＶＢＩＡＳＮに応答するＮＭＯＳトランジスタ４３０である。ＰＭＯＳロード・トランジスタ４３２、４３４は、それぞれ差動ＮＭＯＳトランジスタ４２４、４２６のＮＭＯＳトランジスタのドレインと接地との間に接続されており、線形領域で作動する。各々のＰＭＯＳロード・トランジスタ４３２、４３４のゲートは、接地に接続されている。ｎ−セクション増幅器４０４の出力ＶＮＤＡＴＡ３４８−１及びＶＮＤＡＴＡ＿Ｂ３４８−２は、ＮＭＯＳトランジスタ４２４、４２６のトランジスタのドレインから供給される。ｎ−セクション増幅器４０４の作動中、入力信号ＶＩＮ３４２、ＶＩＮ＿Ｂ３４４の共通モード電圧は、接地電位よりも高いことが好ましく、例えば、ＶＤＤ／２とＶＤＤとの間の電圧である。
【００６６】
２つの増幅器セクション４０２、４０３を使用すると、結果的に、少なくとも供給電圧ＶＤＤ及び接地電位との間の範囲に等しい広範囲の入力共通モード電圧を処理可能なプリアンプを得ることができる。バイアス電圧ＶＢＩＡＳＰ及びＶＢＩＡＳＮは、電流ソーストランジスタを飽和状態で作動させ、ゼロ（回路接地）電圧と供給電圧ＶＤＤとの間の共通モード範囲をもたらすように選択される。もしくは、入力電圧閾値を選択するために、一方の又は両方の電流ソーストランジスタを飽和状態にさせないようにバイアス電圧を選択することができる。別の実施形態において、バイアス電圧は、共通モード範囲を作動時に動的に変更するように調整される。
【００６７】
積分器
図１１Ａに示すように、１つの実施形態において、本発明は、広い共通モード範囲及び大きな出力電圧振れを有する積分器３３４Ａを提供する。積分器３３４Ａは、入力電圧ではなく所定量の積分電流Ｉに比例する差動出力電圧ＶＡ、ＶＢ、ＶＣ、及びＶＤを生成する。入力信号ＶＩＮ３４２の電圧に応答して、第１及び第２の電流ステアリング回路４３２、４３４は、背中合わせに接続されている容量性素子４３６、４３８の対を充電又は放電するように所定の積分電流を方向づける。特に、電流ステアリング回路４３２、４３４は、それぞれ第１及び第２の積分電流ソース４３９、４４０を介して、それぞれ容量性素子４３６、４３８のノード４３６Ａ及び４３６Ｂ、４３８Ａ及び４３８Ｂを充放電する。
【００６８】
以下に説明するように、第１の電流ステアリング回路４３２はＰＭＯＳトランジスタを備え、第２の電流ステアリング回路４３４はＮＭＯＳトランジスタを備えるので、積分器３３４は、広い共通モード範囲を有し、結果的に広範囲の転送データに適用可能である。更に、容量性素子４３６、４３８の両側で積分を行うことにより、本発明は、大きな出力電圧振れ、つまり従来の構成での容量性素子４３６、４３８の片側が固定電圧に接続されている場合に得られる電圧利得よりも大きな電圧利得をもたらす。また、電流ステアリング回路４３２、４３４のいずれか一方は、背中合わせ容量性素子４３６、４３８を積分することができるので、積分器３３４は、入力信号ＶＩＮ３４２の電圧が電流ステアリング回路の１つを作動させる範囲から外れている場合、入力信号の非対称性に対して感度が低くなる。
【００６９】
次に図１１Ｂ及び図１１Ｃを参照して積分器３３４を説明し、その後、図１２の回路図を参照して更に詳細に説明する。図１１Ａ及び図１１Ｂの積分器３３４Ａ及び３３４Ｂは、それぞれ図９の積分器３３４に対応する。
【００７０】
図１１Ｂにおいて、図１１Ａの積分器３３４Ａが詳細に示されている。積分器３３４Ｂは、差動入力信号ＶＩＮ３４２及びＶＩＮ＿Ｂ３４４を直接受信し、２つの対の差動電圧ＶＡ及びＶＢ、ＶＣ及びＶＤを出力する。第１の電流ステアリング回路４３２は、ＰＭＯＳトランジスタ４４２、４４４の対を含み、第２の電流ステアリング回路４３４は、ＮＭＯＳトランジスタ４４６、４４８の対を含む。電流ステアリング回路４３２、４３４は、入力信号ＶＩＮ３４２及びＶＩＮ＿Ｂ３４４を受信する。第１の積分電流ソース４３９は、ＰＭＯＳトランジスタ４４２、４４４のソースと供給電圧ＶＤＤとの間に接続されており、電流ＩＩＮＴ１を供給する。第２の積分電流ソース４４０は、ＮＭＯＳトランジスタ４４６、４４８のソースと接地との間に接続されており、電流ＩＩＮＴ２の量を流す。第１の積分電流ソース４３９からの電流ＩＩＮＴ１の量は、第２の積分電流ソース４４０からの電流ＩＩＮＴ２の量と同じであることが好ましい。第１の容量性素子Ｃ１４３６は、ＰＭＯＳトランジスタ４４２のドレインと、ＮＭＯＳトランジスタ４４６のドレインとの間に接続されている。ＰＭＯＳトランジスタ４４２のドレインは、ノードＡ３５４−１であり、出力電圧ＶＡを出力する。ＮＭＯＳトランジスタ４４６のドレインは、ノードＣ３５６−１であり、出力電圧ＶＣを出力する。第２の容量性素子Ｃ２４３８は、ＰＭＯＳトランジスタ４４４のドレインと、ＮＭＯＳトランジスタ４４８のドレインとの間に接続されている。ＰＭＯＳトランジスタ４４４のドレインは、ノードＢ３５４−２であり、出力電圧ＶＢを出力する。ＮＭＯＳトランジスタ４４８のドレインは、ノードＢ３５６−２であり、出力電圧ＶＤを出力する。
【００７１】
図８のタイミング図は、この積分器３３４に適用される。前述のように、積分活動は２つのフェーズ、即ち、プリチャージ信号により定められる積分フェーズ及びプリチャージフェーズをもつ。
【００７２】
プリチャージ回路４６０は、出力ノードＡ、Ｂ、Ｃ、及びＤに接続されている。Ａ−Ｂプリチャージ回路４６２において、ＮＭＯＳトランジスタ４６４、４６６の対は、それぞれノードＡ及びＢに接続されている。プリチャージ信号が高値の場合にノードＡ及びＢをプリチャージするために、ＮＭＯＳトランジスタ４６４．４６６は、出力ノードＡ及びＢを接地電位に引き下げる。従って、電圧ＶＡ及びＶＢは、回路接地電位にプリチャージされることになる。Ｃ―Ｄプリチャージ回路４７０において、ＰＭＯＳトランジスタ４７２、４７４の対は、それぞれノードＣ及びＤに接続されている。プリチャージ信号の補集合であるプリチャージ＿Ｂ４７６が低値の場合、ＰＭＯＳトランジスタ４７２、４７４は、出力ノードＣ及びＤを供給電圧ＶＤＤに引き上げ、結果的に電圧ＶＣ及びＶＤは、供給電圧ＶＤＤにプリチャージされることになる。
【００７３】
電流ステアリング回路４３２、４３４において、入力トランジスタ４４２−４４８を完全に方向づけすると、積分器の出力電圧は、積分期間中に、差動入力電圧の振幅に正比例するのではなく、差動入力電圧の極性に確実に正比例することになる。作動時には各入力トランジスタを完全に方向づけることができず、入力電圧の共通モードは、各入力トランジスタの方向づけに影響を与える。入力電圧ＶＩＮ及びＶＩＮ＿Ｂは３つの共通モードを有し、各々の共通モード範囲は、積分器３３４に異なる影響を与える。共通モード範囲は、入力信号ＶＩＮを参照して説明するが、相補入力信号ＶＩＮ＿Ｂにも適用される。入力信号ＶＩＮに関して、共通モード電圧の第１の範囲は、ＰＭＯＳトランジスタ４４２、４４４を作動させるが、ＮＭＯＳトランジスタ４４６、４４８を適切に作動させる程は高くない、接地電位近傍の範囲である。共通モード電圧の第１の範囲において、第２の積分電流ソース４４０は、飽和領域では作動できず、僅かな電流を供給する。
【００７４】
共通モード電圧の第２の範囲は、ＮＭＯＳトランジスタ４４６を作動させるが、ＰＭＯＳトランジスタ４４２を適切に作動させる程は低くない供給電圧近傍の範囲である。共通モード電圧の第２の範囲において、第１の積分電流ソース４４０は、積分電圧ＩＩＮＴ１を供給できない。
【００７５】
第３の電圧範囲は、ＮＭＯＳ及びＰＭＯＳトランジスタ４４６、４４２の両方を作動させ、それぞれ各々の電流ソース４３９、４４０がそれぞれの電流量を供給する中間範囲である。第３の範囲において、容量性素子４３６のそれぞれのノード４３６Ａ及び４３６ｂは、電流ＩＩＮＴ１で充電され、電流ＩＩＮＴ２で放電される。
【００７６】
積分器３３４の出力は、ノードＡとノードＢとの間の電圧差に、ノードＣとＤとの間の電圧差を加算したものである。換言すると、積分器３３４の出力は以下の関係により定義できる。
（ＶＡ−ＶＢ）＋（ＶＣ−ＶＤ）
【００７７】
本発明の積分器３３４は、少なくとも２組のノードの間の差動電圧を出力し、少なくとも２つの電流ソースを使用する。対照的に、図４を参照して説明した従来技術の積分器は、１組のノードの間の差動電圧を出力し、１つの電流ソースを使用する。また、本発明の積分器３３４Ｂは、共通モード電圧の任意の範囲でアクティブな、少なくとも１組のトランジスタを有する。積分器３３４Ｂは、積分器の利得を上げて電圧感度を高めるために、両電流ソースが容量性素子のそれぞれのノードを充放電する共通モード電圧の第３の範囲で作動することが好ましい。
【００７８】
差動入力電圧振れの振幅、ＶＤＭ＝（ＶＩＮ−ＶＩＮ＿Ｂ）は、積分器の作動において考慮される他の要因である。積分器３３４は、差動入力電圧の極性に基づいて作動し、差動入力電圧振れの振幅ＶＤＭは、積分器３３４の作動に影響を与えないことが理想的である。しかし、実際には、差動入力電圧振れの振幅ＶＤＭは、積分器３３４の作動に影響を与える。差動入力電圧振れの振幅ＶＤＭが十分に大きくない場合、入力トランジスタ対４４２、４４４、４４６、及び４４８は完全に方向づけできず、それぞれの積分ノードへの又はそれぞれの積分ノードからの電流全量を方向づけるための完全なスイッチの機能を果たすことができない。
【００７９】
第１の容量性素子４３６をノードＡとＣとの間に配置し、第２の容量性素子４３８をノードＢとＤとの間に配置すると、第３の電圧範囲、即ち中間電圧範囲での有効電流利得が改善される。第１の容量性素子４３６は、静電容量Ｃ１を有し、第２の容量性素子４３８は、静電容量Ｃ２を有する。第１及び第２の容量性素子は同一の静電容量を有することが好ましい。
【００８０】
積分器３３４Ｂの回路利得Ｇは、電流１／差動入力電圧ＶＤＭ（即ちＩ／（ＶＤＭ））として定義される。回路利得Ｇと積分静電容量Ｃとの比、即ち、Ｇ／Ｃ比は、積分作動において考慮される別のパラメータである。積分器３３４Ｂの出力電圧は、回路利得Ｇ及びＧ／Ｃ比に正比例する。回路利得及びＧ／Ｃが大きいほど、入力トランジスタ対を飽和状態に維持しながらセンスアンプに与えられる、特定の充電又は放電電流（ＩＩＮＴ−１、ＩＩＮＴ−２）及び静電容量（Ｃ１、Ｃ２）に対する出力電圧が大きくなる。入力対４４２及び４４４、４４６及び４４８が大きなΔＶで切り換えられる場合、Ｇ／Ｃ比は、図１１Ａの回路では２Ｉ／Ｃに近づき、この場合、値Ｉにおいては、電流ＩＩＮＴ１は電流ＩＩＮＴ２に等しく、電流ソースからの電流Ｉは、常時、単一のキャパシタへ流れることになり、完全なスイッチングが行われる。
【００８１】
図１１Ｂの回路において、Ｇ／Ｃ比の値は、完全なスイッチングの値に近づくが、これは不完全なスイッチングの影響が実質的に低減されるためである。不完全なスイッチングの間に、意図された容量性素子に方向づけされていない一部の積分電流は、他の容量性素子を充電するのに使用される。例えば、Ｉではなく０．６Ｉの電流が、トランジスタ４４２及び容量性素子４３６を通って流れる場合、０．４Ｉがトランジスタ４４４を通って流れ、容量性素子４３８に至る。換言すると、容量性素子４３６へ流れない電流の一部は、容量性素子４３８を充電するのに使用される。同様に、０．６Ｉが容量性素子４３８からトランジスタ４４８を通って流れる場合、０．４Ｉが容量性素子４３６からトランジスタ４４６を通って流れる。換言すると、容量性素子４３８から流れない電流の一部は、容量性素子４３６を放電させるのに使用される。従って、各々の容量性素子の充電電流はＩに近づき、Ｇ／Ｃ比を最大にする。
【００８２】
ノードＡ、Ｂ、Ｃ、及びＤ上のキャパシタ４８２、４８４、４８６、及び４８８で表わされる寄生容量Ｃｐは、それぞれ容量性素子を充電するように意図されている電流がノード上の寄生容量を充電又は放電するのに使用されるので、Ｇ／Ｃ比を理想値から下げる。
【００８３】
図１１Ｃに示す別の実施形態において、図１１Ｂの積分器３３４Ｂは、図１０のプリアンプと共の作動するように変更されている。図１１Ｃの積分器３３４Ｃは、プリアンプと共に使用されるので、積分器３３４Ｃの共通モード範囲が改善される。積分器３３４Ｃは、２つの対の差動出力信号であるＶＰＤＡＴＡ及びＶＰＤＡＴＡ＿Ｂ、ＶＮＤＡＴＡ及びＶＮＤＡＴＡ＿Ｂをプリアンプから受信する。ＰＭＯＳ入力トランジスタ４４２、４４４は、ＶＰＤＡＴＡ及びＶＰＤＡＴＡ＿Ｂを受信し、ＮＭＯＳ入力トランジスタ４４６、４４８は、ＶＮＤＡＴＡ及びＶＮＤＡＴＡ＿Ｂを受信する。
【００８４】
図１２において、積分器３３４Ｄの別の実施形態は、寄生容量の影響を補正する。積分器３３４Ｄは、２つの対の差動出力電圧ＶＰＤＡＴＡ及びＶＰＤＡＴＡ＿Ｂ、ＶＮＤＡＴＡ及びＶＮＤＡＴＡ＿Ｂをプリアンプから受信し、２つの対の差動電圧ＶＡ及びＶＢ、ＶＣ及びＶＤを出力する。積分器３３４において、第１の電流ステアリング回路は、ＰＭＯＳトランジスタ５０２及び５０４の第１の入力差動対を含み、第２の電流ステアリング回路は、ＮＭＯＳトランジスタ５０６及び５０８を含む。ＰＭＯＳトランジスタ５０２及び５０４への入力信号は、それぞれＶＰＤＡＴＡ及びＶＰＤＡＴＡ＿Ｂである。ＮＭＯＳトランジスタ５０６及び５０８への入力信号は、それぞれＶＮＤＡＴＡ及びＶＮＤＡＴＡ＿Ｂである。第１及び第２の電流ステアリング回路は、前記に説明されている、それぞれＰＭＯＳ及びＮＭＯＳトランジスタ、５１２及び５１４を備え、バイアス電圧ＶＢＩＡＳＰ−１及びＶＢＩＡＳＮ−１である、第１及び第２の積分電流ソース４３９及び４４０の手段は、同様に前記に説明されている。
【００８５】
入力トランジスタ５０２−５０８の静電容量（素子重なり静電容量）をドレインするためのゲートは、ゲートを越えて入力信号を入力トランジスタ５０２−５０８のドレインへ接続し、結果的にノードＡ及びＢ、Ｃ及びＤに入る。静電容量をドレインするゲートの影響を補正するために、第１及び第２の補正電流ステアリング回路５２０、５２１がそれぞれ付加されており、適合するエラー電流をノードＡ及びＢ、Ｃ及びＤに注入するようになっている。
【００８６】
第１の補正電流ステアリング回路５２０は、ＰＭＯＳトランジスタ５２２及び５２４の対を含み、第２の補正電流ステアリング回路５２１は、ＮＭＯＳトランジスタ５２６及び５２８を含む。また、第１及び第２の補正電流ステアリング回路５２０、５２１は、それぞれ入力信号ＶＰＤＡＴＡ及びＶＰＤＡＴＡ＿Ｂ、ＶＮＤＡＴＡ及びＶＮＤＡＴＡ＿Ｂを受信する。ＰＭＯＳトランジスタ５２２及び５２４は、第１の補正電流ソース５３０からの電流を方向づけ、ＮＭＯＳトランジスタ５２６及び５２８は、第２の補正電流ソース５３２からの電流を方向づける。第１及び第２の補正電流ソース５３０及び５３２は、それぞれバイアス電圧ＶＢＩＡＳＰ−１及びＶＢＩＡＳＮ−１によってバイアスがかけられているトランジスタ５３４及び５３６を含む。第１及び第２の補正電流ソース、５３０及び５３２の各々は、積分電流ソース４３９、４４０よりも非常に小さい量の電流ＩＣを供給する。
【００８７】
第１の補正電流ステアリング回路５２０において、入力トランジスタ５２２及び５２４のドレインは、それぞれノードＢ及びＡに接続されている。換言すると、トランジスタ５２２及び５２４のドレインは、それぞれ入力トランジスタ５０２及び５０４のドレインとは反対の態様で接続されている。第２の補正電流ステアリング回路５２１において、他方の入力トランジスタ５２６及び５２８の対のドレインは、それぞれノードＤ及びＣに接続されている。換言すると、トランジスタ５２６及び５２８のドレインは、それぞれ入力トランジスタ５０６及び５０８のドレインとは反対の態様で接続されている。電流ステアリング回路とは反対の態様で、それぞれの補正電流ステアリング回路の入力トランジスタのドレインを接続すると、補正電流ステアリング回路は、ゲートを介して注入された電荷をキャンセルして、重なり静電容量をドレインすることができる。
【００８８】
また、ノードｎテール（ｎｔａｉｌ）及びｐテール（ｐｔａｉｌ）上の寄生容量は、一方のノードに注入される誤った電荷を発生させることによりエラーを引き起す。また、補正電流ステアリング回路５２０、５２１は、反対側のノードを充電して、実質的にこの寄生容量からのエラーをキャンセルするのに十分な対応テール静電容量を与える。
【００８９】
また、積分器３３４Ｄは、容量性素子４３６及び４３８を含む。容量性素子４３６、４３８は同一であり、容量性素子４３６の以下の説明は、同様に容量性素子４３８にも適用される。容量性素子４３６は、ｎ−素子Ｃ２５４２に並列に接続されているｐ−素子Ｃ１５４０を含む。ｐ−素子５４０は、ソース及びドレインが短絡されているＰＭＯＳ素子である。ｎ−素子５４２は、ソース及びドレインが短絡されているＮＭＯＳ素子である。
【００９０】
第１のプリチャージ回路５６０は、図８に関して説明したように、プリチャージ信号に応答してノードＡ、Ｂ、Ｃ、及びＤをプリチャージする。第１のプリチャージ回路５６０において、それぞれのノードが同じ電位に確実にプリチャージされるように、イコライジング・トランジスタ５６２、５６４が使用される。プリチャージ・トランジスタ５６６−５７２は、図１１Ｂに関して説明したように、ノードＡ、Ｂ、Ｃ、及びＤをプリチャージする。
【００９１】
また、図８のタイミング図は、図１２の積分器３３４Ｄに適用される。プリチャージがアクティブな場合、プリチャージ回路５６０は、ノードＡ及びＢを接地電位に、ノードＣ及びＤを供給電圧ＶＤＤに設定する。積分期間中、プリチャージ回路５６０は非アクティブであり、容量性素子４３６及び４３８は適宜、充放電される。また、図１２の積分器は、２つの差動出力電圧をもつ。第１の差動出力電圧ＶＡ−ＶＢは、ノードＡ及びＢから供給され、第２の差動出力電圧ＶＣ−ＶＤは、ノードＣ及びＤから供給される。第１及び第２の差動出力電圧を組み合わせると、以下の式に示すような積分器の全出力電圧が得られる。
（ＶＡ−ＶＢ）＋（ＶＣ−ＶＤ）
【００９２】
別の実施形態において、図１２の積分器３３４Ｄは、プリアンプを使用することなく入力ＶＩＮ及びＶＩＮ＿Ｂを直接データバスから受信する。このようにして、電力を節約し、金型寸法を小さくし、入出力待ち時間を短縮するためプリアンプを取り除くことができる。そうするために、トランジスタ５０２、５０４では、ＶＰＤＡＴＡ及びＶＮＤＡＴＡではなくＶＩＮが受信され、トランジスタ５０４及び５０８では、ＶＰＤＡＴＡ＿Ｂ及びＶＰＤＡＴＡ＿ＢではなくＶＩＮ＿Ｂが受信される。別の実施形態において、相補入力信号ＶＩＮ＿Ｂではなく基準電圧が積分器３３４Ｄへ供給される。
【００９３】
図１３を参照すると、積分器３３４Ｅの別の実施形態は、差動データ信号ＶＩＮ及びＶＩＮ＿Ｂを受信し、差動信号の１つの対ＶＡ及びＶＢを出力する。図１３の積分器３３４Ｅは、図９の積分器３３４の別の実施形態である。積分器３３４Ｅにおいて、電流ステアリング回路は、トランジスタ４４２．４４４、４４６、及び４４８を含む。図１３の電流ステアリング回路は、図１１Ｂの電流ステアリング回路と同じ態様で作動するので詳細な説明は省略する。積分電流ソース４３９、４４０は、積分電流Ｉを電流ステアリング回路へ供給する。図１１Ｂの積分器３３４Ｂとは異なり、積分ノード対Ａ及びＣ、Ｂ及びＤは、それぞれ容量性素子の各々のノード４３６Ａ及び４３８Ａに接続され、積分ノードの１つの対Ａ及びＢをもたらす。各々の容量性素子４３６、４３８は、積分ノードと接地との間に接続されている。１つの実施形態において、容量性素子４３６、４３８は、キャパシタである。もしくは、容量性素子４３６、４３８は、図１２のトランジスタで実現される。また、図８のタイミング図は、図１３の積分器３３４Ｅにも適用される。
【００９４】
イコライジング・プリチャージ・トランジスタ５８０は、積分ノードＡとＢとの間に接続されている。プリチャージ信号が高値の場合、イコライジング・プリチャージ・トランジスタ５８０はアクティブになり、出力電圧ＶＡ及びＶＢを理想的には供給電圧の半分ＶＤＤ／２に等しくする。
【００９５】
負の差動入力電圧ＶＤＭが受信された場合（ＶＤＭは、ＶＩＮ−ＶＩＮ＿Ｂに等しく、第１及び第２の入力対４４２−４４４、４４６−４４８の電流を完全に方向づけるのに十分なものである）、容量性素子４３６は電流Ｉで充電され、容量性素子４３８は電流Ｉで放電される。差動出力電圧ＶＡ−ＶＢは、以下の式で定義される。
ＶＡ−ＶＢ＝（２Ｉ／Ｃ）・積分時間
差動入力電圧ＶＤＭが、飽和状態で入力トランジスタを作動して電流ソースからの電流Ｉを積分ノードＡ及びＢ（部分ステアリング）中へ完全に方向づける程には大きくない場合、差動入力電圧ＶＡ−ＶＢは低減される、例えば、０．６Ｉに等しい電流量がトランジスタ４４２を通って流れ、０．４Ｉに等しい電流量がトランジスタ４４４を通って流れ、０．６Ｉに等しい電流量がトランジスタ４４８を通って流れ、０．４Ｉに等しい電流量がトランジスタ４４６を通って流れるような差動入力電圧ＶＤＭであり、全ての入力トランジスタが適合していると想定すると、差動出力電圧ＶＡ−ＶＢは、以下の式で定義される。
ＶＡ−ＶＢ ＝（（０．６−０．４）＋（０．６−０．４））・（Ｉ／Ｃ）・積分時間
【００９６】
図１３の回路の差動出力電圧への部分ステアリングの影響は、図１１Ａ、図１１Ｂ、１１Ｃ、及び図１２に比べて実質的に低減されている。更に、図１３の積分器は、供給電圧ＶＤＤの１／２に等しい電圧に積分ノードＡ及びＢをプリチャージするが、積分ノードを接地電位及び供給電圧にプリチャージすることによって得られる電圧レベルは許さない。
【００９７】
別の実施形態において、図１３の積分器３３４Ｅは、２つの対の差動出力信号であるＶＰＤＡＴＡ及びＶＰＤＡＴＡ＿Ｂ、ＶＮＤＡＴＡ及びＶＮＤＡＴＡ＿Ｂを図１０のプリアンプから受信するように変更されている。ＰＭＯＳ入力トランジスタ４４２及び４４４は、ＶＰＤＡＴＡ及びＶＰＤＡＴＡ＿Ｂを受信し、ＮＭＯＳ入力トランジスタ４４６及び４４８は、ＶＮＤＡＴＡ及びＶＮＤＡＴＡ＿Ｂを受信する。
【００９８】
センスアンプ
図１４Ａにおいて、図７及び図９のセンスアンプ及びラッチ３３６の１つの実施形態において、静的電力を僅かに消費するセンスアンプ及びラッチ３３６Ａを示す。センスアンプ及びラッチ３３６Ａにおいて、センスアンプ６００Ａは、それぞれ、センス及びセンス＿Ｂ、３５８及び６０２を使用して前述の図８のタイミング図に基づいて作動する。
【００９９】
センス＿Ｂ信号６０２が高値でありセンス信号３５８が低値の場合、ＮＭＯＳパス・トランジスタ６０４及び６０６、及びＰＭＯＳパス・トランジスタ６０８及び６１０がアクティブになり、受信差動入力電圧ＶＡ、ＶＢ、ＶＣ、及びＶＤは、それぞれセンスアンプ回路６００に流れ込むことができる。第１の差動入力対のＰＭＯＳトランジスタ６１２、６１４は、それぞれ差動入力電圧ＶＡ及びＶＢをＮＭＯＳパス・トランジスタ６０４、６０６から受信する。この第１のＰＭＯＳ入力対のＰＭＯＳトランジスタ６１２及び６１４のソースは、供給電圧に接続されている。センス＿Ｂが低値の場合、ＰＭＯＳトランジスタ６１６、６１８は、第１のＰＭＯＳトランジスタ対６１２、６１４のドレインを供給電圧に充電できる。センス＿Ｂが高値の場合、ＰＭＯＳトランジスタ６１６、６１８は非アクティブである。
【０１００】
交差結合対のＰＭＯＳトランジスタ６２０、６２２はラッチの機能を果たし、差動ＰＭＯＳ対６１２、６１４を、それぞれセンスアンプ出力ノード、ｓＤａｔａ＿Ｂ及びｓＤａｔａへ接続する。ＰＭＯＳトランジスタ６１２のドレインは、ＰＭＯＳトランジスタ６２０を介してセンスアンプ出力ノードｓＤａｔａ＿Ｂに接続されている。ＰＭＯＳトランジスタ６１４のドレインは、ＰＭＯＳトランジスタ６２２を介してセンスアンプｓＤａｔａの別の出力ノードに接続されている。ＰＭＯＳトランジスタ６２０のゲートは、出力ノードｓＤａｔａに接続されており、ＰＭＯＳトランジスタ６２２のゲートは出力ノードｓＤａｔａ＿Ｂに接続されている。センス信号が低値の場合に、出力ノードｓＤａｔａ及びｓＤａｔａ＿Ｂは、それぞれＰＭＯＳトランジスタ６２４、６２６によって供給電圧にプリチャージされる。
【０１０１】
第２の差動入力対ＮＭＯＳトランジスタ６２８、６３０は、それぞれ電圧ＶＣ及びＶＤをＰＭＯＳパス・トランジスタ６０８、６１０から受信する。第２の差動入力対のトランジスタ６２８、６３０のソースは、センス信号が高値の場合にソースの電圧を接地電位にする「テール（ｔａｉｌ）」と呼ぶノードにおいて、ＮＭＯＳトランジスタ３６２に接続されている。センス信号が低値の場合、ＮＭＯＳトランジスタ６３２は非アクティブである。
【０１０２】
他の交差結合トランジスタ対６３４、６３６は、ラッチの機能を果たし、差動入力対６２８、６３０を、それぞれセンスアンプ出力ノードｓＤａｔａ＿Ｂ及びｓＤａｔａに接続する。入力ＮＭＯＳトランジスタ６２８のドレインは、ＮＭＯＳトランジスタ６３４を介して出力ノードｓＤａｔａ＿Ｂに接続されており、入力ＮＭＯＳトランジスタ６３０のドレインは、ＮＭＯＳトランジスタ６３６を介して出力ノードｓＤａｔａに接続されている。トランジスタ６３４のゲートは、出力ノードｓＤａｔａに接続されており、パス・トランジスタ６３６のゲートは、出力ノードｓＤａｔａ＿Ｂに接続されている。
【０１０３】
センス信号３５８が高値の場合、ＮＭＯＳトランジスタ６３８、６４０は、第２の入力対のトランジスタ６２８、６３０のドレインをそれぞれ放電できる。センス信号３５８が低値の場合、ＮＭＯＳトランジスタ６３８及び６４０は非アクティブである。
【０１０４】
作動時にセンス信号３５８が低値の場合、第１及び第２の差動入力対６１２及び６１４、６２８及び６３０は、それぞれ電流を供給電圧から接地電位へ流す経路を与えない。この期間には、センスアンプ６００は、第１及び第２の差動入力対、６１２及び６１４、６２８及び６３０への入力に供給される電圧ＶＡ、ＶＢ、ＶＣ、及びＶＤに従う。
【０１０５】
センス信号が高値に変化した場合、パス・トランジスタ６０４−６１０は非アクティブになる。ＮＭＯＳトランジスタ３６２はアクティブになり、テールノードを接地電位に接続するので、電流は短時間だけセンスアンプ６００Ａを通って流れることができ、結果的にセンスアンプ６００Ａを起動する。この期間には、センスアンプ６００Ａは、センス信号３５８が高値に変化した時の入力電圧ＶＡ、ＶＢ、ＶＣ、及びＶＤに応じて、出力ノードｓＤａｔａ及びｓＤａｔａ＿Ｂ上の出力電圧ＶＳ及びＶＳ＿Ｂを決定する。入力信号の共通モードが範囲外の場合、ＰＭＯＳトランジスタ６１６、６１８は、第１の入力対６１２、６１４のドレインに電流を供給し、ＮＭＯＳトランジスタ６３８、６４０は、第２の入力対Ｎ６２８、６３０のドレインから電流を引き出す。
【０１０６】
例えば、入力電圧ＶＣが入力電圧ＶＤよりも大きい場合、ＮＭＯＳ入力対６２８、６３０は、出力ノードｓＤａｔａよりも多くの電流を出力ノードｓＤａｔａ＿Ｂから取り去り、結果的に、モードｓＤａｔａ＿Ｂの電圧ＶＳ＿Ｂは、ノードｓＤａｔａの電圧ＶＳよりも早く接地電位に引き込まれる。入力電圧ＶＡが入力電圧ＶＢよりも大きい場合、ＰＭＯＳ入力対６１２、６１４は、出力ノードｓＤａｔａ＿Ｂよりも多くの電流を出力ノードｓＤａｔａに供給する。これにより、ノードｓＤａｔａの電圧ＶＳは、ノードの電圧ＶＳ＿Ｂよりも早く供給電圧の方に引き上げられる。電流が供給電圧からＮＭＯＳトランジスタ６３２を通って接地電位に流れると同時に、交差結合トランジスタ６２０、６２２、６３４、６３６は、ノードＳＤａｔａ＿Ｂの電圧ＶＳ＿Ｂを接地電位に変化させ、ノードｓＤａｔａの電圧ＶＳを供給電圧に変化させることができる。ノードｓＤａｔａの電圧ＶＳ＿Ｂが下がると、ＰＭＯＳトランジスタ６２２は電流の増加量を供給して、ノードｓＤａｔａの電圧ＶＳを上げる。ノードＳＤａｔａの電圧ＶＳが高くなると、ＮＭＯＳトランジスタ６３４は、電流の増加量を流して、ノードｓＤａｔａ＿Ｂの電圧ＶＳ＿Ｂを接地電位に引き込む。ノードｓＤａｔａ及びｓＤａｔａ＿Ｂの電圧、ＶＳ及びＶＳ＿Ｂは急速に安定し、交差結合対６２０及び６２２、６３４及び６３６は、ＶＳ及びＶＳ＿Ｂの状態をラッチして供給電圧から接地電位までの回路を通る電流の流れを阻止する。従って、センスアンプ６００Ａは、少量の動的電力を消費し、静的電力を殆ど消費しない。入力トランジスタ６１２、６１４、６２８、６３０のゲートに印加される電圧ＶＡ、ＶＢ、ＶＣ、及びＶＤは、センスアンプ６００の作動には影響されず、差動対６１２、６１４、６２８、６３０は、センスアンプ作動時に適切に作動可能である。
【０１０７】
他の実施形態において、センスアンプ６００Ａは、ＮＭＯＳトランジスタ６３８及び６４０、及びＰＭＯＳトランジスタ６１６及び６１８を含まない。トランジスタ６１６、６１８、６３８、及び６４０は、それぞれ電流を供給電圧から接地へ流すための他の経路を形成するが、これは入力トランジスタ６１２及び６１４、６２８及び６３０が、このような経路を形成しない場合である。トランジスタの入力対６１２及び６１４、６２８及び６３０は、共通モード範囲外で作動する場合は電流を流すための経路を形成しない。
【０１０８】
ラッチ
図１４Ａにおいて、ラッチ回路６５０Ａは、センスアンプ６００Ａの出力を受信して記憶する。第１の対のインバータ６５２、６５４は、センスアンプ６００Ａから、出力ノードｓＤａｔａ及びｓＤａｔａ＿Ｂからの電圧ＶＳ及びＶＳ＿Ｂをそれぞれ受信する。差動入力対のＮＭＯＳトランジスタ６５６、６５８は、それぞれ第１の対のインバータ６５４、６５２の出力を受信する。ＮＭＯＳ入力対のトランジスタ６５６、６５８のソースは、回路接地に接続されており、ドレインは、センスアンプ６００Ａから電圧ＶＳ及びＶＳ＿Ｂの状態を記憶してラッチ出力を与えるラッチの機能を果たす、１対の交差結合トランジスタ６６０、６６２に接続されている。交差結合対を形成するために、ＰＭＯＳトランジスタ６６０は、入力トランジスタ６５６のドレインと供給電圧との間に接続されており、ＰＭＯＳトランジスタ６６２は、入力トランジスタ６５８のドレインと供給電圧との間に接続されている。ＰＭＯＳトランジスタ６６０のゲートは、入力トランジスタ６５８のドレインに接続されており、ＰＭＯＳトランジスタ６６２のゲートは、入力トランジスタ６５６のドレインに接続されている。インバータ６６４、６６６は、交差結合トランジスタ６６０、６６２の出力に接続されており、それぞれラッチ出力電圧、ＶＯＵＴ及びＶＯＵＴ＿Ｂを生成するようになっている。
【０１０９】
ラッチ回路６５０Ａは、電圧ＶＳ及びＶＳ＿Ｂの一方が低値の場合、出力ノードｓＤａｔａ及びｓＤａｔａ＿Ｂの電圧ＶＳ及びＶＳ＿Ｂの状態を記憶する。第１の対のインバータ６５２、６５４の一方のインバータが低値の論理信号を受信すると、そのインバータは、ＮＭＯＳ入力トランジスタのゲートを高値にして、前回のラッチの状態が現在のラッチの状態と反対である場合に、ラッチの状態を変化させる。例えば、ノードｓＤａｔａのＶＳが高値で、ノードｓＤａｔａ＿ＢのＶＳ＿Ｂが低値の場合には、インバータ６５４は、ＮＭＯＳトランジスタ６５６のゲートを高値にして、これによりノード１Ｄａｔａ＿Ｂを低値に変化させ、ラッチＶＯＵＴを高値に変化させる。ノード１Ｄａｔａ＿Ｂが低値の場合、ＰＭＯＳトランジスタ６６２はアクティブであり、ノード１Ｄａｔａは高値に引き上げられる。ラッチ回路６５０Ａの作動は、センスアンプがプリチャージされている場合は影響を受けないが、これは、プリチャージ中には、センスアンプにより出力される電圧ＶＳ及びＶＳ＿Ｂが高値に引き上げられるからである。
【０１１０】
図１０、図１２、及び図１４Ａを参照して、図１０のプリアンプ、図１２の積分器、及び図１４Ａのセンスアンプ及びラッチを使用して、図７の積分受信システムの作動を以下に説明する。
【０１１１】
プリアンプ３３２Ａは、外部入力信号ＶＩＮ３４２及びＶＩＮ＿Ｂ３４４を連続的に受信し、２つの対の差動出力電圧であるＶＰＤＡＴＡ３４６−１及びＶＰＤＡＴＡ＿Ｂ３４６−２、及びＶＮＤＡＴＡ３４８−１及びＶＮＤＡＴＡ＿Ｂ３４８−２を積分器３３４へ連続的に出力する。
【０１１２】
また、図８を参照すると、積分器３３４は、プリチャージ信号３５２に応じて、２つのフェーズ、即ち、積分フェーズ及びプリチャージフェーズで作動する。プリチャージフェーズの間に、積分器３３４は、それぞれ出力ノードＡ及びＢの電圧ＶＡ及びＶＢを接地電位にプリチャージし、それぞれノードＣ及びＤの電圧ＶＣ及びＶＤを供給電圧にプリチャージする。積分器出力ノードＡ及びＢは、センスアンプ６００のＡ及びＢ入力に接続されており、積分器出力ノードＣ及びＤは、センスアンプ６００のＣ及びＤ入力に接続されている。センスアンプ６００Ａは、図８のセンス信号３５８に応答して作動する。積分器３３４及びセンスアンプ６００Ａがそれぞれのプリチャージフェーズにある間に、センスアンプ６００Ａは、それぞれＡ及びＢノードで接地電位にある電圧ＶＡ及びＶＢを受信し、それぞれＣ及びＤノードで供給電圧にある電圧ＶＣ及びＶＤを受信する。センスアンプ６００Ａのパス・トランジスタ６０４−６１０は、電圧ＶＡ、ＶＢ、ＶＣ、及びＶＤをセンスアンプ６００Ａの差動入力トランジスタ６１２、６１４、６２８、６３０のゲートに接続するので、結果的にセンスアンプの内部ノードをプリチャージする。センスアンプ６００Ａの出力電圧ＶＳ及びＶＳ＿Ｂは、プリチャージ・トランジスタ６２４、６２６によって供給電圧に保持され、イコライジング・トランジスタ６２７によって等化される。プリチャージの間に、ラッチ６５０Ａは、センスアンプ６００Ａの前回の状態出力を記憶し、出力電圧ＶＯＵＴ及びＶＯＵＴ＿Ｂは不変のままである。
【０１１３】
新しいサイクルの開始は、積分器３３４（図１２）の積分フェーズを始めるプリチャージ解除から始まる。この期間中、積分ノードＡ、Ｂ、Ｃ、及びＤは、プリチャージ電圧から解放され、プリアンプからの入力信号ＶＰＤＡＴＡ、ＶＰＤＡＴＡ＿Ｂ、ＶＮＤＡＴＡ、ＶＮＤＡＴＡ＿Ｂ、及び積分電流ＩＩＮＴの極性、及び積分器３３４の静電容量に基づいて充電又は放電が始まる。プリアンプＶＩＮへの入力電圧がＶＩＮ＿Ｂ未満の場合、プリアンプＶＰＤＡＴＡの出力は、ＶＰＤＡＴＡ＿Ｂよりも低い電圧をもち、ＶＮＤＡＴＡは、ＶＮＤＡＴＡ＿Ｂよりも低い電圧をもつ。電圧ＶＰＤＡＴＡ、ＶＰＤＡＴＡ＿Ｂ、ＶＮＤＡＴＡ、及びＶＮＤＡＴＡ＿Ｂは、積分器３３４に供給され、ノードＡの電圧ＶＡをプリチャージ接地電位から引き上げ、ノードＤの電圧ＶＤをプリチャージ供給電圧から引き下げる。センス起動の前の積分フェーズ中に、センスアンプ６００は、それぞれノードＡ、Ｂ、Ｃ、及びＤのＶＡ、ＶＢ、ＶＣ、及びＶＤに従う。所定の積分時間の後に、センス起動イベントが起こり、これによりセンスアンプ６００が電圧ＶＡ、ＶＢ、ＶＣ、及びＶＤに従うことが阻止され、センスアンプ６００Ａは、センス起動イベント発生時のセンスアンプの入力トランジスタ対に存在する電圧の状態を表す、出力電圧ＶＳ及びＶＳ＿Ｂを生成する。例えば、ノードｓＤａｔａの電圧ＶＳは、論理「１」になり、ノードｓＤａｔａ＿Ｂの電圧ＶＳ＿Ｂは論理「０」になる。センスアンプ６００が出力の論理状態を決定した少し後で、ラッチ６５０は、必要であれば、状態を変更して論理「１」として電圧ＶＯＵＴを、論理「０」としてＶＯＵＴ＿Ｂを出力させる。
【０１１４】
センス起動イベントの少し後で、積分ノードＡ、Ｂ、Ｃ、及びＤは次のサイクルに向けてプリチャージされ、サイクル終了の少し前に、センスアンプ６００Ａは、サンプリング状態に戻り、次のサイクルに向けて準備する。また、この期間中に、センスアンプ６００の差動入力対への入力は、それぞれのパスゲート・トランジスタを介してプリチャージされる。
【０１１５】
従って、ラッチ６５０は、センス起動イベントの直後に、出力信号ＶＩＮ及びＶＩＮ＿Ｂの極性の等価ＣＭＯＳを表す電圧ＶＯＵＴ及びＶＯＵＴ＿Ｂを出力する。この積分受信器の入出力待ち時間３８４は、プリチャージ解除３８０とセンス起動３８２との間の時間に、センス起動からセンスアンプ及びラッチ出力３８３までの時間を加えた時間にほぼ等しい。
【０１１６】
センスアンプ及びラッチの別の実施形態
図７及び図９のセンスアンプ及びラッチ３３６の別の実施形態の図１４Ｂにおいて、センスアンプ及びラッチ３３６Ｂは、図１４Ａのセンスアンプ及びラッチ３３６Ａよりも非常に少ない静的電力を消費する。図１４Ｂの回路は、図１４Ａの回路と類似のものであり、その差異を以下に説明する。センスアンプ６００Ｂにおいて、ＰＭＯＳトランジスタ６１６及び６１８（図１４Ａ）、及びＮＭＯＳトランジスタ６３８及び６４０（図１４Ａ）は使用されていない。また、プリチャージ・トランジスタ６２４及び６２６（図１４Ａ）は取り除かれている。プリチャージ・トランジスタを取り除くと、消費される静的電力量が更に少なくなる。また、イコライジング・トランジスタ６２７（図１４Ａ）も取り除かれている。センスアンプ６００において、差動対のイコライジング・トランジスタ６２７ａ及び６２７ｂは、ｓＤａｔａノードとｓＤａｔａ＿Ｂノードとの間に配置されている。センス及びセンスｂ信号が非アクティブの場合、トランジスタ６２７ａ及び６２７ｂはアクティブであり、これによりｓＤａｔａ及びｓＤａｔａ＿Ｂ信号は同じ電圧をもつ。センス及びセンス＿ｂ信号がアクティブになると、トランジスタ６２７ａ及び６２７ｂは非アクティブになり、これにより、それぞれｓＤａｔａ及びｓＤａｔａ＿ＢノードのＶＳ及びＶＳ＿Ｂ信号は、センス電圧に変化することができる。
【０１１７】
ラッチ６５０において、ｓＤａｔａ及びｓＤａｔａ＿ＢノードのＶＳ及びＶＳ＿Ｂ信号が等化される場合にラッチ６５０は状態を変化させない。ｓＤａｔａ及びｓＤａｔａ＿ＢノードのＶＳ及びＶＳ＿Ｂ信号が等化されない場合、ラッチ６５０はＶＳ及びＶＳ＿Ｂ信号に応じて状態を変えることができる。例えば、ＶＳ信号とＶＳ＿Ｂ信号との間の電圧差がＮＭＯＳ閾値電圧ＶＴに等しい場合、それぞれＶＳ及びＶＳ＿Ｂ信号は、高値と低値との間で変化する。ＮＭＯＳトランジスタ６５３はアクティブになり、ラッチの機能を果たす交差結合インバータ６５５及び６５７に低電圧レベルを与え、ＮＭＯＳトランジスタ６５９は非アクティブになる。ＶＳ＿Ｂ信号の低電圧レベルに応答して、インバータ６５５は高電圧レベルを出力し、インバータ６５７は低電圧レベルを出力して、ＶＳ及びＶＳ＿Ｂ信号の状態をラッチする。ドライバインバータ６６４及び６６６は、それぞれ低電圧レベル及び高電圧レベルを出力する。
【０１１８】
別の実施形態：プリアンプ及び積分センスアンプ
積分受信器の別の実施形態の図１５において、センスアンプ６８０は、容量性素子４３６及び４３８を組み込むことにより積分機能を果たす。本実施形態において、プリアンプ３３２Ａは、図７を参照して前述した積分ステージではなく、センスアンプ６８０に接続されている。センスアンプ６８０は、それぞれ図１４Ａ及び図１４Ｂのセンスアンプ６００Ａ及びセンスアンプ６００Ｂを変更したものである。センスアンプ６８０のＡ及びＢノードは、それぞれトランジスタ６８２−１及び６８２−２を介して、プリアンプ出力ＶＰＤＡＴＡ３４６−１及びＶＰＤＡＴＡ＿Ｂ３４６−２を受信する。センスアンプ６８０は、それぞれパス・トランジスタ３８４−１及び３８４−２を介して、ノードＣでプリアンプ出力ＶＮＤＡＴＡ３４８−１を、ノードＤでＶＮＤＡＴＡ＿Ｂ３４８−２を受信する。
【０１１９】
センスアンプ６８０において、容量性素子４３６、４３８は、それぞれノードＡとＣとの間、及びＢとＤとの間に接続されている。容量性素子４３６、４３８は、図１２の積分器を参照して説明したように実施される。別の実施形態において、容量性素子４３６、４３８として他の容量性素子を使用してもよい。
【０１２０】
図１２のプリチャージ回路は、ノードＡ、Ｂ、Ｃ、及びＤに接続されている（図示せず）。
【０１２１】
パス・トランジスタ６８２、６８４は、ここではスイッチング機能を果たし、容量性素子４３６、４３８を充電又は放電する電流ソースの機能を果たす。パス・トランジスタ６８２、６８４は、プリチャージ信号が低値の場合、積分期間中にアクティブである。インバータ６９２はプリチャージ信号を受信し、ＮＭＯＳパス・トランジスタ６８４を駆動する。インバータ６９２は、供給電圧ではなく、所定の電圧ＶＧＳＡＴＮに接続されており、インバータ６９２に電圧ＶＧＳＡＴＮに等しい論理「１」を出力させる。電圧ＶＧＳＡＴＮは、パス・トランジスタ６８４がアクティブ場合に飽和状態で作動できるように選択される。従って、それぞれの容量性素子４３６、４３８を通って流れる電流は、ドレインから実質的に独立しており、パス・トランジスタ６８４を通して電圧を供給する。
【０１２２】
パス・トランジスタ６８２は、積分期間中にプリチャージ＿Ｂ信号が高値の場合にアクティブである。別のインバータ６９４は、プリチャージ＿Ｂ信号を受信し、ＰＭＯＳパス・トランジスタ６８２のゲートを駆動する。インバータ６９４は、接地電位又はＶＳＳではなく、所定の電圧ＶＧＳＡＴＰに接続されており、インバータ６９４に電圧ＶＧＳＡＴＰに等しい論理「０」を出力させる。電圧ＶＧＳＡＴＰは、パス・トランジスタ６８２がアクティブな場合に飽和状態で作動できるように選択されるので、それぞれの容量性素子４３６、４３８を通って流れる電流は、ドレインから実質的に独立しており、パス・トランジスタ６８２を通して電圧を供給する。
【０１２３】
積分フェーズの終了時に、プリチャージ信号の起動により、パス・トランジスタ６８２、６８４は不作動になる。ノードＡ、Ｂ、Ｃ、及びＤは、それぞれ積分電圧ＶＡ、ＶＢ、ＶＣ、及びＶＤを記憶する。
【０１２４】
センスアンプ６８０は、センス＿Ｂ信号が低値の場合に差動入力ＰＭＯＳ対６１２及び６１４を供給電圧に接続するＰＭＯＳトランジスタ６９６を含む。センスアンプトランジスタの残りの構成部品６３２、６１２、６１４、６２０、６２２、６３４、及び６３６、及び出力電圧ＶＳ及びＶＳ＿Ｂは、図１４を参照して説明した通りである。
【０１２５】
積分受信器の本実施形態は、別個の積分回路を使用しないので、使用する構成部品が少なく電流及び型面積が小さい。使用する構成部品が少ないので、この積分受信器は、寄生容量素子が少ない。従って、所定の積分電圧Ｉに関するセンスアンプへの入力電圧振れは大きい。
【０１２６】
システムの諸問題
図１６に示すように、積分受信システムの別の問題は、名目上のデータウインドウのエッジ近傍のデータの信頼性が低い場合があることにある。理想的なデータウインドウ７２０は、システムクロック３６４の１つのフェーズに拡がっている信頼性の低いデータを積分器へ供給するのを回避するために、積分ウインドウは狭められており、システムクロックのジッター及びスキューに起因する不安定な又はデータを変化させる境界エリア７２２を回避するようになっている。境界エリア７２２は、アンチデータ領域７２２と呼ぶ。狭められた積分ウインドウは、「信頼性の高いデータウインドウ」７２４と呼ぶ。プリチャージ及びセンス信号３５２、３５８のタイミングは、それぞれ理想的なデータウインドウ７２０及び信頼性の高いデータウインドウ７２４を定義する。信頼性の高いデータウインドウを生成するために、図８のタイミング図は変更される。積分器のプリチャージ解除イベントは、理想的な位置３８０から信頼性の高い位置７２８へ遅延されており、センス起動イベントは、理想的な位置３８２から信頼性の高い位置７３２へ時間的に早められていつので、アンチデータ領域が回避される。
【０１２７】
別の実施形態の図１７Ａにおいて、「信頼性の高いデータウインドウ」７２４は、アンチデータ領域を回避するために再定義される。本実施形態において、信頼性の高いデータウインドウ７２４は、プリチャージ及びセンス信号３５２及び３５８により定義される。プリチャージ信号は、システムクロック３６４の前側エッジに対して所定量δだけ遅延されている。センス信号は遅延されず、システムクロック３６４の後側エッジでアクティブになる。
【０１２８】
図１７Ｂは、図１７Ａのタイミング図を実行する回路の実施形態である。システムクロック３６４は、タイミング発生回路７３６に供給され、タイミング発生回路７３６は、それぞれ図１６の理想的なデータウインドウのタイミングにおいて示したように、システムクロック３６４に同期したプリチャージ及びセンス信号３５２及び３５８を発生させる。図１７Ａのタイミングを実行するために、遅延素子７３８は、プリチャージ信号を所定量δだけ遅延させ、遅延したプリチャージ信号７４０を積分受信器へ与える。遅延素子７３８は、遅延線であってもよい。もしくは、遅延素子７３８は、以下に説明する図２２の調整可能遅延素子であってもよい。センス信号は遅延されない。システムクロックの両フェーズ（偶数及び奇数）の期間にデータを受信するために、タイミング発生器７３６は、偶数データ及び奇数データのための別個のプリチャージ及びセンス信号を供給する。偶数データ及び奇数データのためのプリチャージ信号の各々は、それぞれの遅延素子７３８を有する。分相器７４０は、（たとえあるとしても）大幅な位相変化を与えることなく、各々の信号及びその補集合を同時に供給する。
【０１２９】
本発明の別の実施形態の図１７Ｃにおいて、それぞれセンス及びプリチャージ信号、３５８及び３５２の別の実施タイミング図を示す。センス信号３５８はシステムクロックであり、プリチャージ信号３５２はセンス信号３５８に対して遅延される。
【０１３０】
図１７Ｄにおいて、回路は、図１７Ｃのタイミング図を実行する。センス信号３５８を遅延素子７３８に供給して、プリチャージ信号３５２を生成する。遅延素子７３８は、遅延線であってもよい。もしくは、遅延素子７３８は、以下に説明する図２２の調整可能遅延素子であってもよい。センス信号３５８及びプリチャージ信号３５２の両方を分相器７４０に供給して、真の信号と相補信号とを生成する。更に、例えば、分相器７４０−５は、相補プリチャージ＿ｂ−偶数信号としても使用されるプリチャージ−奇数信号を生成する。同様に、分相器７４０−５は、相補プリチャージ＿ｂ−奇数信号としても使用されるプリチャージ−偶数信号を生成する。図１７Ｄの回路は、図１７Ｂから、クロック発生器７３６、遅延素子７３６−２、及び２つの分相器７４０−２及び７４０−４を取り除いたものである。
【０１３１】
図１８において、例示的な装置７４２は、多重受信システムを有する。多重受信システムは、本発明のシステムクロック３６４及び多重積分受信器７５０を含む。各々の受信器７５０は、前述のように、データビット（Ｄａｔａ＜１＞からＤａｔａ＜ｎ＞）を受信する。クロック回復回路７５１は、受信器７５０に配信されるシステムクロック３６４を生成する。しかし、各々の受信器７６０に供給されているデータビットは、システムクロック３６４に対して位相を外れるか、又は、ずれている場合もある。受信器７５０は、少なくとも部分的に、クロック配線遅延又はデータ配線遅延のために、システムクロック３６４とデータビットとの間のずれに遭遇する。
【０１３２】
クロック周波数が高くなりビット時間が短くなると、システムクロックとデータビットとの間のずれは、システムタイミング収支全体の非常に重要な部分になる。
【０１３３】
特に、システムクロック３６４の配信の遅延７５２のために、各々の受信器７５０は、クロック回復ブロックにおけるシステムクロック信号に対して、及び他の受信器７５０におけるシステムクロック信号に対して、僅かに位相を外れた、又は、ずれたシステムクロック信号を受信する。また、データビット自体が、ボード又はパッケージの取り回しの差異に起因してずれる場合もある。その結果、データに対するシステムクロックの位相関係又は位置合わせは、各々の受信器７７０において異なる。
【０１３４】
また、図１９を参照すると、タイミング図は、データが、データビット１（Ｄａｔａ＜１＞）及びデータビットｎ（Ｄａｔａ＜ｎ＞）に関して有効である場合のタイミング、及びそれぞれの受信器７５０におけるシステムクロックを示す。信号「クロック１」は、受信器１７５０−１におけるシステムクロックを示し、信号「クロックｎ」は、受信器１７５０−ｎにおけるシステムクロックを示す。信号「クロック１」及び「クロックｎ」は、相互に位相がずれている。
【０１３５】
図２０において、装置内のシステムクロックとデータビットとの間のずれを補正するために、ピン毎タイミングと呼ぶ各々の受信器のタイミングが、プリチャージ及びセンス信号を制御することによって調整される。積分ウインドウのタイミング調整と、ピン毎タイミングのタイミング調整とは同一の回路で行うので、結果的に「アンチデータ」及びクロック・スキューの影響が低減される。
【０１３６】
調整システム７７０は、プリチャージ信号３５２及びセンス信号３５８のタイミングを調整することにより、各々の受信器７５０のシステムクロックを、その受信器のデータに合わせる。受信器７５０は、前述の任意の受信器であってもよい。調整システム７７０は、１つの包括的セクション７９０及び多重受信器毎セクション７９２を有する。各々の受信器７５０は、受信器毎セクション７９２の各々に接続されている。各々の受信器毎セクション７９２は、関連する受信器７５０に関するプリチャージ解除及びセンス起動イベントの正確なタイミングを独立して調整する。包括的セクション７９０は、包括的タイミング制御ロジック７９４及び包括的クロック発生ブロック７９６を含む。受信器毎セクション７９２は、ピン毎タイミング制御ロジック７９８、受信器クロック発生ブロック８０２、及び２つの調整可能遅延ブロック（１つはプリチャージ信号８０４用、１つはセンス信号８０６用）を含む。包括的タイミング制御ロジック７９４は、それぞれピン毎タイミング制御ロジック７９８及び包括的クロック発生ブロック７９６に供給される制御信号８０８を生成する。包括的クロック発生ブロック７９６は、ゼロ（０）度及び９０度のクロック入力をもつマルチプレクサ８１０、及び包括的タイミング制御ロジック７９４から位相選択信号８１２を受信する位相選択入力を備える。マルチプレクサ８１０は、選択されたクロックを受信器クロック発生ブロック８０２に供給する。ピン毎タイミング制御ロジック７９８及び受信器クロック発生ブロック８０２は、調整可能遅延素子８０４及び８０６に接続されており、受信器７５０−１のための特定のプリチャージ及びセンス信号を供給するようになっている。受信器７５０−１は、入力信号ＶＩＮ及びＶＩＮ＿Ｂを受信する。包括的クロック発生ブロック７９６は、理想的なプリチャージ及びセンス信号（図８を参照）を生成して遅延素子８０４、８０６へ供給する。ピン毎タイミング制御ロジック７９８は、調整可能遅延素子８０４、８０６の選択入力（＋及び−）に接続されており、プリチャージ及びセンス信号の遅延を正確に調整するようになっている。また、ピン毎タイミング制御ロジック７９８は、受信器７５０−１の出力ＶＯＵＴに接続されており、システムクロックに対する出力信号ＶＯＵＴを監視して、必要であれば選択された遅延量を変更するようになっている。ピン毎タイミング制御ロジック７９８の結線は、積分受信器７５０−１に関する遅延ロック式ループをもたらす。
【０１３７】
このようにして、図２０の回路は、ピン毎タイミングを与え、装置内のシステムクロックとデータビットとの間のずれを補正する。
【０１３８】
図２０、図２１、及び図１２を参照して、調整システムのタイミングを以下に説明する。この説明では、図１２の積分器を用いるが、調整システムは、前述の任意の積分器と共に作動する。システムクロック３６４は、プリチャージ解除イベント３８０及びセンス起動イベント３８２と共に示す。入力信号ＶＩＮ３４２は、「０」及び「１」が交互に並ぶストリームであり、相補入力信号ＶＩＮ＿Ｂは、「１」及び「０」が交互に並ぶストリームである。また、システムクロック３６４及び入力信号ＶＩＮ３４２に応答する、例示的な積分ノードＶＡ８１４の電圧が示されている。
【０１３９】
遅延素子８０４、８０６から適切な遅延量を選択するため、包括的タイミング制御ロジック７９４は、最初に、包括的クロック発生ブロック７９６のマルチプレクサ８１０の適切な位相選択信号入力８１２を作動させることにより、９０度クロック信号８１６を選択する。これにより、受信器クロック発生ブロック８０２は、名目上のプリチャージ解除３８０及びセンス起動３８２イベントを９０度シフトさせて、プリチャージ解除イベントを理想的なデータウインドウの名目上の中心に置き、センス起動イベントを次の理想的なデータウインドウの中心に置く。「０」及び「１」が交互に並ぶストリームの入力信号を受信すると同時に、積分受信器は、プリチャージ信号がデータウインドウの中心８１８で解除されると積分フェーズを開始し、積分ノードの電圧ＶＡは、波形８２２で示すようになる。センス起動イベントが次のデータウインドウの中心８２０で発生すると、積分器の出力電圧ＶＡは「０」になる。実際には、センスアンプ出力の出力は、ほぼ同じ数の積分サイクルが「０」に等しいので、「１」に等しい。従って、受信器は、タイミングループが起動されてシステムクロックが９０度シフトされる場合に位相検出器として機能する。システムクロックが９０度シフトされて積分器の出力ＶＡが「０」に等しい場合、ピン毎タイミング制御ロジック７９８は、特定の受信器７５０−１に関して遅延素子８０４及び８０６を既に適切に調整している。各々のピン毎タイミング制御ロジック７９８が関連の受信器７５０−１に対するタイミングを調整し終わると、包括的タイミング制御ロジック７９４は、マルチプレクサ８１０に、受信システムがデータを受信及び出力することができるように、０度クロックを受信器クロック発生ブロック８０２へ出力させる。
【０１４０】
要約すると、受信器を位相検出器として作動させて９０度クロックの中心を積分又は信頼性の高いデータウインドウの中心に置くために、「１」及び「０」が交互に並ぶデータ入力ストリームを使用してシステムクロックを９０度シフトさせることによって、遅延素子８０６、８０８からの遅延量は、各々の受信器に対して調整される。このようにして、包括的クロック発生ブロックが０度又はシフトされていないシステムクロックを供給する場合には、０度システムクロックの少なくとも１つのエッジは、信頼性の高いデータウインドウの中心に位置合わせされる。
【０１４１】
図２２において、例示的な調整可能遅延素子８０４が示されている。遅延素子８０６は、遅延素子８０４と同一であり、遅延素子８０４のみを説明する。ＰＭＯＳトランジスタ８３２、８３４のバイナリ加重セット８３０は、供給電圧と信号線８３６との間に接続されている。トランジスタのバイナリ加重グループ８３０は、入力クロック８３８及び１組の有効化信号ＥｎｂＰ＜０：３＞８４０を受信する。ＰＭＯＳトランジスタ８３２、８３４の各々の対は、供給電圧と出力信号線８３６との間に直列に接続されている。トランジスタ８３２は、ゲートにて入力信号８３８を受信する。トランジスタ８３４は、ゲートにてそれぞれの有効化信号ＥｎｂＰ＜０：３＞８４０の１つを受信する。直列接続された対の両トランジスタがアクティブである場合、入力信号は、トランジスタのバイナリ加重に比例する量だけ遅延される。
【０１４２】
各々のＰＭＯＳトランジスタのバイナリ加重は、各々のトランジスタの隣に示されている。トランジスタ対８３２−１、８３４−１は「１」の加重を有し、トランジスタ対８３２−２、８３４−２は「２」の加重を有し、トランジスタ対８３２−３、８３４−３は「４」の加重を有し、トランジスタ対８３２−４、８３４−４は「８」の加重を有している。加重は、各々の受信器の幅：長さ（Ｗ／Ｌ）比により規定される。Ｗ／Ｌ比は、それぞれのトランジスタの抵抗を決定し、幅Ｗを大きくすると抵抗が小さくなるが、幅Ｗを小さくすると抵抗が大きくなる。抵抗、結果的にＷ／Ｌ比は、トランジスタがアクティブな場合にそのトランジスタが生じる遅延増分量を決定する。
【０１４３】
セット８５０のＮＭＯＳトランジスタ８５２及び８５４は、接地と出力信号線８３６との間に直列に接続されている。トランジスタ８５４のゲートは、有効化信号ＥｎｂＮ＜０＞８４０入力信号のそれぞれの１つを受信する。トランジスタ８５２のゲートは、入力信号８３８を受信する。それぞれの対のトランジスタ８５２及び８５４は、直列に接続されている。それぞれの対のトランジスタ８５２、５８４は、対応するＰＭＯＳ直列接続対と同じバイナリ加重を有する。例えば、対８５２−１、８５４−１は「１」の加重を有し、対８５２−２、８５４−２は「２」の加重を有し、トランジスタ対８５２−３、８５４−３は「４」の加重を有し、トランジスタ対８５２−４、８５４−４は「８」の加重を有している。
【０１４４】
入力信号８３８が低値の場合、ＰＭＯＳグループ８３０のトランジスタが有効化され、有効化信号ＥｎｂＰ＜０：３＞の状態に応じて、予め定義された抵抗で、従って予め定義された時間定数で出力信号を高値にする。入力信号８３８が高値の場合、ＮＭＯＳグループ８５０のトランジスタが有効化され、有効化信号ＥｎｂＮ＜０：３＞の状態に応じて、予め定義された抵抗で、従って予め定義された時間定数で出力信号を低値にする。他のトランジスタに対して、出力信号を高い抵抗で高値にすると、入力信号８３８と出力信号８３６との間の遅延が大きくなる。低い抵抗で出力信号を高値にすると、入力信号８３８と出力信号８３６との間の遅延が小さくなる。出力信号を低値にする際の遅延量は、ＮＭＯＳグループ８５０のトランジスタの抵抗により制御される。図２２の実施形態において、１６の異なる遅延調整が利用可能である。
【０１４５】
例えば、トランジスタ８３２、８３４、８５２、８５４の寸法は、ＥｎｂＮ＜０：３＞とＥｎｂＰ＜０：３＞の値の各々の増分に関して１２５ピコ秒（ｐｓ）の増分遅延が得られるように決定することができる。別の実施形態において、バイナリステージ８６０を追加して、遅延値の高い精度及び／又は大きな範囲を得ることができる。他の実施形態において、任意の特定の予め定義された遅延が得られるように遅延回路８０４を構成することができる。
【０１４６】
別の実施形態の図２３Ａにおいて、調整回路は、入力信号を受信する１組のピンに関してプリチャージ及びセンス信号のタイミングを調整する。簡素化のために、例示的な入力信号をデータ信号と呼ぶ。本実施形態において、調整回路は、受信クロック変化とデータ信号変化とのタイミングの関係に基づいて、プリチャージ及びセンス信号のタイミングを調整する。受信クロックの相補的な偶数及び奇数フェーズの間に、偶数及び奇数ビットが受信される。受信クロックは、システムクロックであってもよい。奇数タイミング検出器５６０−１は、奇数フェーズに関するタイミング信号Ｖφ −ＯＤＤを出力し、偶数タイミング検出器５６０−２は、偶数フェーズに関するタイミング信号Ｖφ −ＥＶＥＮを出力する。偶数及び奇数タイミング検出器５６０は同じ態様で作動するので、奇数タイミング検出器５６０−１についてのみ説明する。図１０のプリアンプ３３２Ａ等のプリアンプ３３２は、入力信号ＶＩＮ３４２を受信する。インバータ８６１は、プリアンプ３３２Ａに相補入力信号ＶＩＮ＿Ｂ３４４を出力する。φ−センスアンプ８６２は、受信クロックに応答してプリアンプ出力を受信し、Ｖφ −ＯＤＤ信号を出力する。φ−センスアンプ８６２及びデータセンスアンプ８６４は、図１４のセンスアンプ回路６００を用いて実施される。
【０１４７】
また、図２３Ｂを参照すると、Ｖφ −ＯＤＤ信号は、受信クロックの正のエッジ変化でのデータ信号のサンプリング状態を表す。一方では、積分器３３４は、プリアンプ３３２Ａの出力に基づいて積分電圧を生成し、データセンスアンプ８６４は、受信クロックの後側エッジでの積分電圧の状態をサンプリングし、サンプル値データ信号ＶＳ−ＯＤＤを供給する。
【０１４８】
データ変化及びタイミング調整ロジック８６６は、それぞれセンスアンプ８６２、８６４からＶφ −ＯＤＤ及びＶＳ−ＯＤＤ信号を受信し、遅延調整ブロック８６８から遅延量を選択する選択信号を出力する。それぞれの遅延調整ブロック８６８は、選択された遅延量に応じて、それぞれプリチャージ及びセンス信号３５２、及び３５８を遅延させる。遅延調整ブロック８６８は、図２２の回路を用いて実施してもよい。
【０１４９】
データ変化及びタイミング調整ロジック８６６は、入力信号ＶＩＮと受信クロックとの間のタイミングの関係に基づいて、遅延量を選択する。本実施形態において、φ−センスアンプ８６２は、準安定点が本質的に積分器から９０度のところにあるので相検出器の機能を果たす。
【０１５０】
例えば、入力信号ＶＩＮの変化が受信クロックの立下りエッジに対して早い場合、φ−センスアンプ８６２は、データ信号ＶＩＮの変化を検出できるが、積分器３３４及びデータセンスアンプ８６４は、積分時間が短くなるので入力データ信号ＶＩＮの変化を検出できない。もしくは、入力信号ＶＩＮの変化が受信クロックの立下りエッジに対して遅い場合、φ−センスアンプ８６２は、データ信号ＶＩＮの変化を検出できないが、積分器３３４及びデータセンスアンプ８６４は、同様に積分時間が短くなるので入力データ信号ＶＩＮの変化を検出できない。
【０１５１】
データ変化及びタイミング調整ロジック８６６は、例えば、排他的論理和ゲートを使用して、φ−センスアンプ８６２が出力した信号を受信クロックと比較する。入力信号ＶＩＮの変化が受信クロックの負のエッジに対して遅い場合、φ−センスアンプ８６２は、データ信号ＶＩＮの変位を検出できないが、データセンスアンプ８６４は、入力データ信号ＶＩＮの変位を検出できる。Ｖφ及びＶＳの結果を監視して比較することにより、変化及びタイミングロジックブロックは、データ変化が発生したか否か、及び発生した場合は、データ変化が早いか遅いかを決定できる。
【０１５２】
多相受信器
受信器を多位相で作動させることにより、性能を上げることができる。ギガビット範囲のデータサイクル速度を実現する際には、複数の並列受信器を使えば、プロセスや手法を変更しなくとも、データビットを送信する時間、即ち「ビットタイム」を短縮することにより、データバスの速度を上げることができる。
【０１５３】
図２４では、多相受信器システム８７０において、本発明の４つの受信器７８０が並列に接続され、４セットのタイミング信号Φ１、Φ２、Φ３、Φ４を使って同時に多位相で作動するようになっている。図２５も併せて参照しながら、以下、図２４の多相受信器システム８７０について説明する。データビットは、タイムライン８８０に示すようにバスの信号ラインから受信される。各データビットＤｉは、ビットタイム又はデータサイクル毎にバスに送られる。各受信器７８０に対し、１対のタイムライン８８２が示されている。１対のタイムライン８８２は、受信器７８０を制御するタイミング信号Φｉを表している。１対のタイムライン８８２は、積分タイムライン８８４と、感知タイムライン８８６を含んでいる。例えば、積分タイムライン８８４−１は、積分間隔としての、データビット１に対するＩｌ（３７２）とデータビット５に対するＩ５、及び積分プレチャージ間隔としての、データビット１に対するＩＰ１（３７４）とデータビット５に対するＩＰ５を有している。一般的には、積分間隔Ｉｉは、受信器７８０が関連するデータビットＤｉのデータサイクルに対する積分位相で作動する時間である。感知タイムライン８８６−１ｓｓは、感知間隔としての、データビット１に対するＳ１（３７６）とデータビット５に対するＳ５、及び感知プレチャージ間隔としての、データビット１に対するＳＰ１（３７８）とデータビット５に対するＳＰ５、に分割されている。例えば、データビット１、Ｄ１に対し、Φ１を規定しているタイミング信号は、積分間隔Ｉ１の開始からセンス増幅器プレチャージ間隔ＳＰ１の終了までに亘っている。積分及び感知タイミングは、図８に関連して先に説明している。各受信器７８０−２、７８０−３、７８０−４は、各データビットに対するタイミングが位相シフトされていることを除けば同一のタイミングを有している。
【０１５４】
２つのクロック信号、クロック１とクロック２は、データサイクルの境界線を画定している。クロック信号クロック２は、クロック１に対して９０度位相シフトされている。別の実施例では、データサイクルの境界線は、クロック１の２倍の周波数で作動する単一の高速クロックによって画定される。
【０１５５】
例えば、データビット１、Ｄ１の１番目のデータサイクルの開始時に、受信器１、７８０−１の積分位相が開始される。データビット１、Ｄ１の１番目のデータサイクルの終了間際には、感知オペレーションが開始される。感知オペレーションは、積分位相からの蓄積電圧を保存し、積分器の出力を、所定の高及び低電圧レベルを有する論理信号に変換する。１番目のデータサイクルからのデータビット１を表す論理信号は、感知間隔Ｓ１の終了時に入手可能となる。積分位相の後、受信器１、７８０−１はプリチャージ位相ＩＰ１に入る。センス増幅器及びラッチが、それぞれ積分器の出力を変換し論理信号の状態を記憶した後、センス増幅器は、感知プレチャージ位相ＳＰ１を開始する。積分プレチャージ位相ＩＰ１はデータビット４、Ｄ４に対するデータサイクル中に終了するので、新しいデータビットをデータビット５、Ｄ５に対するデータサイクルで受信するのに、受信器１、７８０−１が使えるようになる。受信器１、７８０−１並びに他の受信器は、受信中のデータビットに対応するデータサイクルに続く３データサイクルの間は新しいデータビットを受信できないので、４器の受信器を使用する。こうして、毎秒少なくとも１ギガビット程度の非常に高いデータサイクル速度を実現している。
【０１５６】
記号間干渉を補償する等化器
高速信号発信の用途では、通信媒体には信号間干渉のような問題が起きる場合がある。等化回路と蓄電圧オフセット補正回路を利用して、記号間干渉を補償するために、積分器の積分ノードを使う。記号間干渉を補償するために、ドライバ又は受信器の何れかにフィルタを用いることもできる。積分器自体は、フィルタ（又は整合フィルタ）の形態をしているので、調整を加えることによって、記号間干渉に実質的に対応する等化器の形態を組み入れることができる。
【０１５７】
図２６Ａでは、等化回路９００は、プレチャージサイクル中に積分ノードのプレチャージ量を調整して、前のデータビットに対して蓄えられた電荷の一部を新しいデータビットに適用することにより、記号間干渉を補償する。偶数及び奇数の受信器７８０は、１つの偶数サイクルと１つの奇数サイクルのような隣接する２つのサイクルからデータビットを受信する。偶数の受信器７８０−偶数は、クロックの一方の位相のデータを受信し、奇数の受信器７８０−奇数は、クロックの他方の位相のデータを受信する。等化回路９００は、偶数受信器と奇数受信器との間に連結されている。
【０１５８】
等化回路９００は、先に受信したビットの積分ノードに発生した積分電圧の一部を次のビットに対する積分ノードのプレチャージに適用することにより、データビットを受信するようにして、動的に記号間干渉を補償する。等化回路９００は、第１ＮＭＯＳトランジスタ９０４に直列に接続された第１演算増幅器９０２を含んでいる。演算増幅器９０２は、正入力（＋）が積分器７８０−偶数の積分ノード（Ｄ）に接続された状態で、ユニティ利得構成に接続されている。第１ＮＭＯＳトランジスタ９０４は、演算増幅器９０２の出力と隣接の受信器７８０−奇数の積分ノード（Ｃ）との間に接続されている。第１ＮＭＯＳトランジスタ９０４のゲートは、プレチャージ信号の補数Ｐｒｅｃｈａｒｇｅ＿Ｂを受信するインバータ９０６の出力により制御され、等化比率制御電圧９０８からパワーを受け取る。等化比率制御電圧９０８は、プレチャージ信号が起動するときに第１ＮＭＯＳトランジスタ９０４の抵抗を制御することにより、プレチャージサイクルの間に積分ノードに供給される電荷量を決める。等化回路９００は又、第２演算増幅器９１２と第２ＮＭＯＳトランジスタ９１４を用いて、偶数積分器７８０−偶数のＣ出力を奇数積分器７８０−奇数のＤ出力に連結する。
【０１５９】
奇数積分器と偶数積分器のＡ及びＢノードは、Ｃ及びＤノードと同一の様式で接続されるが、簡潔さを期して図示を省略している。更に、電荷を、奇数積分器出力Ａ−奇数から、Ｄ−奇数を介して、偶数出力Ａ−偶数へ、Ｄ−偶数を介して移動させるために同一の演算増幅器回路（図示せず）が設けられている。
【０１６０】
図２６Ｂに示すように、積分器のプレチャージ回路４７０のプレチャージトランジスタは等化回路と組み合わせられて図２６Ｃに示すような電圧分割器９２０を形成するが、本図にあるように、Ｒ１はプレチャージトランジスタ４７４の等価抵抗であり、Ｒ２はトランジスタ９０４の可変抵抗である。奇数受信器７８０−奇数のプレチャージ位相の間に、奇数受信器内の積分器の積分ノード上の電圧は、偶数受信器の積分位相の間に蓄えられた電圧に基づくＶＰｒｅｃｈａｒｇｅを使ってプレチャージされる。
【０１６１】
等化比率制御電圧９０８は、プレチャージサイクルの間に供給される電荷量を決定する。等化比率制御電圧９０８は、レジスタにロードされ、デジタル対アナログ変換器によりアナログ電圧として供給されることになる。
【０１６２】
入力電圧オフセットエラー補償器
入力電圧オフセットエラーには、前置増幅器、積分器、及びセンス増幅器に本来つきものの電圧オフセットが含まれる。前置増幅器、積分器、及びセンス増幅器の蓄積電圧オフセットを補償するために、各受信器の積分器の積分ノードのプレチャージ電圧レベルに調整が加えられる。
【０１６３】
図２７Ａでは、電圧オフセット補正回路９３０は、オフセットトランジスタＮＭＯＳトランジスタ９３２を含んでおり、このトランジスタは、上記の等化器回路の演算増幅器９０２及びトランジスタ９０４と並列に連結され、且つ接地されている。オフセット制御電圧９３４は、積分ノードＤの電圧ＶＤを調整するためにオフセットトランジスタ９３２のゲートに供給される。
【０１６４】
図２７Ｂでは、回路図が各種構成要素の等価抵抗を示している。等価抵抗器Ｒ１及びＲ２は、先に図２５Ｃに関連して説明済みである。電圧オフセット補正回路９３０は、等価可変抵抗器Ｒ３に対応している。電圧オフセット補正回路９３０については１つの積分ノードに関して説明したが、同一の回路９３０を各積分ノードに用いることが望ましい。
【０１６５】
オフセット制御電圧９３４は、レジスタに記憶され、デジタル対アナログ変換器により出力される。
積分受信器を使ってシステムクロックのタイミングを調整
以下、図２８Ａ、２８Ｂ、２８Ｃ及び２８Ｄを参照しながら説明する実施例では、積分受信器は図１８のクロック回復回路７５１の位相検波器として使用されている。
【０１６６】
図２８では、システムクロック信号が積分器により積分される場合（例えば、積分器が遅延ロックループ（ＤＬＬ）又は位相ロックループ（ＰＬＬ）内で位相検波器として働く場合など）は、積分ノードと積分ノードの間に蓄積された出力電圧は、システムクロックの第１位相の間に増加し、システムクロックの第２位相の間に減少している。システムクロックの期間ｔｃｙｃｌｅは２ｔと定義され、システムクロックの各位相は１間隔ｔに亘って広がっている。システムクロックの第２位相の終了時に、蓄積された出力電圧はゼロに等しくなる。電圧は、積分電流（ｉ）割るキャパシタンス（Ｃ）に等しい速度で増加し、減少する。出力ノードと出力ノードの間の最大電圧は、第１位相が第２位相に移るときに発現し、この電圧は積分電流ｉ割るキャパシタンスＣ掛ける時間ｔ（即ち（ｉ／Ｃ）・ｔ）に等しい。
【０１６７】
図２８Ｂでは、積分器３３４のある実施例において、静電流源９４０が、積分器３３４に、ノードＢ及びＤにおいて容量要素４３６、４３８に接続することにより追加されている。使用可能状態になると、静電流源９４０は、同量の電流δを積分ノードから差し引いて生成する。各静電流源９４０は、使用可能左信号及び使用可能右信号で別々に使用可能とされる。別の実施例では、静電流源は、積分ノードＡ及びＣのような積分ノードに供給される電流量を増加させる。電流δを積分ノードに対して加えたり引いたりすることにより、システムタイミングは、プロセス、電圧及び温度とは別に、極僅かのサイクルタイムずつ微調整できるようになる。
【０１６８】
図２８Ｃでは、一例として、静電流が積分ノードに注入された場合の積分ノードＡとＣの間の電圧のグラフを示している。積分器出力電圧は、ｉ／Ｃに等しい速度で増加し、積分電流ｉプラス静電流δ（ｉ＋δ）割るキャパシタンス（Ｃ）に等しい速度（即ち、ｖ＝（ｉ＋δ）／Ｃ）で減少する。システムクロック期間２ｔが終わるときには、積分された出力電圧は負の値を有する。従って、静電流δを加えることにより、システムクロックの第２位相の間に零交差が早期に発現する。この零交差と、システムクロックの第２位相終了との間のタイミング差をτとする。図１８のクロック回復回路は、オンチップシステムクロックのタイミングを積分ノードで蓄積電圧積分の零交差に一致させるよう調整するので、タイミング又はタイミングオフセットのこの差τは、システムクロックの位相を所定量だけシフトするのに使用される。タイミングオフセットτは以下の関係式により定義され：
τ＝（δ／（ｉ＋δ））・ｔｃｙｃｌｅ
ここに、ｔｃｙｃｌｅはシステムクロックの期間であり２ｔに等しい。
【０１６９】
なお、タイミングオフセットτは、プロセス、電圧、温度とは無関係であり、追加電流の総電流に対する比に等しい。従って、タイミングオフセットτは、位相オフセットを与える単純且つ安価な方法を提供する。
【０１７０】
静電流源９４０は同じなので、説明は静電流源９４０−１についてだけに留める。２つのＮＭＯＳトランジスタ９４１及び９４２は、積分ノードと接地との間に直列に接続されている。使用可能信号によりＮＭＯＳトランジスタ９４１が起動され、静電流δが流れるようにする。トランジスタ９４２は電流源なので、トランジスタ９４２はバイアス電圧ＶＢＩＡＳに接続される。バイアス電圧の大きさは所望のオフセット電流により設定される。代わりに、切替式の静電流源９４０−２を使って負のタイミングオフセット−τを作り出してもよい。
【０１７１】
図２８Ｄでは、別の実施例は、積分ノードの容量要素の１つでデルタコンデンサ回路９４４を接続することにより、位相検波器を提供している。デルタコンデンサ回路は、積分器の一方の側のキャパシタンスを調整するので、出力電圧は図２８Ｃに示すものとなる。使用可能信号が高ければ、インバータ９４５はデルタ容量要素９４６を使用可能にして電荷を蓄積する。
【０１７２】
多重ＰＡＭ
図６に戻るが、これまで説明してきた本発明の実施例において、バスの各信号ラインで送信される信号は、２進値デジタル通信の２進値のゼロ又は１の何れかを表す電圧レベル有している。例えば、端末抵抗器Ｚ０の一方の端において電圧源により設定された電圧レベルＶＴＥＲＭに等しい出力電圧は２進値のゼロを表し、一方ＶＴＥＲＭ−（Ｉ／Ｚ０）に等しい出力電圧レベルは２進値の１を表し、ここに、出力ドライバ回路はＩに等しい電流量を印加する。こうすれば、バスドライバ回路は、２進値の１を信号ラインに送り出す際に電流を印加する切替方式電流源として実装できることになる。データ受信時には。受信器回路は、信号ラインの電圧がＶＴＥＲＭ−０．５（Ｉ／Ｚ０）より上か下かを検知して、データが２進値のそれぞれゼロであるか１であるかを判定する。ある実施例では、データは、システムクロックの各エッジで送受信され、システムクロックの周波数の２倍に匹敵するデータビット速度を実現する。別の実施例では、データは、システムクロックのクロックサイクル毎に１度の割で送信される。
【０１７３】
本発明の多重ＰＡＭ信号送信について電流モードバスに着目して説明してきたが、多重ＰＡＭ信号送信は電圧モードバスにも使用できる。
【０１７４】
本発明の各種実施例では、バス上のデータ速度は、システムクロック周波数又は信号ライン数の何れをも増やすことなく高めることができる。多重パルス振幅変調（多重ＰＡＭ）信号は、出力ドライバが生成して受信器が検知するが、その信号によって、多数（ｋ個の）ビットが各クロックエッジで２ｋの可能な電圧又はデータ記号の１つとして送受信される。例えば、４−ＰＡＭシステムでは、２つのビットは、２２即ち４つの電圧又は可能なデータ記号により表され、この２つのビットは前記４つの電圧のうちの該当する１電圧を転送することによりクロックエッジ毎に転送される。従って、４−ＰＡＭシステムのデータ速度は２進値即ち２−ＰＡＭシステムのデータ速度の２倍となる。
【０１７５】
多重ＰＡＭは、システム内の信号対ノイズ比が低く、２進値信号の信号対ノイズ比でさえ適切に扱えないほどなので、多重ドロップバスシステムには従来使用されていない。先行技術のメモリシステムは、２進システムとしてしか実装されてこなかった。具体的には、本発明では、信号対ノイズ比を許容可能レベルに高めるために、積分受信器を多重ＰＡＭシステムに採用している。
【０１７６】
図２９では、４−ＰＡＭ信号送信用電圧のある実施例をグラフで示している。この実施例では、多重ＰＡＭの電圧レベルに、００、０１、１０、１１という連続した２進値又は記号が、電圧の低い方から順に高い方に割り当てられている。図２９の実施例では、２進値は、グレイコーディングを使って電圧レベルに割り付けられている。グレイコーディングは、電圧レベル間の各遷移において２ビットの内の一方しか変化しないので、二重のビットエラーが起こる可能性を低減する。受信された４−ＰＡＭ電圧記号が、隣接記号として誤訳された場合には、単一ビットエラーが起きることになる。
【０１７７】
ｙ軸は、各記号に対する関係４―ＰＡＭ出力電圧ＶＯＵＴを示している。適当な電圧を与えて４−ＰＡＭ記号を送信するには、出力ドライバは、その記号の所定の電流量を印加する。具体的にいうと、各記号には異なる電流量が対応付けられている。出力ドライバは「００」を送信する場合は、電圧を全く印加せず、信号ラインはＶＴＥＲＭに引き上げられる。バス出力ドライバは「０１」を送信する場合は、所定電流量Ｉ０１を印加して出力電圧ＶＯＵＴをＶＴＥＲＭ−（Ｉ−Ｚ０）／３に等しくなるようにするが、ここに、Ｉ０１はＩ／３に等しい。バス出力ドライバは「１１」を送信する場合、所定電流量Ｉ１１を印加して出力電圧ＶＯＵＴをＶＴＥＲＭ−２（Ｉ−Ｚ０）／３に等しくなるようにするが、ここに、Ｉ１１は２Ｉ／３に等しい。バス出力ドライバは「１０」を送信する場合は、所定電流量Ｉを印加して出力電圧ＶＯＵＴをＶＴＥＲＭ−（Ｉ・Ｚ０）に等しくなるようにする。
【０１７８】
ノイズ免疫性を向上させるために、４−ＰＡＭ受信器は、受信した記号を当該記号に付帯する単数又は複数の電圧範囲に基づいて識別する。基準電圧ＶＲＥＦＬ０、ＶＲＥＦＭ、及びＶＲＥＦＬ１のセットは、各４−ＰＡＭ記号に付帯する電圧範囲を規定する閾値としての役目を果たす。基準電圧ＶＲＥＦＬ０、ＶＲＥＦＭ、及びＶＲＥＦＬ１は、隣り合った記号の間の中間点電圧にセットされる。例えば、記号「００」はＶＲＥＦＬ０からＶＴＥＲＭまでの電圧範囲に対応付けられている。記号「１０」はＶＲＥＦＬ１からＶＴＥＲＭ―（Ｉ−Ｚ０）までの電圧範囲に対応付けられている。記号「１１」はＶＲＥＦＬ１からＶＲＥＦＭまでの電圧範囲に対応付けられている。記号「０１」はＶＲＥＦＭからＶＲＥＦＬ０までの電圧範囲に対応付けられている。基準電圧ＶＲＥＦＬ０、ＶＲＥＦＭ、ＶＲＥＦＬ１は、多重ＰＡＭデータビットが隣接するビットのセット内のどれであるかを判定するための閾値電圧である。例えば、受信した記号の電圧がＶＲＥＦＬ０とＶＲＥＦＭの間にある場合、そのビットは「０１」を表していると判定される。
【０１７９】
４−ＰＡＭ記号又は信号は、２−ＰＡＭ即ち２進値信号送信方式と直接互換性がある。４−ＰＡＭ方式で作動している時、受信されたデータビットは３つの基準電圧ＶＲＥＦＬ０、ＶＲＥＦＭ、及びＶＲＥＦＬ１に比較され、４−ＰＡＭ記号及び対応付けられた２つのビットが求められる。最上位ビット（ＭＳＢ）は、受信されたデータビットをＶＲＥＦＭに比較することにより求められるので、多重ＰＡＭシステムは、最下位ビット（ＬＳＢ）を無視し、ＭＳＢを採用することによって、２−ＰＡＭシステムとして使用できる。図２９のグレイコードを使用して２−ＰＡＭ記号を送信する場合、ＭＳＢが出力電圧を求めている間、ＬＳＢはゼロ（低）に等しく設定される。
【０１８０】
多重ＰＡＭ信号送信では、入力／出力（Ｉ／Ｏ）ピンの数とシステムクロック周波数は２進値信号送信の場合と同じであるため、電量消費が少し増えるだけでデータ速度を上げることができる。ＣＭＯＳ回路の電力消費の主要因はＣＶ２Ｆパワーであるが、これはシステムクロック周波数に直に依存している。従って、データ速度を上げようとシステムクロック周波数を上げると、電力消費の増加に直結する。多重ＰＡＭインターフェースの付加的回路にいくらか電力が余分に費やされるが、後に述べるように、この電力の増加は、データ速度を上げようとしてＩ／Ｏピンの数又はシステムクロック周波数を増やした場合の電力の増加に比べれば、遙かに小さい。
【０１８１】
多重ＰＡＭ信号送信は、電磁インターフェース（ＥＭＩ）を、対応して増やすことなく、データ速度を上げることもできる。Ｉ／Ｏピンの数増やすか又は周波数を上げることによりデータ速度を高めた場合には、ＥＭＩも比例して増える。多重ＰＡＭ信号送信ではＩ／Ｏピンの数は増えないので、多重ＰＡＭのＩ／Ｏピンの総電圧振幅が２進値信号送信の場合に使用されるものと同じままであれば、ＥＭＩは増加しない。総電圧振幅は、より大きな電圧余裕を設けてシステムの信頼性を向上するために、上げることもできる。ＥＭＩが対応して増加しても、その増加は２進値信号送信でＩ／Ｏピン数を増やすことにより引き起こされる増加よりも小さいものである。
【０１８２】
以下に説明する回路は、４−ＰＡＭ信号送信を採用しているが、８−ＰＡＭ、１６−ＰＡＭ、及びそれ以上、一般的にはＮ−ＰＡＭ信号送信を使うまでに拡大することができる。
【０１８３】
多重ＰＡＭ出力ドライバ
図３０では、４−ＰＡＭ出力ドライバ９５０を電流制御ビット（ＣＣｔｒｌ＜６：０＞）と共に使って、一連のオンチップ処理、電圧、及び温度（ＰＶＴ）条件に亘って所望の出力電圧レベルを作り出している。出力ドライバ９５０では、第１ドライバ回路９５２及び第２ドライバ回路９５４が、Ｉ／Ｏピン９５６に接続されている。第１ドライバ回路９５２はＬＳＢを駆動し、一方第２ドライバ回路９５４はＭＳＢを駆動する。第１ドライバ回路９５２と第２ドライバ回路は、並列に接続された一連のドライバブロック９５８を有している。両ドライバブロックは同じ構成要素を有しているので、１つのドライバブロック９５８について説明する。各ドライバブロックは、２進値重みつきドライバトランジスタ９６０−０を有し、幅対長さ（Ｗ／Ｌ）比は図示の通りである。第１ドライバ回路９５２はＬＳＢを駆動するのに対して第２ドライバ回路９５４はＭＳＢを駆動するので、第２ドライバ回路９５４のドライバトランジスタ９６０は、第１ドライバ回路９５２のドライバトランジスタの２倍の大きさがある。換言すると、ＭＳＢはＬＳＢの２倍の電流で駆動されるということになる。
【０１８４】
ドライバブロック９５８では、奇数及び偶数のデータビットが経路９６２とインバータ９６４を経由してドライバトランジスタ９６０上に多重化されている。奇数データは、クロックの立ち上がりエッジに送信され、他方偶数データはクロックの立下りエッジに送信される。ＮＡＮＤゲート９６６、９６８は、電流制御ビットゼロ＜０＞と、ＬＳＢ奇数データビットと、ＬＳＢ偶数データビットそれぞれに接続される。各電流制御ビットゼロ＜０＞が高い場合には、ＮＡＮＤゲート９６６、９６８は奇数及び偶数データに応答する。各電流制御ビットが低い場合には、ＮＡＮＤゲート９６６、９６８の出力が低く、ドライバブロック９５８はデータビットに応答しない。電流制御ビットは規定の電流量を提供し、ＰＶＴ条件には関係なく所望の電圧の振れを発生させる。図２８の回路は、７つの電流制御ビットを使用している。ＰＶＴ条件に対応する電流制御ビットの設定を求める手法は、本発明の一部ではなく本発明の作動に関連するものなので、ここではこれ以上詳しく説明しない。
【０１８５】
パスゲート９６２は、２つのトランジスタ対を含んでおり、各対では、ＰＭＯＳトランジスタ９７２、９７４とＮＭＯＳトランジスタ９７６、９７８が並列に接続されている。クロック及びｃｌｏｃｋ＿ｂ信号は、反対に、トランジスタ対のトランジスタのゲートに接続されている。
【０１８６】
図３０は、第１ドライバ回路９５２がＬＳＢを駆動し第２ドライバ回路がＭＳＢ９５４を駆動することを示しているが、別の実施例では、第１ドライバ回路９５４がＭＳＢを駆動し、第２ドライバ回路がＬＳＢを駆動する。代わりに、組み合わせられたデータビットをドライバブロック９５８に送信する前に、データビットを組み合わせる組合せ論理を設定することにより、任意のコーディングスキームを作成することもできる。
【０１８７】
下の表１は、図２８の出力ドライバ９５０を使って実行できる２つの４−ＰＡＭエンコーディングスキームを示している。
【０１８８】
【表１】
表１：エンコーディングスキーム
Figure 2004531909
【０１８９】
図３１に示す別の実施例では、４−ＰＡＭ出力ドライバ９８０は、電流制御ビットを使用して規定量の電流を発生させ所望の出力電圧レベルを達成する。２進値重み付きトランジスタ９８２−９８６の２つのセット９８１−１と９８１−２は、電流制御ビットを４−ＰＡＭ信号生成に組み合わせる。電流制御ビットは、それぞれ、データを受信するドライバトランジスタ９８２−１、９８４−１、９８６−１に直列に接続されている電流制御ＮＭＯＳトランジスタ９８２−２、９８４−２、９８６−２を直接制御する。奇数データについては、各データビット及びクロック信号が高い時に、ドライバトランジスタ９８２−１、９８４−１、及び９８６−１は電流をＩ／Ｏピン９５６に流し、関連付けられた電流制御ビットが高くなってＮＭＯＳトランジスタ９８２−２、９８４−２、及び９８６−２が起動状態となる。
【０１９０】
偶数データの回路は示していないが、電流制御ＮＭＯＳトランジスタの別セットが、各データビットの論理「ＡＮＤ」及び偶数データのクロック信号Ｃｌｏｃｋ＿ｂの補数に応答するドライバトランジスタのセットに直列に接続されている。
【０１９１】
図３０及び図３１の回路の出力電圧はｇｄｓ歪を有している。図３２Ａでは、グラフによりこのｇｄｓ歪を示している。ｘ軸はドレイン対ソース電圧を示し、ｙ軸はドレイン電流を示している。図３２Ｂは、グレイコードではないデータビットを示し、ｇｄｓ歪の出力電圧ＶＯＵＴに与える影響を示している。図３２Ｃは、データビットをグレイコードで示し、ｇｄｓ歪の出力電圧ＶＯＵＴに与える影響を示している。出力電圧ＶＯＵＴが下がるにつれ、隣接するビット対の間の増分電圧差は小さくなる。ｇｄｓ歪のために、４−ＰＡＭ電圧の間の電圧増分は等しくない。
【０１９２】
図３３Ａでは、４−ＰＡＭ出力ドライバ１０００がｇｄｓ歪を補正する。簡潔さを期して電流制御ビットは図示していない。ｇｄｓ歪は、トランジスタ１００２、１００４、１００６の幅対長さ（Ｗ／Ｌ）比を、因数αとβによりβ＞α＞１となるように調整することによって排除され、隣接する４−ＰＡＭのレベルの間の増分電圧差は一定になる。トランジスタ１００２、１００４、１００６は、それぞれ、幅対長さの比がＷ／Ｌ、α（Ｗ／Ｌ）及びβ（Ｗ／Ｌ）である。例えば、入力信号Ａ、Ｂ、Ｃは、信号のＭＳＢ及びＬＳＢから導出され、送信されて下の表２に示すような４−ＰＡＭレベルを作り出す。この出力ドライバは、組合せ論理１００７を使って送信予定のデータビットに則したＡ、Ｂ、Ｃ入力を作成する。
【０１９３】
【表２】
表２：データビットのＡＢＣ入力へのマッピング及びエンコーディングスキーム
Figure 2004531909
【０１９４】
組合せ論理１００７において、ＯＲゲート１００８は、ＬＳＢとＭＳＢの間でＯＲオペレーションを実行することによりＡ信号を生成する。Ｂ入力はＭＳＢである。ＡＮＤゲート１００９は、ＬＳＢとＭＳＢの間でＡＮＤオペレーションを実行することによりＣ信号を生成する。
【０１９５】
図３３Ｂでは、組合せ論理１００７は、グレイコードを使ってＬＳＢとＭＳＢをエンコードする。図３３Ｂの組合せ論理回路１００７は、Ｃ信号と生成するに当たりＡＮＤゲート１００９ａがＬＳＢではなくてＬＳＢの補数を受信すること以外は、図３３Ａの組合せ論理回路１００７と同じである。
【０１９６】
図３０、３１、及び３２に示すオンチップシングルエンド型出力ドライバは、切替ノイズを生成する。例えば「００」記号を駆動する場合など電流を全く印加しない状態から、グレイコードの「１０」記号を駆動する場合など最大電流を印加する状態へ出力ドライバが移行しているときのトランジスタでは、電流はＩ／Ｏピン９５６及び接地ピンを介して急上昇する。Ｉ／Ｏピン９５６と接地との間の経路には、電流サージに対抗するインダクタンスが本来備わっており、大きな切替ノイズ（即ち、グラウンドバウンス）を発生させる。多重ＰＡＭ信号送信の電圧余裕は２進値信号送信の電圧余裕より小さいので、切替ノイズはエラーを発生させるば場合がある。
【０１９７】
切替ノイズに対する感度を低めるために、出力ドライバは、駆動中の出力電流とは無関係に、一定又は半一定の電流を接地に対して供給することができる。図３４に示すように、図３０及び図３１の出力ドライバの各シングルエンド型トランジスタブランチ９６０（図３０）及び９８６（図３１）は、差分対に置き換えられる。
【０１９８】
出力ドライバがＩ／Ｏピン９５６からの出力電流を印加すると、電流はトランジスタＮ１、１０１２を通り接地に向かう。トランジスタＮ１、１０１２が起動状態でない場合、トランジスタＮ２、１０１４が起動し同じ又は実質的に同じ量の電流が接地に流れるようにする。このようにして、実質的に一定量の電流が継続的に接地に流れ、出力ドライバの切替ノイズの大部分を排除し、オンチップ接地はより静かになるので、４−ＰＡＭ信号送信の性能が改善される。トランジスタＮ２、１０１４を制御する信号ＶＲは、信号Ｖｉ、即ちトランジスタＮ１、１０１２を駆動する信号の補数である。或いは、トランジスタＮ２、１０１４を駆動する信号ＶＲは、接地とＶｉの間の基準電圧である。入力電圧ＶＣｎｔｒｌに応答して、電流源１０１６は所定量の電流Ｉ０を接地に印加する。
【０１９９】
図３５は、多重ＰＡＭ出力ドライバの別の実施例であり、ｇｄｓ歪を排除する図３３Ａの回路を図３４の回路と組み合わせて、切替ノイズに対する感度を低下させる。
【０２００】
図３６には更に別のｇｄｓ補償式４−ＰＡＭ出力ドライバを示している。この４−ＰＡＭ出力ドライバでは、Ａ、Ｂ及びＣ信号は、幅Ｗを有する等寸法のＮＭＯＳトランジスタ１０１８、１０２０、１０２２を駆動する。本発明では、信号Ｂ及びＣも又、幅がそれぞれＷＢとＷＣのＮＭＯＳトランジスタ１０２４、１０２６を駆動してｇｄｓ歪を補償する。ＮＭＯＳトランジスタ１０２４及び１０２６の幅ＷＢとＷＣは、それぞれ、隣接するビットの出力レベルの間の差が実質的に同じ、例えば（Ｉ／Ｚ０）／３となるように選定される。トランジスタ１０１８−１０２６の幅は次の関係式：
ＷＢ＜ＷＣ＜＜Ｗ
を有する。
【０２０１】
図３７Ａでは、４−ＰＡＭ出力ドライバは、ｇｄｓ歪を補正し、電流制御を行う。上記のように、信号Ａ、Ｂ、及びＣは、上記表２に示すグレイコード方式２進値信号送信に従って出力電圧又は記号を決定する。更に、３セットの電流制御校正ビット、ＣＣ、ＣＣＢ、及びＣＣＣは、それぞれ、Ａ、Ｂ、及びＣの各種組合せに対して出力ドライバにより供給される電流量を決定する。制御ビットの第１のセットＣＣは、１次的な電流制御を行い、電流制御ビットの第２及び第３のセットＣＣＢとＣＣＣは、それぞれ電流量を微調整する。電流制御ビットの第１のセットＣＣはＮビットを有し、電流制御ビットの第２のセットＣＣＢはｎ１ビットを有し、電流制御ビットの第３のセットＣＣＣはｎ２ビットを有する。ある実施例では、電流制御ビットの数の間の関係は次のように：
ｎ１＝＜ｎ２＜Ｎ
となる。
【０２０２】
別の実施例では、Ｎ、ｎ１、ｎ２の関係は異なるであろう。
【０２０３】
信号Ａ、Ｂ、Ｃはそれぞれ、電流駆動ブロック１０４０に関係付けられ、記号に関係付けられた所定量の電流を駆動する。各電流駆動ブロック１０４０は、積層トランジスタ対１０４２を１セット又は数セット含んでおり、各セットは当該電流駆動ブロック１０４０の電流制御ビットの各セットに関係付けられている。例えば、Ａ信号を駆動する電流駆動Ｂロック１０４０−１は、電流制御ビットＣＣを受信する。Ｂ信号を駆動する電流駆動ブロック１０４０−２は、電流制御ビットＣＣとＣＣＢを受信する。電流駆動ブロック１０４０−２により供給される電流量は、ＣＣＢビットを使ってｇｄｓ歪に関して調整される。Ｃ信号を駆動する電流駆動ブロック１０４０−３は、電流制御ビットＣＣとＣＣＣを受信する。電流駆動ブロック１０４０−３により供給される電流量は、ＣＣＣビットを使ってｇｄｓ歪に関して調整される。
【０２０４】
図３７Ｂには、積層トランジスタ対１０４２のセットを示している。各積層トランジスタ対１０４２は、直列に連結された２つのＮＭＯＳトランジスタ１０４６、１０４８を含んでいる。下方のＮＭＯＳトランジスタ１０４６は、電流駆動ブロック１０４０に関係付けられたＡ、Ｂ、又はＣ信号の内の１つに接続されている。上方のＮＭＯＳトランジスタ１０４８は、電流制御ビットに接続されている。下方のＮＭＯＳトランジスタ１０４６は、上方のＮＭＯＳトランジスタ１０４８より幅の広いことが望ましい。Ｎ個のＣＣビットがあるので、Ｎ個の積層トランジスタ対がある。例えば、電流制御ブロック１０４０は、Ｎ個の積層トランジスタ対１０４２−１から１０４２−Ｎを有しており、各積層トランジスタ対は電流制御ビットＣＣ＜０＞からＣＣ＜Ｎ−１＞までの１つに接続されている。
【０２０５】
積層トランジスタ対のトランジスタは、上方トランジスタの最小幅Ｗ１及び下方トランジスタの最小幅Ｗ２に関し、２進値加重されている。幅Ｗ１とＷ２は、出力抵抗とキャパシタンスのような出力特性を決めるために選定される。一般的には、幅Ｗ１とＷ２は、Ｗ１がＷ２よりも小さくなるように選定される。
【０２０６】
図３７Ｂの回路図は、ＣＣＢ及びＣＣＣ電流制御ビットに関係付けられた積層トランジスタ対のセットにも適用される。
【０２０７】
図３８に示すように、電流制御校正回路１０５０は、電流制御基準電圧ＶＲＥＦを選択して、電流制御基準電圧ＶＲＥＦを２つの校正出力電圧ＶＯＵＴ−１及びＶＯＵＴ−２の中間点の電圧と比較することにより、電流制御ビットＣＣ、ＣＣＢ、及びＣＣＣの設定を定める。電流制御校正回路１０５０は、各４−ＰＡＭ出力電圧に対する電流制御ビットＣＣ、ＣＣＢ、及びＣＣＣのセットそれぞれの設定を、ＶＯＵＴ−１及びＶＯＵＴ−２が各隣接する電圧レベルの対を回路に提供するように確定する。
【０２０８】
マルチプレクサ１０５２は、３つの４−ＰＡＭ基準電圧、ＶＲＥＦＬ０、ＶＲＥＦＭ及びＶＲＥＦＬ１を受信する。選択基準電圧信号ＳｅｌＲｅｆは、基準電圧のうちの１つを選択された電流制御基準電圧ＶＲＥＦとして選択する。比較器１０５４は、選択された電流制御基準電圧ＶＲＥＦを、中間点電圧ＶＸと比較して比較信号を生成する。
【０２０９】
中間点電圧ＶＸを生成するに当たり、出力ドライバ１、１０５６は、第１量の電流を印加して第１出力電圧ＶＯＵＴ−１を提供し、出力ドライバ２、１０５８は、第２量の電流を印加して第２出力電圧ＶＯＵＴ−２を提供する。２つのパスゲート対は、電流制御に応答して使用可能状態となり、その相補信号は抵抗器分割器として働いて、第１出力電圧ＶＯＵＴ−１と第２出力電圧ＶＯＵＴ−２の間の中間点電圧ＶＸを提供する。
【０２１０】
状態マシン１０６４は、それぞれ、第１、第２、及び第３の電流制御ビットのセットＣＣ、ＣＣＢ、及びＣＣＣを提供する第１、第２、及び第３のカウンタ１０６６−１、１０６６−２、及び１０６６−３を含んでいる。比較信号が、中間点信号ＶＸが基準電圧ＶＲＥＦよりも大きいことを示している場合、状態マシン１０６４は、関係付けられた電流制御ビットのセットを１だけ増分して、出力ドライバにより印加される電流量を増加し、これにより中間点電圧を下げる。中間点信号ＶＸが電流制御基準電圧ＶＲＥＦより小さい場合、状態マシン１０６４は、関係付けられた電流制御ビットを１だけ減分して、これにより中間点電圧を上げる。
【０２１１】
ある実施例では、電流制御ビットは、パワーアップシーケンスの間に校正される。電流制御ビットの校正を行うためのオペレーションについての理論は、以下の通りである。電流制御ビットＣＣの第１セットは、各電流制御ブロック１０４０に対する基本的電流制御量を提供する。ｇｄｓ歪を補償するに当たり、ＣＣＢ及びＣＣＣ電流制御ビットは、グレイコード型「１１」及び「１０」信号それぞれに関係付けられた電流量を微調整する。電流制御ビットは、以下の順序、即ちＣＣ、ＣＣＢ、それからＣＣＣという順に校正される。
【０２１２】
別の実施例では、電流制御ビットは、パワーアップ後に、トリガ事象、例えば時間経過に応じて、又はエラー閾数に応じて校正される。
【０２１３】
図３２に示すように、電流制御ビットの第１及び主要セットＣＣは、「００」記号と「０１」記号の電圧差を使って設定されている。電流制御ビットＣＣの第１セットは、ＶＲＥＦＬ０が「００」記号の出力電圧と「０１」記号の出力電圧の間の中間点になるように、「０１」記号の出力電圧を提供するある量の電流を与えるように設定される。出力電圧ＶＯＵＴの差は「００」記号と「０１」記号の間で最大となるので、「０１」記号と「１１」記号の間の電圧差、並びに「１１」記号と「０１」記号の間の電圧差は、システム校正時に「００」記号と「０１」記号の間の電圧差に等しく設定されることになる。
【０２１４】
図３２Ｂに示すように、ｇｄｓ歪のため、補償が無ければ、「０１」記号と「１１」記号の間の電圧差は、「００」記号と「０１」記号の間の電圧差よりも小さくなる。ｇｄｓ歪を補償するために、「１１」記号の出力電圧は、出力ドライバにより印加される電流量を増やすことにより下げられる。電流制御ビットの第２セットＣＣＢは、「０１」の出力電圧と「１１」の出力電圧の間の中間点電圧がＶＲＥＦＭに等しいとき、出力電圧が所望の電圧レベルと等しくなるように、出力ドライバにより印加される電流を増やすように設定される。
【０２１５】
最後に、電流制御ビットの第３セットＣＣＣは、「１１」記号に関係付けられた電圧と「０１」記号に関係付けられた電圧の間のｇｄｓ歪を補償するように調整される。
【０２１６】
図３８、図３９Ａ、及び図３９Ｂを参照しながら、以下、状態マシン１０６４を含む回路１０５０の動作について説明する。図３９のフローチャートは、グレイコード型出力電圧を使っている。ステップ１０７０では、電流制御使用可能信号（ｃｃｅｎ）及びその補数（ｃｃｅｎｂ）が、パスゲート対１０６０と１０６２を起動するように設定され、上記のように中間点電圧ＶＸを出力する。
【０２１７】
ステップの主要３ブロック１０７２、１０７４、１０７６は、それぞれ、電流制御ビットＣＣ、ＣＣＢ、及びＣＣＣを設定する。
【０２１８】
ブロック１０７２では、ステップ１０７８で、電流制御ビットの第１セットＣＣの設定を決めるための初期条件を設定する。状態マシン１０６４は、マルチプレクサ１０５４に基準電圧ＶＲＥＦＬ０を比較器１０５４に出力させる選択基準電圧信号（ＳｅｌＲｅｆ）を出力する。出力ドライバ１、１０５６には、多重ＰＡＭビット選択信号Ａ１、Ｂ１、及びＣ１を値ゼロにして出力することにより「００」記号が供給される。出力ドライバ２、１０５８には、多重ＰＡＭビット選択信号Ａ２を値１に、Ｂ２とＣ２を値ゼロにして出力することにより「０１」記号が供給される。第１、第２、及び第３の電流制御ビットの初期状態は以下の通りとなる。
【０２１９】
ＣＣ ＝｛１００．．．０｝
ＣＣＢ＝｛１００．．．０｝
ＣＣＣ＝｛１００．．．０｝
電流制御ビットは、最大電流を印加している積層トランジスタ対が起動するように初期設定されている。
【０２２０】
ステップ１０８０では、出力ドライバ１と２が、記号「００」と「０１」に対応する電圧を出力し、中間点電圧ＶＸが生成される。ステップ１０８２では、比較器１０５４が、中間点電圧ＶＸを選択された基準電圧ＶＲＥＦＬ０と比較する。中間点電圧が基準電圧ＶＲＥＦＬ０の１つの最下位ビット内に在れば、電流制御ビットの第１セットは正しく設定されている。状態マシン１０５８は、電流制御ビットが２つの設定値の間で振動し始めると、中間点電圧ＶＸが基準電圧ＶＲＥＦＬ０の１つの最下位ビット内に在ると判定する。換言すると、比較器の出力は、ゼロと１の間を交互することになる。
【０２２１】
ステップ１０８４では、中間点電圧ＶＸが基準電圧ＶＲＥＦＬ０の１つの最下位ビット内にないときには、状態マシン１０６４は、比較結果に従って電流制御ビットの第１セットを増補する。この「増補」という用語は、電流制御ビットを増分するか、又は減分するかの何れかを指して使う。プロセスはステップ１０８０に進む。
【０２２２】
ステップ１０８２で、状態マシン１０６４が、中間点電圧ＶＸは基準電圧の１つの最下位ビット内にあると判定した場合、プロセスは、ステップ１０８６に進み電流制御ビットの第２セットＣＣＢを校正する。
【０２２３】
ステップ１０８６では、電流制御ビットの第２セットＣＣＢを校正するための初期条件が設定される。状態マシン１０６４は、マルチプレクサ１０５４に基準電圧ＶＲＥＦＭを比較器１０５４に出力させる選択基準電圧信号（ＳｅｌＲｅｆ）を出力する。出力ドライバ１、１０５６には、多重ＰＡＭビット選択信号Ａ１を値１に、Ｂ１とＣ１を値ゼロにして出力することにより「０１」記号が供給される。出力ドライバ２、１０５８には、多重ＰＡＭビット選択信号Ａ２及びＢ２を値１に、Ｃ２を値ゼロにして出力することにより「１１」記号が供給される。電流制御信号の第１セットＣＣは変更されずそのままである。電流制御ビットの第２及び第３セットＣＣＢとＣＣＣの初期状態は、以下の通りとなる。
【０２２４】
ＣＣＢ＝｛１００．．．０｝
ＣＣＣ＝｛１００．．．０｝
ステップ１０８８では、出力ドライバ１、１０５６と出力ドライバ２、１０５８が記号「０１」と「１１」に対応する電圧を出力し、パスゲート対１０６０、１０６２が中間点電圧ＶＸを生成する。ステップ１０９０では、比較器１０５４が、中間点電圧ＶＸを選択された基準電圧ＶＲＥＦＭと比較する。中間点電圧が基準電圧ＶＲＥＦＭの１つの最下位ビット内に無いときには、先にＶＲＥＦＬ０について説明したように、ステップ１０９２で、状態マシン１０６４が電流制御ビットの第２セットＣＣＢを１だけ増補して、ステップ１０８６のプロセスを繰り返す。
【０２２５】
中間点電圧が基準電圧ＶＲＥＦＭの１つの最下位ビット内に在るときには、先にＶＲＥＦＬ０について説明したように、電流制御ビットの第２セットＣＣＢは正しく設定されていることになり、プロセスはステップ１０９４に進み、電流制御ビットの第３セットＣＣＣを校正する。
【０２２６】
ステップ１０９４では、電流制御ビットの第３セットＣＣＣを校正するための初期条件が設定される。状態マシン１０６４は、マルチプレクサ１０５４に基準電圧ＶＲＥＦＬ１を比較器１０５４に出力させる選択基準電圧信号（ＳｅｌＲｅｆ）を出力する。出力ドライバ１、１０５６には、多重ＰＡＭビット選択信号Ａ１を値１に、Ｂ１とＣ１を値ゼロにして出力することにより「１１」記号が供給される。出力ドライバ２、１０５８には、多重ＰＡＭビット選択信号Ａ２及びＢ２を値１に、Ｃ２を値ゼロにして出力することにより「１０」記号が供給される。電流制御信号の第１セットＣＣと第２セットＣＣＢは、それぞれ、変更されずそのままである。電流制御ビットの第３セットＣＣＣの初期状態は以下の通りとなる。
【０２２７】
ＣＣＣ＝｛１００．．．０｝
ステップ１０９６では、出力ドライバ１、１０５６と出力ドライバ２、１０５８が記号「１１」と「１０」に対応する電圧を出力し、パスゲート対１０６０、１０６２が中間点電圧ＶＸを生成する。ステップ１０９８では、比較器１０５４が中間点電圧ＶＸを選択された基準電圧ＶＲＥＦＬ１と比較する。中間点電圧が基準電圧ＶＲＥＦＬ１の１つの最下位ビット内に無いときには、先にＶＲＥＦＬ０について説明したように、ステップ１１００で、状態マシン１０６４が電流制御ビットの第３セットＣＣＣを１だけ増補して、ステップ１０９４のプロセスを繰り返す。
【０２２８】
ステップ１０９８で、中間点電圧が基準電圧ＶＲＥＦＬ１の１つの最下位ビット内に在るときには、電流制御ビットの第１、第２及び第３セット、ＣＣ、ＣＣＢ、及びＣＣＣはそれぞれに正しく設定されていると判定され、校正は完了する。
【０２２９】
多重ＰＡＭ受信器
図４０では、多重ＰＡＭ受信器１１１０は、入力電圧Ｖｉｎを受信して、システムクロックの偶数及び奇数位相に対する４―ＰＡＭ信号の最上位ビットを生成する最上位ビット（ＭＳＢ）受信器ブロック１１１２を有している。４−ＰＡＭ受信器１１１０は、入力電圧Ｖｉｎを受信して、システムクロックの偶数及び奇数位相に対する４―ＰＡＭ信号の最下位ビットを生成するＬＳＢ受信器ブロック１１１４も有している。受信器タイミング回路１１１６は、先に論じたタイミング線図と回路に従って、システムクロックの偶数及び奇数位相に対するプレチャージ信号と感知信号を生成する。受信器タイミング回路１１１６は、システムクロックを受信して、プレチャージ信号と感知信号を、ＭＳＢ受信器１１１２とＬＳＢ受信器１１１４に供給する。バイアス発生器１１１８は、受信器タイミング回路１１１６、ＭＳＢ受信器１１１２、及びＬＳＢ受信器１１１４により使用されるバイアス電圧を生成する。
【０２３０】
ＭＳＢ受信器１１１２では、入力電圧ＶＩＮが基準電圧ＶＲＥＦＭと比較され、ＭＳＢが生成される。ＬＳＢ受信器１１１４では、入力電圧ＶＩＮが基準電圧ＶＲＥＦＬ０及びＶＲＥＦＬ１と比較され、ＬＳＢが生成される。
【０２３１】
図４１では、ＭＳＢ受信器１１１２Ａ及びＬＳＢ受信器１１１４Ａの実施例をより詳しく示している。この例では、ＭＳＢ受信器１１１２Ａは、入力電圧ＶＩＮを基準電圧ＶＲＥＦＭと前置増幅器１１２０で比較する。ＭＳＢ前置増幅器１１２０は、偶数及び奇数ＭＳＢ積分器１１２１のクロック周期の各位相の間に、入力電圧ＶＩＮを受信し、２対の差分出力電圧、ＶＰＤＡＴＡとＶＰＤＡＴＡＢ及びＶＮＤＡＴＡとＶＮＤＡＴＡＢを提供する。
【０２３２】
ＭＳＢ積分器１１２１は、２対の差分積分電圧をノードＡ、Ｂ、Ｃ、及びＤに出力する。ある例では、ＭＳＢ積分器１１２１は、図１１Ｃの積分器を使用している。別の例では、ＭＳＢ積分器１１２１は、図１２の積分器を使用している。各ＭＳＢ積分器１１２１は、積分電圧を対応する（偶数又は奇数）ＭＳＢセンス増幅器１１２２に供給する。ある例では、ＭＳＢセンス増幅器１１２２は、図１４Ａの増幅器を使用している。別の例では、ＭＳＢセンス増幅器１１２２は、図１４Ｂの増幅器を使用している。
【０２３３】
ＬＳＢ受信器１１１４Ａでは、ＬＳＢ前置増幅器１１２３は、積分に先立ち、入力電圧ＶＩＮを基準電圧ＶＲＥＦＬ０及びＶＲＥＦＬ１と比較する。ＬＳＢ前置増幅器１１２３は、偶数及び奇数ＬＳＢ積分器１１２４のクロック周期の各位相の間に、入力電圧ＶＩＮを受信し、２対の差分出力電圧、ＶＰＤＡＴＡとＶＰＤＡＴＡＢ及びＶＮＤＡＴＡとＶＮＤＡＴＡＢを提供する。ＬＳＢ積分器１１２４とＬＳＢセンス増幅器１１２５は、それぞれ上記のＭＳＢ積分器１１２１とＭＳＢセンス増幅器１１２２に同じである。
【０２３４】
ある別の実施例では、ＭＳＢ積分器１１２１とＬＳＢ積分器１１２４は、共に使用されず、図１５のセンス増幅器が使用されている。換言すると、センス増幅器内で積分関数を実行する図１５のセンス増幅器が、各積分器対センス増幅器の対に取って代わっている。
【０２３５】
図４２に示すように、ある別の実施例では、図４１のＭＳＢ前置増幅器１１２０とＬＳＢ前置増幅器１１２３は使用せず、積分器１１２６、１１２７が入力電圧ＶＩＮを基準電圧と比較する。ＭＳＢ基準電圧ＶＲＥＦＭは、ＭＳＢ積分器１１２６に供給される。ＬＳＢ基準電圧ＶＲＥＦＬ０とＶＲＥＦＬ１は、ＬＳＢ積分器１１２７に直接供給される。ＭＳＢ及びＬＳＢセンス増幅器１１２８及び１１２９は、それぞれ図４１のＭＳＢ及びＬＳＢセンス増幅器と同じである。ある例では、ＭＳＢ積分器１１２６は、図１１Ｂの回路を使用している。また別の例では、ＭＳＢ積分器１１２６は、図１１Ｃの回路を使用している。
【０２３６】
ＬＳＢ積分器１１２７の各種実施例を、以下に説明する。ＬＳＢセンス増幅器１１２９はＭＳＢセンス増幅器と同じである。
【０２３７】
図４３では、多重ＰＡＭ受信器１１３０が、出力ドライバにより送信された多重ＰＡＭ記号を受信する。具体的には、４−ＰＡＭ受信器１１３０が、４−ＰＡＭ入力信号ＶＩＮを受信してデコードする。ＭＳＢ受信器１１１２Ｃでは、ラッチング比較器１１３２が、受信した入力信号ＶＩＮの電圧を基準電圧ＶＲＥＦＭと比較して、受信クロック信号に応えて比較Ｂの結果の値をラッチする。ＬＳＢ受信器１１１４Ｃでは、２つのラッチング比較器１１３４及び１１３６が、受信した入力信号ＶＩＮの電圧値を基準電圧ＶＲＥＦＬ０及び基準電圧ＶＲＥＦＬ１と比較し、受信クロック信号に応えて、それぞれ比較Ａ及びＣの結果の値をラッチする。
【０２３８】
ＭＳＢ受信器１１１２Ｃからの出力ＢはＭＳＢを表している。ＬＳＢをデコードするために、比較器出力Ｂ、Ａ、及びＣからの信号はここで組合せ論理１１３８に通される。組合せ論理１１３８は、上記表２に示すようにグレイコード型信号をデコードする。４−ＰＡＭ入力受信器には、組合せ論理１１３８による付加的なクロック対出力待ち時間が発生する。
【０２３９】
受信クロック信号のタイミングは、ラッチング比較器１１３２−１１３６が４−ＰＡＭ信号遷移の間に入力データをサンプリングするようになっている。データは受信クロックの両エッジで送信されるので、２つの受信器回路１１３０は、１つは奇数データ用もう１つは偶数データ用として使用される。
【０２４０】
従来のラッチング比較器は、特に多重ＰＡＭシステムでは、ラッチング中にエラーを引き起こす高周波数ノイズスパイクの影響を受け易い。ラッチング比較器を上記のように積分受信器として実装すると、ビットサイクルの殆ど又は全てに亘って出力信号は入力信号ＶＩＮの電圧の積分に依存するので、ノイズに対する出力信号の感度を下げることができる。
【０２４１】
ＣＭＯＳでは、積分器が、積分電流を入力の相対電圧に従って導く。理想的な飽和積分器は、入力電圧間の差を積分せず、１つの入力が別の入力の電圧を超える電圧を有する期間に亘って所定の電流量を積分する。積分処理を向上させるために、前置増幅器は、入力信号ＶＩＮを調整して、入力信号の相対極性によって決まる極性を備えた一定の差分電圧を提供する。従って、積分器は、２つの入力の間の実際の電圧差ではなく、２つの入力の内どちらの電圧が高いかに基づいて積分電流を積分するもので、例えば、時間に亘る振幅ではなくて時間に亘る積分極性に基づいて積分する。
【０２４２】
前置増幅器は、ＩＲに等しい差分電圧＋／−ΔＶを出力に供給する抵抗器搭載型差分対として実装できる。先に図１４に関連して説明したセンス増幅器とラッチは、多重ＰＡＭ積分器と共に作動し、積分結果を、１又はゼロを表す全ＣＭＯＳ電圧レベルまで増幅し、全ＣＭＯＳ電圧レベルを保存する。
【０２４３】
図４４では、組み合せ論理１１３８からの入力対出力待ち時間を低減するために、前置増幅器１１５０は、入力電圧ＶＩＮと基準電圧の差を事前に増幅する機能と、４−ＰＡＭ入力電圧をＭＳＢ及びＬＳＢにデコードする機能とを組み合わせている。前置増幅器１１５０はＬＳＢを求める比較回路内に使用され、一方単純な抵抗器搭載型差分対はＭＳＢを求める回路内で前置増幅器として使用される。前置増幅器１１５０を使用すれば、図４３の比較器は、１器をＭＳＢ用にもう１器をＬＳＢ用に、２器使用するだけでデータビットを受信できる。この回路はまた、入力対出力待ち時間を低減し、使用するチップ面積が小さくなるので電力消費を抑えることができる。
【０２４４】
グレイコード型４−ＰＡＭレベルからＬＳＢを作成する際は、入力電圧ＶＩＮがＶＲＥＦＬ０とＶＲＥＦＬ１の間にある場合は、差動トランジスタ対１１５７−１と１１５７−２は、供給電圧ＶＤＤに等しい出力電圧ＶＬＰを提供する。入力電圧ＶＩＮ がＶＲＥＦＬ０とＶＲＥＦＬ１の間にない場合、差動トランジスタ対１１５７−１と１１５７−２は、供給電圧ＶＤＤ引くバイアス電流ｉ掛けるプルアップ抵抗Ｒに等しい出力電圧ＶＬＰを提供する。出力電圧ＶＬＰは、比較器回路又は積分受信器に供給される。別の実施例では、抵抗器Ｒが、接地ゲートＰＭＯＳトランジスタのような能動負荷に置き替えられている。更に別の実施例では、前置増幅器回路が、ＰＭＯＳ電流源とＰＭＯＳ差分対をＮＭＯＳ電流源とＮＭＯＳ差分対に置き換えることにより「フリップ」されている。
【０２４５】
差分出力ＶＬＰとＶＬＰ＿Ｂを提供するために、整合ＰＭＯＳ電流源１１５６が使用される。下記の表３は出力電圧を入力電圧ＶＩＮの関数として示している。
【０２４６】
【表３】
表３
Figure 2004531909
【０２４７】
図４５Ａ及び図４５Ｂでは、図４４のＰＭＯＳ電流源１１５６は取り除かれている。ＮＭＯＳ電流源１１５８、１１６０（図４４）と正確に整合するＰＭＯＳ電流源１１５６（図４４）を構築するのは難しい。ＮＭＯＳ増幅器とＰＭＯＳ前置増幅器、１１７０と１２００を組み合わせると、２対の差分出力電圧、ＶＮＤＡＴＡとＶＮＤＡＴＡ＿Ｂ並びにＶＰＤＡＴＡとＶＰＤＡＴＡ＿ＢがＬＳＢ用に調えられる。下の表４は、前置増幅器回路からの出力電圧を入力信号ＶＩＮの関数として示している。
【０２４８】
【表４】
表４
Figure 2004531909
【０２４９】
図４５Ａは、供給電圧に近いコモンモード範囲を有する入力信号ＶＩＮ用のＮＭＯＳ前置増幅器１１７０を示している。２つの差分対１１７２、１１７４並びに１１７６、１１７８は、入力信号ＶＩＮを２つの基準電圧ＶＲＥＦＬ０及びＶＲＥＦＬ１それぞれと比較する。基準電圧、信号レベル、及び相対電圧レベルについては先に説明済みである。抵抗負荷として描かれている負荷トランジスタ１１８０、１１８４は、電流が供給電圧ＶＤＤから差分対のトランジスタを通って流れる経路を提供する。第１差分対１１７２、１１７４のトランジスタは、基準電圧ＶＲＥＦＬ０と入力信号ＶＩＮをそれぞれのゲートで差動的に受け取る。第１差分対１１７２、１１７４のソースは、それぞれのゲートに印加される電圧ＶＢｉａｓＮに応じて電流ｉを供給する電流源トランジスタ１１７５に接続されている。第１差分対のトランジスタ１１７２、１１７４のドレインは、出力ＶＯＵＴ、ＶＯＵＴ＿Ｂを提供する。差分入力電圧間の差（ＶＩＮ−ＶＲＥＦＬ０）が正であるとき、差分出力電圧（ＶＮＤＡＴＡ−ＶＮＤＡＴＡ＿Ｂ）は正である。
【０２５０】
第２の差分対１１７６、１１７８のトランジスタは、入力信号ＶＩＮと基準電圧ＶＲＥＦＬ１をそれぞれのゲートで受け取る。第２差分対１１７６、１１７８のソースは、トランジスタ１１９２のゲート上のバイアス電圧ＶＢｉａｓＮに応じて第２差分対に電流ｉを供給する電流源トランジスタ１１７９に接続されている。抵抗負荷１１８０と１１８４は、供給電圧と第２差動トランジスタ対１１７６、１１７８の各ドレインとの間に接続されている。第２差分対１１７６、１１７８のドレインは、差分出力ＶＮＤＡＴＡ、ＶＮＤＡＴＡ＿Ｂを提供する。差分入力電圧の差（ＶＩＮ−ＶＲＥＦＬ０）が負であるとき、差分出力（ＶＮＤＡＴＡ−ＶＮＤＡＴＡ＿Ｂ）は正である。
【０２５１】
総電流の振れを均衡するために、別の電流源トランジスタ１１９４が、トランジスタ１１９６を経由してＶＮＤＡＴＡ＿Ｂに追加電流を供給する。トランジスタ１１９６は、トランジスタ１１７５と１１７９に対する電流整合を単に改善するためだけに加えられている。
【０２５２】
図４５Ａの回路は、入力信号ＶＩＮがＶＲＥＦＬ０よりも小さくＶＲＥＦＬ１よりも大きいとき（即ちＶＲＥＦＬ０ とＶＲＥＦＬ１の間にあるとき）を求めるために、前置増幅器内で比較器の機能を果たす。入力信号ＶＩＮがこの範囲内にあるときには、トランジスタ１１７２と１１７６は稼動し、トランジスタ１１７４と１１７８は稼動しない。この条件下では、抵抗器１１８０を流れる電流Ｉａは２Ｉに等しく、抵抗器１１８２を流れる電流ＩｂはＩに等しい。差分出力電圧（ＶＮＤＡＴＡ−ＶＮＤＡＴＡ＿Ｂ）は、電流Ｉに抵抗Ｒを掛けた積の負の値（即ち−ＩＲ）に等しい。入力電圧ＶＩＮが、ＶＲＥＦＬ０ とＶＲＥＦＬ１により画定される範囲の外にあるとき、トランジスタ１１７２と１１７８又はトランジスタ１１７４と１１７６の何れかが稼動し、差分対内の他方のトランジスタは稼動しない。この条件下では、電流ＩａはＩに等しく、Ｉｂは２Ｉに等しく、差分出力電圧（ＶＮＤＡＴＡ−ＶＮＤＡＴＡ＿Ｂ）は電流Ｉと抵抗Ｒの積（即ち＋ＩＲ）に等しい。
【０２５３】
図４５Ｂでは、前置増幅器１２００は接地に近いコモンモード範囲を有する入力信号のために使用される。図４５Ｂの回路は、図４５Ａの回路のＰＭＯＳの機能を果たす。第１の差分対１２０２、１２０４は、入力電圧ＶＩＮと基準電圧ＶＲＥＦＬ０ をそれぞれのゲートで受け取り、出力電圧ＶＰＤＡＴＡとＶＰＤＡＴＡ＿Ｂをドレイン上に生成する。差動入力（ＶＩＮ−ＶＲＥＦＬ０）が正のとき、差分出力電圧の差（ＶＰＤＡＴＡ−ＶＰＤ ＡＴＡ＿Ｂ）の符号は正である。第１差分対１２０２、１２０４は、電流源トランジスタ１２０６から電流を供給される。電流源トランジスタ１２０６は、ゲート上でＶＢＩＡＳＰによりバイアスを掛けられており、供給電圧ＶＤＤとトランジスタ１２０２、１２０４のソースとの間に接続される。抵抗Ｒを有する負荷抵抗器１２０８と１２１０の対は、それぞれ、トランジスタ１２０２、１２０４のドレインと接地との間に接続されている。第２差分対１２１２、１２１４は、入力電圧ＶＩＮと基準電圧ＶＲＥＦＬ１をゲート上で受け取り、差分出力ＶＰＤＡＴＡとＶＰＤＡＴＡ＿Ｂとを、差分入力電圧の差（ＶＩＮ−ＶＲＥＦＬ１）の符号が負であるときは、差分出力電圧の差（ＶＰＤＡＴＡ−ＶＰＤＡＴＡ＿Ｂ）の符号が正になるように生成する。抵抗Ｒを有する抵抗器１２１６と１２１８とは、第２差分対１２１２、１２１４のドレインそれぞれと接地との間に接続されている。電流源トランジスタ１１２０は、供給電圧ＶＤＤと第２差分対１２１２、１２１４のソースとの間に接続され、電流Ｉを供給する。別の電流源トランジスタ１２２２は、稼働状態ではＶＲＥＦＬ１によりバイアスが掛けられているトランジスタ１２２４経由で、ＶＰＤＡＴＡに電流Ｉを供給する。電流源トランジスタ１２０６、１２２０、及び１２２２は、それぞれのゲートが、バイアス電圧ＶＢｉａｓＰに接続されている。
【０２５４】
入力信号ＶＩＮがＶＲＥＦＬ０より小さくＶＲＥＦＬ１より大きい（即ち、信号が２つの基準電圧間の範囲にある）とき、抵抗器１２０８及び１２１０を通って流れる電流はそれぞれ、ＩａはＩに等しくＩｂは２Ｉに等しくなり、差分出力電圧（ＶＰＤＡＴＡ−ＶＰＤＡＴＡ＿Ｂ）は電流Ｉと抵抗Ｒの負の積（−ＩＲ）に等しくなる。入力信号ＶＩＮが、基準電圧ＶＲＥＦＬ０とＶＲＥＦＬ１により画定される範囲の外にあるとき、抵抗器１１０８を流れる電流Ｉａは２Ｉに等しく、抵抗器１２１０を流れる電流ＩｂはＩに等しい。差分出力電圧（ＶＰＤＡＴＡ−ＶＰＤＡＴＡ＿Ｂ）は、電流Ｉと抵抗Ｒの積（＋ＩＲ）に等しい。前置増幅器１２００は、図４５Ａの前置増幅器と同じく比較器と増幅器の機能を果たす。図４５Ａと図４５Ｂの前置増幅器の両方を使用する場合、前置増幅器は１対の差分電圧出力を提供し、各前置増幅器は、積分器による使用に備えて異なるコモンモード電圧で作動する。
【０２５５】
図４６では、ＭＳＢ用の４−ＰＡＭ前置増幅器は、入力信号ＶＩＮを受け取り、入力信号を所定の電圧ＶＲと比較して、ＭＳＢに２対の差分出力電圧ＶＮＤＡＴＡとＶＮＤＡＴＡ＿Ｂ並びにＶＰＤＡＴＡとＶＰＤＡＴＡ＿Ｂを提供する。ある実施例では、所定電圧ＶＲは、入力電圧ＶＩＮ＿Ｂの補数に等しい。別の実施例では、所定電圧ＶＲは、ＶＲＥＦＭに等しい。ＰＭＯＳ前置増幅器１２５２は、出力ＶＰＤＡＴＡとＶＰＤＡＴＡ＿Ｂを提供する。ＮＭＯＳ前置増幅器１２５４は、出力ＶＮＤＡＴＡとＶＮＤＡＴＡ＿Ｂを提供する。ＰＭＯＳ及びＮＭＯＳ前置増幅器１２５２及び１２５４は、所定電圧ＶＲを使用し負荷抵抗器Ｒがトランジスタで実装されている点を除けば、図４５Ａ及び図４５ＢのＰＭＯＳ及びＮＭＯＳ前置増幅器１２００及び１１７０と同じように作動する。
【０２５６】
受信器では、図４６の前置増幅器１２５０は、図１１Ｃ及び図１２の積分器と共に使用できる。更に、前置増幅器１２５０は、図１５のセンス増幅器と一緒に直接使用することができる。
【０２５７】
多重ＰＡＭ積分器
図４７では、ＬＳＢ折り返し積分器１３３０が、基準電圧を比較する機能を積分プロセスとを組み合わせる。具体的には、積分器１３３０を使ってＬＳＢを求める。ＰＡＭ入力信号は、前置増幅器を通さずバスを経由して積分器１１３０に直接供給される。別のやり方では、上記の多重ＰＡＭ前置増幅器は、受信した４−ＰＡＭ入力信号を後に続く積分に備えて調整する。
【０２５８】
４−ＰＡＭ信号のＭＳＢを求めるには、図１１Ａ、図１１Ｂ又は図１３の積分器を、変更なしで、又は代わりに上記の中間基準電圧ＶＲＥＦＭをＶＩＮ＿Ｂ入力に供給することにより、使用することもできる。
【０２５９】
積分器１３３０は、多重レベル入力信号ＶＩＮを受け取り、その信号を２つの基準電圧レベルＶＲＥＦＬ０及びＶＲＥＦＬ１と比較して、積分器機能と組み合わせた比較器機能を実行する。図４７の回路は、２つの電流操縦トランジスタ対及び２つの電流源が追加されている点を除けば、図１１Ｂの回路と同じである。これら追加された電流操縦対と電流源は、ウィンドウ比較器として働き、多重レベル入力信号ＶＩＮが所定の電圧範囲内にあるか否かを判定する。ＭＳＢを決める第２の積分器との組み合わせにより、ＶＩＮの上記４条件のそれぞれがデコードされる。
【０２６０】
図４８は、各種電圧基準レベルＶＲＥＦＬ０、ＶＲＥＦＭ、及びＶＲＥＦＬ１、４つの状態ＶＩＮ＜ＶＲＥＦＬ１、ＶＲＥＦＬ１＜ＶＩＮ＜ＶＲＥＦＭ、ＶＲＥＦＭ＜ＶＩＮ＜ＶＲＥＦＬ０、及びＶＩＮ＞ＲＥＦＬ０、並びに２つのビットＭＳＢとＬＳＢを示しており、これらのビットは入力信号ＶＩＮを４状態の電圧レベルと比較することにより導き出されたものである。図４７の積分器は、入力信号ＶＩＮを上位及び下位基準電圧ＶＲＥＦＬ０及びＶＲＥＦＬ１それぞれと比較して、４状態に対する最下位ビットＬＳＢを求める。別の積分器は、ＶＩＮを中間電圧ＶＲＥＦＭに比較して、４状態に対する最上位ビットＭＳＢを求める。上記積分器は何れも、ＶＩＮと基準電圧ＶＲＥＦＭを差分入力信号として供給することによりこの比較を行うように変更してもよい。
【０２６１】
図４８は、各状態に対し図４７の積分器の積分ノードを通って流れる電流ｉＡ、ｉＢ、ｉＣ、及びｉＤの値も示している。入力電圧ＶＩＮがＶＲＥＦＬ０とＶＲＥＦＬ１の間にあるとき、電流ｉＡ、ｉＢ、ｉＣ、及びｉＤは、それぞれ２ｉ、ｉ、ｉ、及び２ｉに等しい。入力電圧ＶＩＮがＶＲＥＦＬ０とＶＲＥＦＬ１の間にないとき、電流ｉＡ、ｉＢ、ｉＣ、及びｉＤは、それぞれｉ、２ｉ、２ｉ、及びｉに等しい。
【０２６２】
図４７に戻るが、それぞれ、第１の電流操縦トランジスタ対１３３２、１３３４は、電流ｉが電流源１３３６から積分ノードＡ及びＢに流れる経路を提供し、第２の電流操縦トランジスタ対１３３８、１３４０は、電流ｉが電流源１３４２から積分ノードＡ及びＢに接続されている容量要素４３６、４３８に流れる経路を提供する。容量要素４３６、４３８は既に説明している。追加の電流源１３４４は、電流ｉを、電圧ＶＲＥＦＬ１分バイアスされているトランジスタ１３４６経由でノードＢに提供する。図１１Ｂに関連して先に説明したプレチャージ回路４６０は、積分ノードＡとＢを接地にプレチャージする。
【０２６３】
第３の電流操縦トランジスタ対１３５２、１３５４は、電流ｉが積分ノードＣの容量要素４３６から電流源１３５６を通って接地まで流れる経路を提供する。４番目の電流操縦トランジスタ対１３５８、１３６０は、電流ｉが積分ノードＤの容量要素４３８から電流源１３６２を通って接地まで流れる経路を提供する。追加の電流源１３６４は、積分ノードＣからの電流を、基準電圧ＶＲＥＦＬ０により稼働状態にバイアスされているトランジスタ１３６６を経由して印加する。プレチャージ回路４６０は、積分ノードＣとＤを供給電圧ＶＤＤにプレチャージする。電流源１３３６、１３４２、１３４４、１３５６、１３６２、１３６４は、同量の電流ｉを供給又は印加する。
【０２６４】
図４８に戻るが、積分器の状態は以下のように区別される。ＶＩＮがＶＲＥＦＬ０よりも大きいか、又はＶＲＥＦＬ１よりも小さい場合、ノードＡは電流ｉで充電され、ノードＢは電流２ｉで充電され、ノードＣは電流２ｉで放電され、ノードＤは電流ｉで放電される。ＶＩＮがＶＲＥＦＬ０よりも小さくてＶＲＥＦＬ１よりも大きい場合、ノードＡは電流２ｉで充電され、ノードＢは電流ｉで充電され、ノードＣは電流ｉで放電され、ノードＤは電流２ｉで放電される。ＶＩＮがＶＲＥＦＬ０とＶＲＥＦＬ１の間にある場合には、関係式（ＶＡ−ＶＢ）＋（ＶＣ−ＶＤ）で定義される積分器の出力電圧ＶＯＵＴは、図１４のセンス増幅器６００のような次に配置されたセンス増幅器により論理１と解釈され、そうでない場合には論理ゼロと解釈され、ラッチ６５０（図１４）に記憶される。
【０２６５】
別の実施例では、積分ノードＡとＣは容量要素４３６の一方の端に接続され、容量要素４３６の他方の端は接地されており、積分ノードＢとＤは容量要素４３８の一方の端に接続され、容量要素４３８の他方の端は接地されている。
【０２６６】
又別の実施例では、多重ＰＡＭ積分器１３３０の積分ノードは、図２６の等化回路９００に連結され、記号間干渉を補償する。又更に別の実施例では、図２７Ａの電圧オフセット補正回路９３０は、多重ＰＡＭ積分器１３３０の積分ノードに連結されている。更に又別の実施例では、静電流源９４０は、多重ＰＡＭ積分器１３３０の積分ノードに連結されている。代わりに、図２８Ｄのデルタコンデンサ回路９４４は、多重ＰＡＭ積分器１３３０の積分ノードの１つに連結されている。
【０２６７】
多重ＰＡＭ受信器システムは図８のタイミング線図に基づいて作動する。別の実施例では、多重ＰＡＭ受信器システムは、図２４の多位相構成内の受信器７８０として使用され、図２５のタイミング線図に従って作動する。
【０２６８】
別の実施例では、図１６のタイミング線図を多重ＰＡＭ受信器システムに適用している。又別の実施例では、図１７Ｂの「信頼できるデータウィンドウ」を生成する回路が、多重ＰＡＭ受信器システムと共に使用される。更に別の実施例では、多重ＰＡＭ積分受信器が、図１８のクロック回復回路７５１の位相検知器として使用される。別のやり方では、図２０の調整システムが、多重積分受信器を有するシステム内の各受信器のタイミングを設定する。又別の実施例では、図２３の調整回路が、着信信号を受信するピンのセットに対するプレチャージ信号及び感知信号のタイミングを調整する。
【０２６９】
多重ＰＡＭ基準電圧発生器
図４９では、４−ＰＡＭ基準電圧発生器１３８０が、多重ＰＡＭ基準電圧ＶＲＥＦＬ０、ＶＲＥＦＭ、及びＶＲＥＦＬ１を、入力ピン１３８２、１３８４に供給された外部電圧ＶＴＥＲＭ及びＶＲＥＦから生成する。ユニティ利得増幅器１３８６、１３８８は、それぞれ、入力電圧ＶＴＥＲＭ及びＶＲＥＦを受信して出力する。直列抵抗器Ｒ１、Ｒ２、及びＲ３を含む電圧分割器は、ユニティ利得増幅器１３８６と１３８８の出力の間に連結されている。最低電圧ＶＲＥＦは、パワードライバ１３９０を経由してＶＲＥＦＬ１を駆動するために選択される。
【０２７０】
パワードライバ１３９２、１３９４は、抵抗器Ｒ３、Ｒ２、Ｒ１の間に連結され、それぞれ、基準電圧ＶＲＥＦＬ０及びＶＲＥＦＭを提供する。パワードライバ１３９０−１３９４は、ユニティ利得増幅器として接続されている。
【０２７１】
ある実施例では、抵抗器の値は、抵抗器Ｒ２とＲ３が抵抗器Ｒ１の２倍の抵抗を有するように選択され、外部より供給されるＶＲＥＦは所望のＶＲＥＤＬ１に等しい。
代表的多重ＰＡＭ受信器タイミング回路
図５０では、図４０の受信器タイミング回路１１６を示している。受信器タイミング回路１１１６は、図１７Ｃのタイミング線図に従って作動する。システムクロックは、分相器１４０２に入力され、位相整列された真のシステムクロック信号と相補システムクロック信号を生成する。受信器遅延発生器１４０４は、ウィンドウ制御信号に従って、真の信号と相補信号を遅延させる。分相器１４０６は、奇数及び偶数データに対して真のプレチャージ信号と相補プレチャージ信号を生成する。
【０２７２】
受信器遅延発生器は、規定の遅延に加えて固定又は「オーバーヘッド」遅延を提供するので、遅延要素１４０７は、同量の遅延を真のシステムクロック信号に与えてセンス信号を生成し、プレチャージ信号とセンス信号の間に所望の位相関係を提供する。センス信号を生成するために、遅延要素１４０７は、受信器遅延発生器１４０４と同じ量の時間、真のシステム信号を遅延させる。遅延要素１４０７のある例では、真のシステムクロックは４器のインバータ１４０８により遅延され、このインバータが遅延発生器ブロック１４０４の固定即ち固有遅延と同じ遅延を与える。２つの分相器１４１０は、真のセンス信号と相補センス信号を偶数及び奇数データに対して生成する。ある理想的な実施例では、受信器遅延発生器１４０４は、規定遅延に固定量の遅延を上乗せすることはせず、遅延要素１４０７は使用しない。
【０２７３】
図５１では、受信器遅延発生器１４０４のある実施例の回路図を示している。３つのウィンドウ制御信号（ウィンドウ制御０、ウィンドウ制御１、及びウィンドウ制御２）は、入力信号の遅延量を決定する。入力信号は、マルチプレクサ１４１６に２つの経路を介して供給され、第１の経路は３器のインバータ１４１８の第１セットを含んでおり、第２の経路はインバータ１４１８の第２セットとインバータ１４２０の第１セットを含んでいる。ウィンドウ制御２は、第１経路又は第２経路の何れかを選択し、一方ウィンドウ制御０及びウィンドウ制御１は、インバータ１４１８−１と１４１８−２に見えるファンアウトを調整する。
【０２７４】
遅延量を増やすために、選択可能遅延要素１４２２が、インバータ１４１８の第１セットのインバータとインバータの間のノード１４２３−１、１４２３−２に接続されている。ウィンドウ制御１は、選択可能遅延要素１４２２−１と１４２２−２を制御する。ウィンドウ制御２は、選択可能遅延要素１４２２−３と１４２２−４を制御する。選択可能遅延要素の対は２進値重み付けされている。選択可能遅延要素１４２２−３と１４２２−４は、選択可能遅延要素１４２２−１と１４２２−２の２倍の遅延を加える。各選択可能遅延要素は、入力信号に対する遅延量を増加する。選択可能遅延要素は、２進値重み付け以外は互いに同じであるので、選択可能遅延要素１４２２−１の動作について説明する。ウィンドウ制御１が起動すると、パスゲート対１４２４が稼動し、遅延要素１４２６をインバータ１４１８の第１セットに連結する。遅延要素１４２６では、第１及び第２の遅延ブロック１４２８と１４３０が、それぞれ、供給電圧と接地の間に直列に接続されている。第１遅延ブロック１４２８は、ＰＭＯＳトランジスタ１４３２を含んでおり、そのソースとドレインは共に供給電圧に接続されている。第２遅延ブロック１４３０は、ＮＭＯＳトランジスタ１４３８を含んでおり、そのソースとドレインは共に接地されている。
【０２７５】
容量性負荷を入力信号経路に加えることにより、入力信号は遅延される。遅延量は、ノード１４２３−１と１４２３−２に加えられる容量性負荷に比例する。
代表的多重ＰＡＭシステム
図５２Ａでは、半導体デバイス１４５０は、本発明の多重ＰＡＭ出力ドライバ及び受信器を使用している。制御経路１４５２は、制御入／出力（Ｉ／Ｏ）ピン１４５４から制御信号を受信する。制御信号は、システムクロックの奇数位相及び偶数位相の両方で受信される。奇数モード積分受信器１４５６は、奇数位相の制御信号を判定し、偶数モード積分受信器１４５８は、偶数位相中の制御信号を判定する。それぞれ異なる位相で稼動する点を除けば、偶数及び奇数モード積分受信器１４５６と１４５８は同じである。
【０２７６】
奇数モード積分受信器１４５６では、一連の構成要素１４６０が制御信号からＭＳＢをデコードし、第２の一連の構成要素１４６２が制御信号からＬＳＢをデコードする。これら各一連の構成要素は、これまで説明してきた多重ＰＡＭ前置増幅器１４６４、多重ＰＡＭ積分器１４６６、ラッチ１４６８を含んでいる。上記のように、ＬＳＢを求める第２の一連の構成要素１４６２では、前置増幅器１４６４−２に付加的論理１４７０が含まれている。デコードされた制御信号は、Ｉ／Ｏ制御装置１４７２に供給される。
【０２７７】
データ経路１４５５では、データ信号はデータＩ／Ｏピン１４７４で受信される。上記のように、偶数及び奇数データは、奇数モード積分受信器１４７６と偶数モード積分受信器１４７８により受信されデコードされる。データ経路１４５５は、多重ＰＡＭ信号をデータバス１４７４に出力するために、奇数モード出力ドライバ１４８０と偶数モード出力ドライバ１４８２を含んでいる。システムクロックの異なる位相で稼動する点を除けば、奇数及び偶数モード出力ドライバ１４８０と１４８２は、同じである。
【０２７８】
奇数モード出力ドライバ１４８０では、上記の論理回路１４８４が、メモリ１４８６のような別の回路から奇数のＬＳＢとＭＳＢを受け取る。論理回路１４８４は、上記の多重ＰＡＭのＡ、Ｂ、及びＣ信号を生成し、これらの信号は多重ＰＡＭデコーダ１４８８に送られる。多重ＰＡＭデコーダ１４８８は、出力ドライバ１４９０に供給される３つの電圧レベルＶＡ、ＶＢ、及びＶＣを出力する。
【０２７９】
Ｉ／Ｏ制御装置１４７２は、制御信号とデータ信号のタイミングを同期させるために、メモリ１４８６と通信する。
【０２８０】
図４１に戻るが、別の実施例では、制御装置１４５２の偶数及び奇数モード積分受信器とデータ経路１４５５は、１つの前置増幅器を共有している。更に別の実施例では、図４２に示すように前置増幅器を一切使用していない。
【０２８１】
図５２Ｂは、本発明の多重ＰＡＭ受信器システムの別の実施例を使用しているチップのブロック線図である。この実施例は、１つの出力ドライバ１４９０を使って偶数と奇数両方のモードデータを扱っている点以外は、図５２Ａと同じである。
【０２８２】
多重ＰＡＭモードの自動検知
図５３では、パッケージ及び回路構成を使って、デバイスが２−ＰＡＭシステム又は４−ＰＡＭシステムの何れにインストールされているかを自動的に検知する。デバイスパッケージ１５００の底部は、金属接点１５０２の「フットプリント」を有している。具体的には、２つの接点１５０４と１５０６を使って、パッケージが２−ＰＡＭシステム又は４−ＰＡＭシステムの何れにインストールされているかを判定する。２−ＰＡＭシステムでは、接点１５０４と１５０６は、それぞれ、基準電圧ＶＲＥＦＬ０及びＶＲＥＦＬ１に接続されることはない。４−ＰＡＭシステムでは、接点１５０４と１５０６は、それぞれ、基準電圧ＶＲＥＦＬ０とＶＲＥＦＬ１に接続されることになる。このデバイスでは、トランジスタ１５０８、１５１０は、プルアップライン１５１２とプルダウンライン１５１４、そして供給電圧と接地、それぞれに対する弱いトランジスタである。２−ＰＡＭシステムでは、基準電圧ＶＲＥＦＬ０及びＶＲＥＦＬ１が供給されない場合、ライン１５１２と１５１４は、それぞれ接地及び供給電圧にあり、従って、比較器１５１６は、モード信号としてゼロを出力する。４−ＰＡＭシステムでは、基準電圧ＶＲＥＦＬ０及びＶＲＥＦＬ１が供給される場合、ライン１５１２と１５１４は、それぞれ基準電圧ＶＲＥＦＬ０及びＶＲＥＦＬ１にあり、従って、比較器１５１６は、モード信号として１を出力し、４−ＰＡＭモードが使用可能となる。
【０２８３】
多重ＰＡＭデバイス及びバス
図５４Ａでは、２−ＰＡＭの遺産的システムと４−ＰＡＭシステムの互換性があるようにするため、代表的なスレーブデバイス１５１８が、本発明の実施例により、２−ＰＡＭ又は４−ＰＡＭの何れでも作動するようになっている。制御ブロック１５１９は、バスの制御信号ラインに制御信号を提供する。制御信号は２−ＰＡＭで作動する。データインターフェースブロック１５２０は、データバス上のデータ信号のサブセットを駆動し受信する。ある例では、データの各サブセットは１バイトである。各データインターフェースブロック１５２０は、２−ＰＡＭ及び４−ＰＡＭの両方で作動する。ある実施例では、図５３の回路は、スレーブデバイスが２−ＰＡＭ又は４−ＰＡＭの何れで作動しているかを判定する。
【０２８４】
図５４Ｂは、図５４Ａのデバイスを使って２−ＰＡＭで作動している代表的な遺産的データバスの線図である。マスターデバイス１５２１及びメモリデバイス１５２２は、２−ＰＡＭで作動する。
【０２８５】
図５４Ｃは、図５４Ａのデバイスを使って４−ＰＡＭで作動している代表的なデータバスの線図である。マスターデバイス１５２４及びメモリデバイス１５２６は、４−ＰＡＭで作動する。
【０２８６】
２−ＰＡＭ／４−ＰＡＭシステム内のデータ速度の制御
図５５では、多重ＰＡＭバス３２０が、メモリ制御装置３２１をメモリ３２２に接続している。メモリ制御装置３２１では、バス出力ドライバ３２３及び受信器３２４は、２−ＰＡＭ又は４−ＰＡＭモードの何れでも作動できる。ある実施例では、制御、アドレス、及びデータ信号は、同じ多重ＰＡＭモード、例えば４−ＰＡＭを使用する。しかしながら、４−ＰＡＭは２−ＰＡＭよりもノイズによるエラーに敏感なので、システムの信頼性を高めるため、別の実施例では、制御信号は２−ＰＡＭモードを使用している。
【０２８７】
更に、データは２−ＰＡＭモードと４−ＰＡＭモードを交互に使ってもよい。ＬＳＢをゼロに設定し、ＭＳＢを使ってデータを送信することにより、４−ＰＡＭ信号送信は２−ＰＡＭ信号送信に変換される。２−ＰＡＭ信号送信は、データ速度を半分に下げるが、信号電圧余裕を引き上げる。
【０２８８】
データ速度を制御するため、システム作動開始時には、パターン発生器１５３０はメモリ３２２とデータを交換し、エラー率を求める。エラー率が所定の閾値より高ければ、２−ＰＡＭ信号送信を使う。ある例では、パターン発生器は周期的にエラー率を求め、システムを２−ＰＡＭで作動させるか４−ＰＡＭで作動させるかを判定する。
【０２８９】
図５６には、データバス３２０（図５５）を２−ＰＡＭで作動させるか４−ＰＡＭで作動させるかを判定するための方法のフローチャートを示している。ステップ１５５０では、システム起動時、バス制御装置３２１（図５５）が４−ＰＡＭ信号送信に備えてシステムを構成する。ステップ１５５２では、バス制御装置３２１（図５５）のパターン発生器１５３０が、データシーケンスをメモリ３２２（図５５）に送信する。ステップ１５５４では、パターン発生器１５３０（図５５）が、メモリ３２２（図５５）からデータシーケンスを読み取る。ステップ１５５６では、仮にエラーがあればそのエラーの数とエラー率を求める。ステップ１５５８では、エラーの数が第１閾値未満であれば、バス制御装置３２１は４−ＰＡＭ信号送信に合わせてシステムを構成し、そうでなければ、バス制御装置３２１は２−ＰＡＭ信号送信に合わせてシステムを構成する。ステップ１５６０では、バス制御装置３２１は、所定の期間待機する。ステップ１５６２では、バス制御装置３２１は、４−ＰＡＭ信号送信に合わせてシステムを構成し、次にステップ１５５２の処理を繰り返す。
【０２９０】
エラー補正
多重ＰＡＭシステムの送信エラーは、ＰＡＭモードを変更すること、及びバスの速度を変更することの両方で補正できる。
【０２９１】
図５７には、図５５の多重ＰＡＭ内のエラーを補正するための方法を示す。ステップ１５７０では、システムは４−ＰＡＭで作動させる。ステップ１５７２では、エラーが発生すれば、ＬＳＢとＭＳＢを切り替え、システムは引き続き４−ＰＡＭで作動させる。言い換えると、第１の２進数字がＬＳＢとして割り当てられ、第２の２進数字がＭＳＢとして割り当てられる。ＬＳＢとＭＳＢを切り替えるために、送信器（出力ドライバ）と受信器の双方で、第１の２進数字がＭＳＢとして割り当てられ、第２の２進数字がＬＳＢとして割り当てられる。この様にして、送信データのシグネチャが変更され、エラーが補正される。ステップ１５７４では、別のエラーが発生すると、システムを今度は２−ＰＡＭで作動させ、標準的な２進値信号送信となる。ステップ１５７６で、更に別のエラーが発生すると、データバスの速度が落とされるが、システムは引き続いて２−ＰＡＭで作動させる。ステップ１５７８では、システムを作動させながら、エラーの発生しない時間を継続的に監視し、測定する。エラーの発生しない時間が第１の所定時間に等しくなれば、データバスの速度を上げ、システムは引き続いて２−ＰＡＭで作動させる。繰り返して、エラーの発生しない時間が第２の所定時間に等しくなれば、データバスの速度を上げ第２の所定時間を増分するが、システムは第２の所定時間がＰＡＭ閾値に等しくなるまでは引き続き２−ＰＡＭで作動させる。第２の所定時間がＰＡＭ閾値に等しくなると、システムは４−ＰＡＭで作動させる。
【０２９２】
別の実施例では、エラーが発生すると、バス速度を半分に下げて、４−ＰＡＭを使ってデータを再送信する。第１の再送信が失敗すると、システムは２−ＰＡＭモードに変わり、バス速度は下がったままに維持する。
【０２９３】
双方向同時送信
図５８に示すある実施例では、多重ＰＡＭ受信器を使用して双方向同時通信をサポートしており、ここでは、多数の出力ドライバが同じバスラインを同時に駆動する。バスの信号ライン３２０−１は、メモリ制御装置３２１とメモリ３２２に接続されている。メモリ制御装置３２１とメモリ３２２では、バス出力ドライバ３２３と受信器が信号ライン３２０−１に取り付けられている。出力ドライバ３２３は、２つ共、２−ＰＡＭ信号を同時に送信する。２−ＰＡＭ信号は、バス上に有効に加えられる。メモリ制御装置３２１とメモリ３２２は、どの信号をバスで何時送信したかを知っているので、受信信号から自身の信号を引き去ることができる。このようにして、信号ライン３２０−１の実効データ速度は２倍になる。
【０２９４】
双方向バスを実現するためには、バス上に３つの電圧レベルがなくてはならない。しかしながら、そうするとバス上の別のデバイスが信号「１」レベルを識別するのが難しくなる。バスの中間のデバイスは、他のどの構成要素がデータを送信中なのかを判定できなくなる。この問題は、４−ＰＡＭバスを使用して、一方のデバイスが全電圧振れの３分の２まで「１」を送信し、他方のデバイスは全電圧振れの３分の１まで「１」を送信するようにすれば、解決することができる。この様にして、バスの中間のデバイスは、電圧レベルから、他のどのデバイスが情報を送信中であるかを判断することができる。
【０２９５】
図５９では、タイミング線図が、信号の重ね合わせを示している。多重ＰＡＭ受信器を使用すると、重ね合わされたデータビットのシーケンスを求めることができる。
【０２９６】
メモリサブシステムの効率は、読み出しオペレーションの書き込みオペレーションに対する比により決まることが多い。通常のメモリシステムでは、読み出しオペレーションは、遅延無く直ちに書き込みオペレーションに続けて行うことができるが、読み出しオペレーションが後に続く書き込みオペレーションは、読み出しオペレーションの前にある所定時間待たねばならない。最低でも、この所定の時間は１クロックサイクルである。書き込みオペレーションから読み出しオペレーションへの切り替えの頻度が増すにつれ、実効バス効率は下がる。同時双方向送信を使用すれば、バスを（両方向に）５０％データ速度で作動させるアプリケーションにより、バスを１００％の効率で使用できるようになる。こうして、４−ＰＡＭ送信から同時双方向送信に切り替えることによって、効率を上げることができる。
【０２９７】
別の実施例では、４−ＰＡＭエンコーディングは、２つの異なるメモリ位置からの２つの読み出し又は２つの書き込みが１データサイクルの間にバス上でエンコードされるような、２進値データの２つのストリームを表す。この様なメモリは、２つのデータポートを有している。ある実施例では、各ポートがメモリの半分からだけデータを検索するように、ポートはメモリの半分用となっている。システムにより設定される双方向モードビットは、システムが同時双方向モードで作動しているのか、或いはＰＡＭモードの１つで作動しているのかを判定する。システムは、アプリケーション中の読み出しオペレーションと書き込みオペレーションの混ざり具合により効率を最大化するモードを選ぶ。読み出しと書き込みが同じパーセンテージのアプリケーションの場合は、同時双方向送信が選択される。書き込みよりも読み出しの方がはるかに多いアプリケーションについては、４−ＰＡＭ送信が選ばれることになる。読み出しと書き込みが等しいパーセンテージのアプリケーションの例は、データバッファである。書き込みよりも読み出しの方がはるかに多いアプリケーションの例としては、ルックアップテーブルが挙げられる。
【０２９８】
多重ＰＡＭ受信器試験方法
従来のデジタル試験には２−ＰＡＭ信号の使用が関係しており、従って多重ＰＡＭ信号を評価するための手段が考案されねばならない。２−ＰＡＭ信号はその「アイ」線図により特徴づけられる。この「アイ」線図とは、データ送信が成功する送信電圧及び信号送信時間の範囲を表している。各「アイ」の幅は、理想的な中心時間と比較した信号遷移時間の範囲を表し、この範囲では依然としてデータ送信は成功を納める。各「アイ」の高さは、試験対象のデバイスが許容できる電圧エラーとノイズの量を表す。一般的には「アイ」が大きいほどデバイス特性は良好である。大きな「アイ」は、タイミングと電圧の余裕が広く、ノイズとタイミングスキューに対する許容差が大きいことを意味している。
【０２９９】
試験では、試験対象のデバイスがデータを首尾よく受信できる送信電圧及び信号遷移時間の範囲を求め、この領域を、そのシステムに適切なある電圧及びタイミング評価基準と比較する。受信器試験は、異なる送信電圧及び信号送信時間を使って、試験中のデバイスにデータを繰り返して送り、送信が成功した範囲を測定することにより行われる。図６０Ａに示すように、４−ＰＡＭ信号は、６つの可能性のある別々の２−ＰＡＭ遷移を有している。この遷移は、それぞれ固有の「アイ」パターンを有する。
【０３００】
受信器試験は、６個のアイを個別に測定し、各々をタイミング及び電圧評価基準と比較することにより行われる。図６０Ｂに示すように、各遷移について「アイ」を求めた後、対応するアイパターンが重ねられ（即ち、論理的にＡＮＤ処理され）全体的なデバイス性能特性が生成される。
【０３０１】
以上、本発明を、特定の好適な実施形態に関して詳しく説明してきたが、この他の実施形態をとることもできる。従って、特許請求の範囲に述べる本発明の精神と範囲は、以上に述べた好適な実施形態の説明に限定されるものではない。
【図面の簡単な説明】
【図１】
従来技術のサンプリング受信器の回路図である。
【図２】
図１のサンプリング受信器のタイミング図である。
【図３Ａ】
従来技術の積分受信器のブロック図である。
【図３Ｂ】
図３Ａの積分器により使用される制御信号のタイミング図である。
【図４】
図３Ａの積分受信器において使用される積分器及びサンプル・ホールド回路の回路図である。
【図５】
図３Ａの積分受信器の増幅器及びラッチの回路図である。
【図６】
本発明の積分受信器及びバス出力ドライバを使用するメモリ制御装置及びメモリのブロック図である。
【図７Ａ】
本発明の１つの実施形態による図６の積分受信器のブロック図である。
【図７Ｂ】
本発明の別の実施形態によるクロック信号の交互エッジでデータを受信する図６の積分受信器のブロック図である。
【図８】
図７Ａの積分受信器のタイミング図である。
【図９】
本発明の別の実施形態による図６の積分受信器のブロック図である。
【図１０】
図７Ａの本発明の実施形態によるプリアンプ回路図である。
【図１１Ａ】
図７Ａ及び図９の本発明の実施形態による積分器のブロック図である。
【図１１Ｂ】
図７Ａ及び図９の本発明の実施形態による積分器の回路図である。
【図１１Ｃ】
図７Ａの積分器に基づいて、図１０のプリアンプから２つの差動出力信号を受信するように変更された図１１Ｂの積分器の回路図である。
【図１２】
図７Ａの積分器の別の実施形態による積分器の回路図である。
【図１３】
本発明の別の実施形態による図７Ａの積分器の回路図である。
【図１４Ａ】
図７Ａ及び図９の本発明の実施形態によるセンスアンプ及びラッチの回路図である。
【図１４Ｂ】
図７Ａ及び図９の本発明の別の実施形態によるセンスアンプ及びラッチの回路図である。
【図１５】
図１０のプリアンプ及び本発明によるセンスアンプを含む積分受信器の別の実施形態の回路図である。
【図１６】
図７Ａの積分受信器に関する信頼性の高いデータウインドウを生成するための調整済みプリチャージ及びセンス信号のタイミング図である。
【図１７Ａ】
図１６の積分に関する信頼性の高いデータウインドウの別の実施形態のタイミング図である。
【図１７Ｂ】
図１７Ａの信頼性の高いデータウインドウを発生させるための回路のブロック図である。
【図１７Ｃ】
積分に関する信頼性の高いデータウインドウを定義するための別の実施形態のタイミング図である。
【図１７Ｄ】
図１７Ｃのタイミング図を実施する回路である。
【図１８】
複数の受信器を有するバスアーキテクチャにおけるシステムクロック分配のブロック図である。
【図１９】
図１８のバスアーキテクチャのシステムクロック及び例示的なデータ信号のタイミング図である。
【図２０】
図１８の積分受信器のプリチャージ及びセンス信号のタイミングを調整する調整システムのブロック図である。
【図２１】
図２０の調整システムに関するタイミング図である。
【図２２】
図２０の調整システムの調整可能な遅延素子の回路図である。
【図２３Ａ】
複数の積分受信器を有するシステムにおける各々の受信器のタイミングを設定するための調整システムの別の実施形態である。
【図２３Ｂ】
図２３の回路のタイミング図である。
【図２４】
本発明の４つの積分受信器を使用する多相バスアーキテクチャのブロック図である。
【図２５】
図２４の多相バスアーキテクチャのタイミング図である。
【図２６Ａ】
図７Ａの積分受信器の別の実施形態によるシンボル間の干渉を補正する等化回路の回路図である。
【図２６Ｂ】
分圧器を形成する図２６Ａの構成部品を示す例示的な等価回路図である。
【図２６Ｃ】
分圧器として図２６Ｂの回路を表す例示的な等価回路図である。
【図２７Ａ】
図７Ａの積分受信器の別の実施形態による積分受信器に関する電圧オフセットキャンセル回路の回路図である。
【図２７Ｂ】
分圧器として図２７Ａの回路を表す例示的な等価回路図である。
【図２８Ａ】
５０％負荷サイクルでシステムクロックを積分する場合の、本発明の積分器の積分ノード間の累積電圧のグラフである。
【図２８Ｂ】
静的電流ソースを本発明の積分器に付加してシステムクロックの位相を決定するようになっている位相検出器の回路図である。
【図２８Ｃ】
図２８の回路の積分ノード間の電圧のグラフである。
【図２８Ｄ】
本発明の積分器の容量素子の静電容量を高めてシステムクロックの位相を決定するようになっている位相検出器の回路図である。
【図２９】
グレイコードを使用して２つのデータビットの電圧レベルを符号化するマルチＰＡＭシステムにおける各データビット間の変化のグラフである。
【図３０】
本発明の実施形態によるマルチＰＡＭ出力ドライバの回路図である。
【図３１】
本発明の別の実施形態によるマルチＰＡＭ出力ドライバの回路図である。
【図３２Ａ】
ｇｄｓ歪みを示すグラフである。
【図３２Ｂ】
グレイコードによるものではないデータビットと、出力ドライバの出力電圧に対するｇｄｓ歪みの影響とを示す図である。
【図３２Ｃ】
グレイコードによるデータビットと、出力ドライバの出力電圧に対するｇｄｓ歪みの影響とを示す図である。
【図３３Ａ】
ｇｄｓ歪みを補正するマルチＰＡＭ出力ドライバの回路図である。
【図３３Ｂ】
図３３Ａの組み合わせ論理回路の別の実施形態の回路図である。
【図３４】
出力ピンにおけるスイッチングノイズを低減する回路の回路図である。
【図３５】
図３３Ａに示すようにｇｄｓ歪みを補正し、図３４に示すようにスイッチングノイズを低減するマルチＰＡＭ出力ドライバの回路図である。
【図３６】
ｇｄｓ歪みを補正するマルチＰＡＭ出力ドライバの別の実施形態の回路図である。
【図３７Ａ】
ｇｄｓ歪みを補正して電流制御を行うマルチＰＡＭ出力ドライバの回路図である。
【図３７Ｂ】
図３７Ａの回路の１組のスタックトランジスタ対の回路図である。
【図３８】
図３７Ａの電流制御ビットを設定する電流制御較正回路の回路図である。
【図３９Ａ】
図３７Ａの出力ドライバの図３８の回路を使用して電流制御ビットを較正する方法のフローチャートである。
【図３９Ｂ】
図３７Ａの出力ドライバの図３８の回路を使用して電流制御ビットを較正する方法のフローチャートである。
【図４０】
マルチＰＡＭ受信システムのブロック図である。
【図４１】
プリアンプを使用して入力電圧を偶数及び奇数データに関する基準電圧と比較する図４０のＭＳＢ及びＬＳＢ受信器のブロック図である。
【図４２】
プリアンプを使用せずに、積分器において入力電圧を偶数及び奇数データに関する基準電圧と比較する図４０のＭＳＢ及びＬＳＢ受信器の別の実施形態のブロック図である。
【図４３】
本発明の実施形態による偶数データに関するマルチＰＡＭ受信器の回路図である。
【図４４】
本発明の別の実施形態によるマルチＰＡＭ受信器に関するプリアンプの回路図である。
【図４５Ａ】
本発明の別の実施形態によるＮＭＯＳマルチＰＡＭプリアンプの回路図である。
【図４５Ｂ】
本発明の別の実施形態によるＰＭＯＳマルチＰＡＭプリアンプの回路図である。
【図４６】
最上位ビット用４−ＰＡＭプリアンプの回路図である。
【図４７】
図４１のＬＳＢ畳み込み積分器の実施形態によるマルチＰＡＭ積分器の回路図である。
【図４８】
図４７の積分器における入力信号電圧レベルと電流との間の対応を示す表である。
【図４９】
オンチップマルチＰＡＭ基準電圧発生器の回路図である。
【図５０】
図４０の受信器のタイミング回路の回路図である。
【図５１】
図５０の受信器の遅延発生器の回路図である。
【図５２Ａ】
本発明のマルチＰＡＭ受信システムを使用するチップのブロック図である。
【図５２Ｂ】
本発明のマルチＰＡＭ受信システムの変形実施形態を使用するチップのブロック図である。
【図５３】
マルチＰＡＭモードを自動的に検出する回路図である。
【図５４Ａ】
本発明の実施形態に基づいて２−ＰＡＭ又は４−ＰＡＭのいずれかにおいて作動可能な例示的なスレーブ装置を示す。
【図５４Ｂ】
図５４Ａの装置を使用して２−ＰＡＭにおいて作動するデータバスを示す。
【図５４Ｃ】
図５４Ａの装置を使用して４−ＰＡＭにおいて作動するデータバスを示す。
【図５５】
マルチＰＡＭバスシステムのブロック図である。
【図５６】
エラー率の関数としてマルチＰＡＭモードを決定する方法のフローチャートである。
【図５７】
マルチＰＡＭシステムのエラー回復方法のフローチャートである。
【図５８】
本発明のマルチＰＡＭ受信器を使用する、信号を両方向に同時に送信する双方向バスの信号線のブロック図である。
【図５９】
図５８の双方向バスにおける信号の重畳を示すタイミング図である。
【図６０Ａ】
動作限界値を決定するためにマルチＰＡＭ受信器を試験する際に生成される理想的なアイ・パターンを示す。
【図６０Ｂ】
図６０Ａのアイ・パターンの組み合わせを示す。

Claims (40)

  1. 多重ドロップバス上で、最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）を含む少なくとも２つのビットを表す出力記号を駆動する出力ドライバにおいて、
    ＭＳＢを表すＭＳＢ記号構成要素を生成するための第１の駆動ブロックと、
    ＬＳＢを表すＬＳＢ記号構成要素を生成するための第２の駆動ブロックと、を備え、前記ＬＳＢ記号構成要素は前記ＭＳＢ記号構成要素と組み合わされて前記出力記号を提供することを特徴とする出力ドライバ。
  2. 前記第１駆動ブロックは、前記第２駆動ブロックと並列に接続されていることを特徴とする、請求項１に記載の出力ドライバ。
  3. 前記第１駆動ブロックは１つ又はそれ以上の第１駆動トランジスタを含んでおり、前記第２駆動ブロックは１つ又はそれ以上の第２駆動トランジスタを含んでおり、前記第１及び第２の駆動ブロックは同数の駆動トランジスタを有しているが、前記第１駆動ブロックの前記第１駆動トランジスタは、前記第２駆動ブロックの前記第２駆動トランジスタの２倍の電流を提供することを特徴とする、請求項１に記載の出力ドライバ。
  4. 前記第１駆動ブロックは、互いに関して２進値加重され前記ＭＳＢに応じて相当加重量の電流を提供する１つ又はそれ以上の前記第１駆動トランジスタを含んでおり、前記第２駆動ブロックは、互いに関して２進値加重され前記ＬＳＢに応じて相当加重量の電流を提供する１つ又はそれ以上の前記第２駆動トランジスタを含んでおり、前記第１及び第２の駆動ブロックは同数の駆動トランジスタを有していることを特徴とする、請求項１に記載の出力ドライバ。
  5. 電流制御信号のセットが、前記第１及び第２の駆動トランジスタのうち対応するものを、使用可能及び使用禁止とすることを特徴とする、請求項３に記載の出力ドライバ。
  6. ２進値信号送信は、前記ＬＳＢ記号をゼロに等しく設定することにより使用されることを特徴とする、請求項１に記載の出力ドライバ。
  7. 前記駆動トランジスタはＩ／Ｏピンに接続されており、ノイズ免疫性を高めるために、前記Ｉ／Ｏピンに接続され前記Ｉ／Ｏピンを通る実質的に継続した電流の流れを提供する少なくとも１つの定電流トランジスタを更に備えていることを特徴とする、請求項３に記載の出力ドライバ。
  8. 最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）を含む２つ又はそれ以上のビットを表している出力記号を駆動するための出力ドライバにおいて、
    前記ＭＳＢ及び前記ＬＳＢの状態に基づいてトランジスタ使用可能信号のセットを生成する論理回路と、
    各加重トランジスタが前記トランジスタ使用可能信号のセットの内の１つのトランジスタ使用可能信号に応答する、加重トランジスタのセットと、を備えていることを特徴とする出力ドライバ。
  9. 前記加重トランジスタのセットの加重トランジスタは、ｇｄｓ歪を補償するために加重されていることを特徴とする、請求項８に記載の出力ドライバ。
  10. 出力ドライバにより供給される電流量を調整するために、電流制御信号に応答する、前記加重トランジスタのセットに連結されている電流制御トランジスタのセットを更に備えていることを特徴とする、請求項８に記載の出力ドライバ。
  11. 各加重トランジスタは、ノイズ免疫性を高めるために、継続した電流の流れを提供するために使用可能にされる別の対応する加重トランジスタに、差動的に連結されていることを特徴とする、請求項８に記載の出力ドライバ。
  12. 最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）を含む２つ又はそれ以上のビットを表す出力記号を駆動するための出力ドライバにおいて、
    前記ＭＳＢ及び前記ＬＳＢの状態に従って、トランジスタ使用可能信号のセットを生成する論理回路と、
    各駆動ブロックは前記トランジスタ使用可能信号の１つに応答し、前記各駆動ブロックは前記トランジスタ使用可能信号の内の１つに応答する駆動トランジスタを含んでおり、前記駆動ブロックの少なくともサブセットは前記トランジスタ使用可能信号の１つに応答するｇｄｓ補償トランジスタを含んでおり、前記各ｇｄｓ補償トランジスタはｇｄｓ歪を補償するための事前に定義されたジオメトリを有している、駆動ブロックのセットと、を備えていることを特徴とする出力ドライバ。
  13. 最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）を含む２つ又はそれ以上のビットを表す出力記号を駆動するための出力ドライバにおいて、
    前記ＭＳＢ及び前記ＬＳＢの状態に従って、トランジスタ使用可能信号のセットを生成する論理回路と、
    各駆動ブロックは、電流制御信号のセットに応答する電流制御トランジスタのセットに直列に接続され、前記トランジスタ使用可能信号の１つに応答する、駆動トランジスタのセットを含んでおり、前記駆動ブロックの少なくともサブセットは、ｇｄｓ電流制御信号に応答するｇｄｓ電流制御トランジスタのセットに直列に接続され、前記トランジスタ使用可能信号の１つに応答するｇｄｓ補償トランジスタのセットを含んでいる、駆動ブロックのセットと、を備えていることを特徴とする出力ドライバ。
  14. 前記駆動ブロックの駆動トランジスタの各セットは、２進値加重されていることを特徴とする、請求項１３に記載の出力ドライバ。
  15. 最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）とを含む２つ又はそれ以上のビットを表す入力記号を受信するためのバス受信器において、
    前記入力記号をＭＳＢ閾電圧と比較して、前記ＭＳＢの状態を表す第１の２進値出力信号を生成するためのＭＳＢラッチング比較器と、
    前記入力記号を第１基準電圧と比較して、前記入力記号と前記第１基準電圧との関係を表す第２の２進値出力信号を生成するための第１ＬＳＢラッチング比較器と、
    前記入力記号を第２基準電圧と比較して、前記入力記号と前記第２基準電圧との関係を表す第３の２進値出力信号を生成するための第２ＬＳＢラッチング比較器と、
    前記第１、第２、及び第３の２進値出力信号に従って、前記ＬＳＢの状態を表す第４の２進値出力信号を生成するための論理ブロックと、を備えていることを特徴とするバス受信器。
  16. 前記第１、第２、及び第３のラッチング比較器は、クロック信号と同期しているそれぞれの２進値出力信号を生成することを特徴とする、請求項１５に記載のバス受信器。
  17. それぞれが閾電圧のセットの内の少なくとも１つの閾電圧に関係付けられた２つ又はそれ以上のビットを表す入力記号を受信するためのバス受信器において、
    前記入力記号を受信して、前記入力記号の最上位ビットを表すＭＳＢ論理信号を提供する最上位ビット（ＭＳＢ）受信器と、
    前記入力記号を受信して、前記入力記号の最下位ビットを表すＬＳＢ論理信号を提供する最下位ビット（ＬＳＢ）受信器と、を備えていることを特徴とするバス受信器。
  18. 前記ＭＳＢ受信器及びＬＳＢ受信器は、
    前記入力記号に関係付けられた電圧と前記閾電圧のセットの内の１つ又はそれ以上の閾電圧に従って電荷を積分することにより、積分ノードに積分電圧を生成するための少なくとも１つの積分器と、
    前記少なくとも１つの積分器の前記積分電圧を受信して、各受信器の前記論理信号を生成する少なくとも１つのセンス増幅器と、を含んでいることを特徴とする、請求項１７に記載のバス受信器。
  19. 前記ＭＳＢ受信器とＬＳＢ受信器は、
    前記閾電圧のセットの電圧により画定された電圧範囲に対する未調整入力記号の関係に従って、前記未調整入力記号を調整することにより前記入力記号を生成するための少なくとも１つの前置増幅器と、
    前記入力記号に関係付けられた電圧に従って電荷を積分することにより、積分ノードに積分電圧を生成するための少なくとも１つの積分器と、
    前記少なくとも１つの積分器の前記積分電圧を受信し、前記閾電圧のセットの内の１つ又はそれ以上の閾電圧に対する前記入力記号の関係を表す少なくとも１つの論理信号を生成するための少なくとも１つのセンス増幅器と、を含んでいることを特徴とする、請求項１７に記載のバス受信器。
  20. メモリにおいて、
    メモリセルのアレイと、
    アドレスデコーダと、
    アドレスを受信し且つ入力記号も受信するための複数のバス受信器であって、前記各入力記号は所定数のビットを表し、前記各ビットは電圧レベルの範囲に関係付けられ、閾電圧のセットが前記電圧レベルの各範囲を画定している、複数のバス受信器と、
    前記閾電圧のセットの第１閾電圧に従って、前記入力記号のＭＳＢを求める最上位ビット（ＭＳＢ）受信器と、
    前記閾電圧のセットの第２及び第３の閾電圧に従って、前記入力記号のＬＳＢを求める最下位ビット（ＬＳＢ）受信器と、
    前記入力記号のＭＳＢと前記入力記号のＬＳＢを前記メモリセルのアレイのメモリセルのサブセットに記憶するためのＩ／Ｏ回路と、を備えていることを特徴とするメモリ。
  21. 前記第１閾電圧は、前記第２閾電圧よりも低く、前記第３閾電圧よりも高いことを特徴とする、請求項２０に記載のメモリ。
  22. 前記ＭＳＢ受信器は、
    前記第１閾電圧に関する入力記号の電圧に従って電荷を積分することにより、積分ノードに積分電圧を生成するための少なくとも１つのＭＳＢ積分器と、
    前記少なくとも１つのＭＳＢ積分器の前記積分電圧を受信し、前記第１閾電圧に対する前記入力記号の関係を表す少なくとも１つのＭＳＢ論理信号を生成するための少なくとも１つのＭＳＢセンス増幅器と、を含んでおり、
    前記ＬＳＢ受信器は、
    前記第２及び第３の閾電圧に関する出力された前記入力記号の電圧に関係付けられた電荷を積分することにより積分ノードに積分電圧を生成するための少なくとも１つのＬＳＢ積分器と、
    前記少なくとも１つのＬＳＢ積分器の前記積分電圧を受信し、前記第２及び第３の閾電圧に対する前記入力記号の関係を表す少なくとも１つのＬＳＢ論理信号を生成するための少なくとも１つのＬＳＢセンス増幅器と、を含んでおり、
    前記Ｉ／Ｏ回路は、前記ＭＳＢ論理信号とＬＳＢ論理信号を表す信号を、前記アドレスによって指定された前記メモリアレイのメモリセルのサブセットに記憶することを特徴とする、請求項２０に記載のメモリ。
  23. 前記ＭＳＢ受信器は
    前記閾電圧のセットの第１閾電圧に対する前記入力記号の関係に従って、ＭＳＢ予増幅信号を生成するための少なくとも１つのＭＳＢ前置増幅器と、
    積分タイミング開始事象と積分タイミング終了事象により画定される積分時間間隔の間に、前記ＭＳＢ予増幅信号に従って、電荷を蓄積して出力電圧を発生させるための少なくとも１つのＭＳＢ積分器と、
    前記ＭＳＢ積分器からの前記出力電圧をサンプルして、前記入力信号のＭＳＢ状態を表すＭＳＢ論理信号に変換するための少なくとも１つのＭＳＢセンス増幅器と、を含んでおり、
    前記ＬＳＢ受信器は、
    前記閾電圧のセットの第２及び第３の閾電圧に対する入力記号の関係に従ってＬＳＢ予増幅信号を生成するための少なくとも１つのＬＳＢ前置増幅器と、
    積分タイミング開始事象と積分タイミング終了事象により画定される積分時間間隔の間に、前記ＬＳＢ予増幅信号に従って、電荷を蓄積して出力電圧を発生させるための少なくとも１つのＬＳＢ積分器と、
    前記ＬＳＢ積分器からの前記出力電圧をサンプルして、前記入力信号のＬＳＢ状態を表すＬＳＢ論理信号に変換するための少なくとも１つのＬＳＢセンス増幅器と、を含んでおり、
    前記Ｉ／Ｏ回路は、前記ＭＳＢ論理信号と前記ＬＳＢ論理信号を表す信号を、前記アドレスにより規定された前記メモリアレイのメモリセルのサブセットに記憶することを特徴とする、請求項２０に記載のメモリ。
  24. 前記第１閾電圧は、前記第２閾電圧よりも低く、前記第３閾電圧よりも高いことを特徴とする請求項２３に記載のメモリ。
  25. ＰＡＭモード信号を供給して、前記ＭＳＢ受信器と前記ＬＳＢ受信器を４―ＰＡＭモード又は２−ＰＡＭモードの何れかで作動させるためのモード検知回路を更に備えていることを特徴とする、請求項２０に記載のメモリ。
  26. データバスを介して連結されている多重ＰＡＭ出力ドライバと多重ＰＡＭ受信器とを含んでいる多重パルス振幅変調型（ＰＡＭ）システム内のエラーを補正する方法において、
    多重ＰＡＭデータをバス上で交換するために、前記多重ＰＡＭ出力ドライバと前記多重ＰＡＭ受信器を４−ＰＡＭで作動させる段階と、
    前記多重ＰＡＭデータにエラーが発生したか否かを判定する段階と、
    ２進値データを前記バス上で交換するために、前記多重ＰＡＭ出力ドライバと前記多重ＰＡＭ受信器を２−ＰＡＭで作動させる段階と、を備えていることを特徴とする方法。
  27. 前記多重ＰＡＭ出力ドライバと前記ＰＡＭ受信器は、第１データ速度で作動し、
    エラーに応じて前記第１データ速度を下げる段階を更に備えていることを特徴とする、請求項２６に記載の方法。
  28. エラーの発生しない時間を測定する段階と、
    前記エラーの発生しない時間が所定値に等しくなったら、前記第１データ速度を上げる段階と、を更に備えていることを特徴とする請求項２７に記載の方法。
  29. エラーの発生しない時間を測定する段階と、
    前記エラーの発生しない時間が所定値に等しくなったら、前記多重ＰＡＭ出力ドライバと前記多重ＰＡＭ受信器を４−ＰＡＭで作動させる段階と、を更に備えていることを特徴とする、請求項２７に記載の方法。
  30. 多重パルス振幅変調型（ＰＡＭ）システム内のエラーを補正する方法において、
    データをバス上で交換するために多重ＰＡＭ出力ドライバと多重ＰＡＭ受信器とを４−ＰＡＭで作動させる段階であって、前記多重ＰＡＭ出力ドライバと前記多重ＰＡＭ受信器は、最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）を有するエンコードされた多重ＰＡＭ記号を送信及び受信する、作動させる段階と、
    前記データ内にエラーが発生したときを判定する段階と、
    エラーが発生したときに前記ＭＳＢとＬＳＢを切り替える段階と、を備えていることを特徴とする方法。
  31. バスシステムにおいて、
    信号ラインと、
    第１データ信号を前記信号ラインで送信するための第１出力ドライバと、
    第１データ信号と第２データ信号を重ね合わせて、同時送信されるデータ信号の組合せを表す複数の電圧レベルを有する重ね合わせデータ信号が前記信号ライン上に発生するように、前記第１データ信号と同時に第２データ信号を前記信号ラインで送信するための第２出力ドライバと、
    前記重ね合わせ信号を受信し、前記重ね合わせデータ信号のデジタル表現を求め、前記重ね合わせデータ信号から前記第２出力ドライバにより送信されたデータ信号を識別する第１受信器と、
    前記重ね合わせ信号を受信し、前記重ね合わせデータ信号のデジタル表現を求め、前記重ね合わせデータ信号から前記第１出力ドライバにより送信されたデータ信号を識別する第２受信器と、を備えていることを特徴とするバスシステム。
  32. メモリシステムにおいて、
    複数の信号ラインを有するバスと、
    最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）を含む所定数のビットを表す出力記号を、前記信号ラインの第１サブセット上で駆動するための複数の出力ドライバと、
    それぞれがそれぞれの信号ラインから出力記号を入力記号として受信する複数の受信器であって、前記各入力記号は所定数のビットを表し、前記受信器は、前記入力記号の前記ＭＳＢ及びＬＳＢの状態を表す複数の論理信号を出力する、複数の受信器と、を備えていることを特徴とするメモリシステム。
  33. 前記メモリシステムは、前記出力記号がＭＳＢとＬＳＢを有するように、４−ＰＡＭシステムとして作動され、前記メモリシステムは、前記出力記号のＬＳＢをゼロに設定して２−ＰＡＭ記号を生成することにより、２−ＰＡＭシステムとして作動されることを特徴とする、請求項３２に記載のメモリシステム。
  34. 前記信号ラインの第１セットは制御信号ラインとデータ信号ラインを含んでおり、前記制御信号ラインは２−ＰＡＭであり、前記データ信号ラインは４−ＰＡＭであることを特徴とする、請求項３２に記載のシステム。
  35. 前記メモリシステムは、モード信号に応答して４−ＰＡＭと２−ＰＡＭの間で切り替えを行うことを特徴とする、請求項３２に記載のメモリシステム。
  36. 前記モード信号は、ハードウェア設定により定められることを特徴とする、請求項３５に記載のメモリシステム。
  37. 前記メモリシステムは、検知されたエラーに応じて４−ＰＡＭと２−ＰＡＭの間で切り替えられることを特徴とする、請求項３２に記載のメモリシステム。
  38. メモリシステムにおいて、
    複数の信号ラインを有するバスと、
    複数の出力ドライバに連結されている前記信号ラインの第１サブセットであって、各出力ドライバは最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）を含む２つのビットを表す出力記号を信号ライン上で駆動し、各出力ドライバは、
    ＭＳＢを表すＭＳＢ記号構成要素を生成する第１駆動ブロックと、
    ＬＳＢを表すＬＳＢ記号構成要素を生成する第２駆動ブロックと、を含んでおり、前記ＬＳＢ記号構成要素は前記ＭＳＢ記号構成要素と組み合わされて出力記号を提供する、前記信号ラインの第１サブセットと、
    前記信号ラインの第１サブセットを含み、アドレスと前記出力記号を受信するために複数のバス受信器に連結されている前記信号ラインの第２のサブセットであって、前記受信された出力記号は入力記号となり、各入力記号は所定数のビットを表し、前記各ビットは電圧レベルの個別範囲に関係付けられ、閾電圧のセットは前記電圧レベルの各個別範囲を画定しており、前記各バス受信器は、
    前記閾電圧のセットの第１閾電圧に基づいて前記入力記号の前記ＭＳＢを求めるための最上位ビット（ＭＳＢ）受信器と、
    前記閾電圧のセットの第２及び第３閾電圧に基づいて前記入力記号のＬＳＢを求める最下位ビット（ＬＳＢ）受信器と、を含んでいる、前記信号ラインの第２のサブセットと、を備えていることを特徴とするメモリシステム。
  39. 多重レベル信号を使って多重ドロップバスを作動させる方法において、
    最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）を含む少なくとも２つのビットを表す出力記号を送信する段階と、
    受信されて入力記号となる出力記号を受信する段階と、
    前記入力記号の状態に従って、少なくとも１つの積分ノードで電荷を積分することにより積分電圧を生成する段階と、
    前記積分電圧に従って前記ＭＳＢ及び前記ＬＳＢを求める段階と、を備えていることを特徴とする方法。
  40. 多重レベル信号を使って多重ドロップバスでデータを送信するための装置において、
    最上位ビット（ＭＳＢ）と最下位ビット（ＬＳＢ）を含む少なくとも２つのビットを表す出力記号を送信するための手段と、
    受信されて入力記号となる出力記号を受信するための手段と、
    前記入力記号の状態に従って、少なくとも１つの積分ノードで電荷を積分することにより積分電圧を生成する手段と、
    前記積分電圧に従って前記ＭＳＢ及び前記ＬＳＢを求めるための手段と、を備えていることを特徴とする装置。
JP2001550522A 2000-01-06 2001-01-05 低待ち時間多重レベル通信インタフェース Expired - Fee Related JP4841786B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/478,916 2000-01-06
US09/478,916 US7124221B1 (en) 1999-10-19 2000-01-06 Low latency multi-level communication interface
PCT/US2001/000481 WO2001050228A2 (en) 2000-01-06 2001-01-05 Low latency multi-level communication interface

Publications (2)

Publication Number Publication Date
JP2004531909A true JP2004531909A (ja) 2004-10-14
JP4841786B2 JP4841786B2 (ja) 2011-12-21

Family

ID=23901899

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001550522A Expired - Fee Related JP4841786B2 (ja) 2000-01-06 2001-01-05 低待ち時間多重レベル通信インタフェース

Country Status (5)

Country Link
EP (1) EP1402329B1 (ja)
JP (1) JP4841786B2 (ja)
AU (1) AU2768801A (ja)
DE (1) DE20122739U1 (ja)
WO (1) WO2001050228A2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006311551A (ja) * 2005-04-26 2006-11-09 Magnachip Semiconductor Ltd 差動電流駆動方式の送信システム
WO2013150705A1 (ja) * 2012-04-03 2013-10-10 パナソニック株式会社 映像データ送信装置及び受信装置
WO2013150704A1 (ja) * 2012-04-03 2013-10-10 パナソニック株式会社 映像データ送信装置及び受信装置
JP7001314B2 (ja) 2017-08-08 2022-01-19 ラピスセミコンダクタ株式会社 信号伝送装置及び信号伝送システム
WO2022145640A1 (ko) * 2020-12-30 2022-07-07 한양대학교 산학협력단 저전력 pam-4 출력 송신기
WO2022173098A1 (ko) * 2021-02-10 2022-08-18 한양대학교 산학협력단 고차 pam 구동 회로

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7308058B2 (en) * 2003-10-27 2007-12-11 Rambus Inc. Transparent multi-mode PAM interface
US8242796B2 (en) * 2008-02-21 2012-08-14 Advantest (Singapore) Pte Ltd Transmit/receive unit, and methods and apparatus for transmitting signals between transmit/receive units
DE102013007694A1 (de) * 2013-05-03 2014-11-06 Eisenmann Ag Wechseleinrichtung für Beschichtungsmedien und Beschichtungssystem zum Beschichten von Gegenständen
US10365833B2 (en) * 2016-01-22 2019-07-30 Micron Technology, Inc. Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures
US10446198B2 (en) 2017-10-02 2019-10-15 Micron Technology, Inc. Multiple concurrent modulation schemes in a memory system
US10355893B2 (en) 2017-10-02 2019-07-16 Micron Technology, Inc. Multiplexing distinct signals on a single pin of a memory device
US11403241B2 (en) 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US10490245B2 (en) * 2017-10-02 2019-11-26 Micron Technology, Inc. Memory system that supports dual-mode modulation
US10725913B2 (en) 2017-10-02 2020-07-28 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
US10998011B2 (en) * 2018-08-21 2021-05-04 Micron Technology, Inc. Drive strength calibration for multi-level signaling
KR20220028694A (ko) 2020-08-31 2022-03-08 삼성전자주식회사 멀티 레벨 신호 수신기 및 이를 포함하는 메모리 시스템
KR20220034561A (ko) 2020-09-11 2022-03-18 삼성전자주식회사 멀티 레벨 신호 생성을 위한 송신기 및 이를 포함하는 메모리 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0432093A (ja) * 1990-05-28 1992-02-04 Nec Corp 半導体メモリ
JPH0514419A (ja) * 1991-07-04 1993-01-22 Honda Motor Co Ltd デ―タ伝送方法
JPH11154859A (ja) * 1997-11-19 1999-06-08 Hitachi Ltd 多値信号伝送方法および多値信号伝送システム並びに半導体集積回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694862A (en) * 1979-12-28 1981-07-31 Fujitsu Ltd Signal transmission circuit
JPS5870662A (ja) * 1981-10-23 1983-04-27 Hitachi Ltd デイジタル集積回路
US5426739A (en) * 1992-03-16 1995-06-20 Opti, Inc. Local bus - I/O Bus Computer Architecture
NL9300684A (nl) * 1993-04-22 1994-11-16 Oce Nederland Bv Werkwijze voor het halftonen van gedigitaliseerde grijswaardebeelden en beeldbewerkingsinrichting geschikt voor het uitvoeren van een dergelijke werkwijze.
US5796781A (en) * 1993-07-09 1998-08-18 Technitrol, Inc. Data receiver having bias restoration
KR100311072B1 (ko) * 1993-08-31 2001-12-15 윤종용 다치중첩진폭변조의기저대역신호발생장치
US5740201A (en) 1993-12-10 1998-04-14 International Business Machines Corporation Dual differential and binary data transmission arrangement
FR2718910B1 (fr) * 1994-04-18 1996-05-31 Sat Dispositif de décision à seuils adaptatifs pour modulation à multiétat.
US5872468A (en) * 1997-06-12 1999-02-16 Northern Telecom Limited Level detector circuit, interface and method for interpreting and processing multi-level signals
EP0924907A3 (en) * 1997-12-16 2002-04-17 Ncr International Inc. Multiplexed transmission using PAM
KR100292625B1 (ko) * 1998-06-29 2001-07-12 박종섭 고속인터페이스장치
JP2000183981A (ja) * 1998-12-16 2000-06-30 Nec Corp データ伝送システム
JP2001119441A (ja) * 1999-10-18 2001-04-27 Matsushita Electric Ind Co Ltd データ送信回路、データ受信回路及びデータ送受信システム
JP2001118377A (ja) * 1999-10-19 2001-04-27 Mitsubishi Electric Corp 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0432093A (ja) * 1990-05-28 1992-02-04 Nec Corp 半導体メモリ
JPH0514419A (ja) * 1991-07-04 1993-01-22 Honda Motor Co Ltd デ―タ伝送方法
JPH11154859A (ja) * 1997-11-19 1999-06-08 Hitachi Ltd 多値信号伝送方法および多値信号伝送システム並びに半導体集積回路

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006311551A (ja) * 2005-04-26 2006-11-09 Magnachip Semiconductor Ltd 差動電流駆動方式の送信システム
WO2013150705A1 (ja) * 2012-04-03 2013-10-10 パナソニック株式会社 映像データ送信装置及び受信装置
WO2013150704A1 (ja) * 2012-04-03 2013-10-10 パナソニック株式会社 映像データ送信装置及び受信装置
US9088746B2 (en) 2012-04-03 2015-07-21 Panasonic Intellectual Property Management Co., Ltd. Video data transmitter apparatus and video data receiver apparatus for transmission system using multi-value amplitude modulation
JPWO2013150705A1 (ja) * 2012-04-03 2015-12-17 パナソニックＩｐマネジメント株式会社 映像データ送信装置及び受信装置
JPWO2013150704A1 (ja) * 2012-04-03 2015-12-17 パナソニックＩｐマネジメント株式会社 映像データ送信装置及び受信装置
US9549142B2 (en) 2012-04-03 2017-01-17 Panasonic Intellectual Property Management Co., Ltd. Video data transmitter apparatus and video data receiver apparatus for transmission system using multi-value amplitude modulation
JP7001314B2 (ja) 2017-08-08 2022-01-19 ラピスセミコンダクタ株式会社 信号伝送装置及び信号伝送システム
WO2022145640A1 (ko) * 2020-12-30 2022-07-07 한양대학교 산학협력단 저전력 pam-4 출력 송신기
WO2022173098A1 (ko) * 2021-02-10 2022-08-18 한양대학교 산학협력단 고차 pam 구동 회로

Also Published As

Publication number Publication date
AU2768801A (en) 2001-07-16
JP4841786B2 (ja) 2011-12-21
WO2001050228A2 (en) 2001-07-12
EP1402329A4 (en) 2005-03-02
EP1402329B1 (en) 2018-06-27
EP1402329A2 (en) 2004-03-31
DE20122739U1 (de) 2007-08-23
WO2001050228A3 (en) 2003-12-31

Similar Documents

Publication Publication Date Title
US9998305B2 (en) Multi-PAM output driver with distortion compensation
US7126408B2 (en) Method and apparatus for receiving high-speed signals with low latency
JP4841786B2 (ja) 低待ち時間多重レベル通信インタフェース
US10310999B2 (en) Flash memory controller with calibrated data communication
US6430606B1 (en) High speed signaling for interfacing VLSI CMOS circuits
US6493394B2 (en) Signal transmission system for transmitting signals between lsi chips, receiver circuit for use in the signal transmission system, and semiconductor memory device applying the signal transmission system
US6812767B2 (en) High speed source synchronous signaling for interfacing VLSI CMOS circuits to transmission lines
JP3813636B2 (ja) 高速入力バッファ
JP2003101594A (ja) レシーバ回路

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050622

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050622

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050622

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050622

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071101

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100604

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100609

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100908

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100915

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20101012

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20101019

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20101109

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20101116

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110915

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111005

R150 Certificate of patent or registration of utility model

Ref document number: 4841786

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141014

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees