JP2000183981A - データ伝送システム - Google Patents
データ伝送システムInfo
- Publication number
- JP2000183981A JP2000183981A JP10357116A JP35711698A JP2000183981A JP 2000183981 A JP2000183981 A JP 2000183981A JP 10357116 A JP10357116 A JP 10357116A JP 35711698 A JP35711698 A JP 35711698A JP 2000183981 A JP2000183981 A JP 2000183981A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission system
- kinds
- voltage values
- data transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 単一の伝送路を介して送信側回路から受信側
回路に多値データを伝送でき、かつ、動作周波数の向上
をも図る。 【解決手段】 送信側回路では、デコーダ１００及び出
力バッファ部２００によって、伝送すべきＮビット（Ｎ
は２以上の整数）のデータをＭ種類（Ｍ＝２N −１）の
電圧値のいずれかに変換する。受信側回路では、送信側
回路により変換された電圧値をＭ個の差動アンプ７１０
〜７３０により、Ｍ種類の電圧値に夫々対応するＭ種類
の基準電圧値と比較する。この比較結果をエンコーダ８
００でＮビットのデータに変換する。 【効果】 伝送すべきデータのとりうる値の種類数（４
種類）よりも少ない種類（３種類）の電圧値に変換して
伝送するので、回路規模がより小さくなる。
回路に多値データを伝送でき、かつ、動作周波数の向上
をも図る。 【解決手段】 送信側回路では、デコーダ１００及び出
力バッファ部２００によって、伝送すべきＮビット（Ｎ
は２以上の整数）のデータをＭ種類（Ｍ＝２N −１）の
電圧値のいずれかに変換する。受信側回路では、送信側
回路により変換された電圧値をＭ個の差動アンプ７１０
〜７３０により、Ｍ種類の電圧値に夫々対応するＭ種類
の基準電圧値と比較する。この比較結果をエンコーダ８
００でＮビットのデータに変換する。 【効果】 伝送すべきデータのとりうる値の種類数（４
種類）よりも少ない種類（３種類）の電圧値に変換して
伝送するので、回路規模がより小さくなる。
Description
【０００１】
【発明の属する技術分野】本発明はデータ伝送システム
に関し、特に単一の伝送路を介して送信側回路から受信
側回路にデータを伝送するデータ伝送システムに関す
る。
に関し、特に単一の伝送路を介して送信側回路から受信
側回路にデータを伝送するデータ伝送システムに関す
る。
【０００２】
【従来の技術】近年、マイクロプロセッサの動作周波数
の向上に伴い、周辺ハードウェアの動作周波数も向上し
ている。このハードウェア間の結合方法には、複数のノ
ードを１本の伝送線路で結合するバス結合と、２個のノ
ード間を１対１で結合する２ノード結合とが従来から存
在する。近年は、動作周波数の向上に伴い電気的特性上
実現が容易な２ノード結合を採用したシステムが多く見
られるようになった。
の向上に伴い、周辺ハードウェアの動作周波数も向上し
ている。このハードウェア間の結合方法には、複数のノ
ードを１本の伝送線路で結合するバス結合と、２個のノ
ード間を１対１で結合する２ノード結合とが従来から存
在する。近年は、動作周波数の向上に伴い電気的特性上
実現が容易な２ノード結合を採用したシステムが多く見
られるようになった。
【０００３】しかしながら、大規模なシステムにおいて
は、複数のノード接続を行うために、２ノード結合のイ
ンタフェースを複数必要とする。よって、大規模なシス
テムをＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔ）で構築する場合には、２ノ
ード結合のインタフェースを１つのＬＳＩに複数本搭載
するようになっている。
は、複数のノード接続を行うために、２ノード結合のイ
ンタフェースを複数必要とする。よって、大規模なシス
テムをＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔ）で構築する場合には、２ノ
ード結合のインタフェースを１つのＬＳＩに複数本搭載
するようになっている。
【０００４】このため、このようなＬＳＩは、多ピン化
した高価なものになってしまうか、または２ノード結合
のインタフェースのビット数を少なくし、インタフェー
スのバンド幅を低く抑えることがＬＳＩに要求される。
した高価なものになってしまうか、または２ノード結合
のインタフェースのビット数を少なくし、インタフェー
スのバンド幅を低く抑えることがＬＳＩに要求される。
【０００５】また、従来の小規模なシステムにおいて
も、２ノード結合のインタフェースのバンド幅をより向
上させるときに、インタフェースを実現するＬＳＩの動
作周波数を向上させるか、多ビット化するかが求めら
れ、高価なシステムにならざるをえなかった。
も、２ノード結合のインタフェースのバンド幅をより向
上させるときに、インタフェースを実現するＬＳＩの動
作周波数を向上させるか、多ビット化するかが求めら
れ、高価なシステムにならざるをえなかった。
【０００６】他方で、高い動作周波数の入出力インタフ
ェースには、小振幅レベルの信号を使用することが多
い。これは、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎ
ｓｉｓｔｏｒ Ｌｏｇｉｃ）に比べ、負荷を高速に充放
電できることに加えて、消費電力の交流成分を電圧２乗
倍で押さえられるメリットをもつ。また、小振幅トラン
シーバのため、そのデバイス供給電圧種の影響、すなわ
ち、３．３［Ｖ］／２．５［Ｖ］の影響を受けない効果
もある。
ェースには、小振幅レベルの信号を使用することが多
い。これは、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎ
ｓｉｓｔｏｒ Ｌｏｇｉｃ）に比べ、負荷を高速に充放
電できることに加えて、消費電力の交流成分を電圧２乗
倍で押さえられるメリットをもつ。また、小振幅トラン
シーバのため、そのデバイス供給電圧種の影響、すなわ
ち、３．３［Ｖ］／２．５［Ｖ］の影響を受けない効果
もある。
【０００７】従来、小振幅信号を定義する汎用の技術と
して、ＧＴＬ（Ｘｅｒｏｘ社：Ｇｕｎｎｉｎｇ Ｔｒａ
ｎｓｃｅｉｖｅｒ ｌｏｇｉｃ）が存在する。ＧＴＬ
は、並列終端抵抗を必要とするオープンドレインタイプ
のものがあり、終端電位を１．２［Ｖ］、終端抵抗を２
５［Ω］により、高レベル出力を得るとともに、低レベ
ルは、プッシュダウントランジスタをオンにして、０．
２［Ｖ］を高駆動電流にて得ることができる。振幅レベ
ルは０．８［Ｖ］であり、リファレンス電位として０．
８［Ｖ］を設定し、受信側差動アンプにて高レベル、低
レベルを判断することができる。
して、ＧＴＬ（Ｘｅｒｏｘ社：Ｇｕｎｎｉｎｇ Ｔｒａ
ｎｓｃｅｉｖｅｒ ｌｏｇｉｃ）が存在する。ＧＴＬ
は、並列終端抵抗を必要とするオープンドレインタイプ
のものがあり、終端電位を１．２［Ｖ］、終端抵抗を２
５［Ω］により、高レベル出力を得るとともに、低レベ
ルは、プッシュダウントランジスタをオンにして、０．
２［Ｖ］を高駆動電流にて得ることができる。振幅レベ
ルは０．８［Ｖ］であり、リファレンス電位として０．
８［Ｖ］を設定し、受信側差動アンプにて高レベル、低
レベルを判断することができる。
【０００８】
【発明が解決しようとする課題】上述した小振幅レベル
信号の技術においては、高速性に反して雑音余裕度が取
れなくなっている。すなわち、ＴＴＬレベルにくらべ、
出力側が起因するグランドバウンスの雑音は小さくなる
が、送信側と受信側の接地電位のずれの影響や、線路の
インピーダンス不一致によるリンギングノイズが、小振
幅のゆえに受信側の差動アンプの一意なスレッシュホー
ルドでは、十分な雑音余裕度を取れなくなっている。こ
のため、上記のシステムで高いバンド幅を得る手段とし
て動作周波数の向上に限界が生じるという欠点がある。
信号の技術においては、高速性に反して雑音余裕度が取
れなくなっている。すなわち、ＴＴＬレベルにくらべ、
出力側が起因するグランドバウンスの雑音は小さくなる
が、送信側と受信側の接地電位のずれの影響や、線路の
インピーダンス不一致によるリンギングノイズが、小振
幅のゆえに受信側の差動アンプの一意なスレッシュホー
ルドでは、十分な雑音余裕度を取れなくなっている。こ
のため、上記のシステムで高いバンド幅を得る手段とし
て動作周波数の向上に限界が生じるという欠点がある。
【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は単一の伝送路
を用いて多値データを伝送でき、かつ、動作周波数の向
上をも図ることのできるデータ伝送システムを提供する
ことである。
るためになされたものであり、その目的は単一の伝送路
を用いて多値データを伝送でき、かつ、動作周波数の向
上をも図ることのできるデータ伝送システムを提供する
ことである。
【００１０】
【課題を解決するための手段】本発明によるデータ伝送
システムは、単一の伝送路を介して送信側回路から受信
側回路にデータを伝送するデータ伝送システムであっ
て、前記送信側回路は、伝送すべきＮビット（Ｎは２以
上の整数、以下同じ）のデータをＭ種類（Ｍ＝２N −
１、以下同じ）の電圧値のいずれかに変換する第１の変
換手段を含み、前記受信側回路は、前記第１の変換手段
により変換された電圧値を前記Ｍ種類の電圧値に夫々対
応するＭ種類の基準電圧値と比較する比較手段と、この
比較結果を前記Ｎビットのデータに変換する第２の変換
手段とを含むことを特徴とする。前記第１の変換手段
は、ＮビットのデータをＭ種類のデータに変換するデコ
ーダと、このデコード結果であるＭ種類のデータの各々
に対応して設けられ対応するデータの出力に応答してオ
ン状態になるＭ個のスイッチング素子とを含むことを特
徴とする。また、前記Ｍ個のスイッチング素子は、ドレ
インが前記伝送路に接続されたオープンドレイン型のＭ
ＯＳトランジスタであることを特徴とする。さらに、前
記ＭＯＳトランジスタは、そのトランジスタサイズが互
いに異なるものであることを特徴とする。そして、前記
Ｍ種類の基準電圧値は、対応する前記Ｍ種類の電圧値よ
りも夫々略同一電圧値だけ高い値であることを特徴とす
る。なお、前記比較手段は前記第１の変換手段により変
換された電圧値を前記Ｍ種類の基準電圧値と夫々比較し
て２値データに変換し、前記第２の変換手段はその変換
後の２値データを前記Ｎビットのデータにエンコードす
るエンコーダであり、このエンコーダは、前記変換後の
２値データを所定の優先順位でエンコードするプライオ
リティエンコーダであることを特徴とする。
システムは、単一の伝送路を介して送信側回路から受信
側回路にデータを伝送するデータ伝送システムであっ
て、前記送信側回路は、伝送すべきＮビット（Ｎは２以
上の整数、以下同じ）のデータをＭ種類（Ｍ＝２N −
１、以下同じ）の電圧値のいずれかに変換する第１の変
換手段を含み、前記受信側回路は、前記第１の変換手段
により変換された電圧値を前記Ｍ種類の電圧値に夫々対
応するＭ種類の基準電圧値と比較する比較手段と、この
比較結果を前記Ｎビットのデータに変換する第２の変換
手段とを含むことを特徴とする。前記第１の変換手段
は、ＮビットのデータをＭ種類のデータに変換するデコ
ーダと、このデコード結果であるＭ種類のデータの各々
に対応して設けられ対応するデータの出力に応答してオ
ン状態になるＭ個のスイッチング素子とを含むことを特
徴とする。また、前記Ｍ個のスイッチング素子は、ドレ
インが前記伝送路に接続されたオープンドレイン型のＭ
ＯＳトランジスタであることを特徴とする。さらに、前
記ＭＯＳトランジスタは、そのトランジスタサイズが互
いに異なるものであることを特徴とする。そして、前記
Ｍ種類の基準電圧値は、対応する前記Ｍ種類の電圧値よ
りも夫々略同一電圧値だけ高い値であることを特徴とす
る。なお、前記比較手段は前記第１の変換手段により変
換された電圧値を前記Ｍ種類の基準電圧値と夫々比較し
て２値データに変換し、前記第２の変換手段はその変換
後の２値データを前記Ｎビットのデータにエンコードす
るエンコーダであり、このエンコーダは、前記変換後の
２値データを所定の優先順位でエンコードするプライオ
リティエンコーダであることを特徴とする。
【００１１】要するに本データ伝送システムは、２ノー
ド結合のインタフェースにおいて、オープンドレインバ
ッファにて、ロードライブの駆動電流を多値パターンに
あわせて変動させ、受信部の複数の差動アンプの参照電
位を予め多値パターンにあわせるよう設定しておき、信
号を受信の際、複数の差動アンプの出力結果を多値にプ
ライオイリティエンコードする回路を有することで、単
一の伝送路上に多値のデータをのせているのである。
ド結合のインタフェースにおいて、オープンドレインバ
ッファにて、ロードライブの駆動電流を多値パターンに
あわせて変動させ、受信部の複数の差動アンプの参照電
位を予め多値パターンにあわせるよう設定しておき、信
号を受信の際、複数の差動アンプの出力結果を多値にプ
ライオイリティエンコードする回路を有することで、単
一の伝送路上に多値のデータをのせているのである。
【００１２】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
【００１３】図１は本発明によるデータ伝送システムの
実施の一形態を示すブロック図である。同図に示されて
いるデータ伝送システムは、データ転送の送信側と受信
側が複数本の伝送線路で１対１で結合するデータ転送イ
ンタフェースにおいて用いられるものである。そして、
その内の１本の伝送線路に着目すると、送信側回路に
は、２ビットのデータをデコードし３ビットを出力する
デコーダ部（ＤＥＣ）１００と、デコーダ部１００の出
力を入力とし、伝送路にデータを送信する出力バッファ
部（ＤＲＶ）２００とが設けられている。
実施の一形態を示すブロック図である。同図に示されて
いるデータ伝送システムは、データ転送の送信側と受信
側が複数本の伝送線路で１対１で結合するデータ転送イ
ンタフェースにおいて用いられるものである。そして、
その内の１本の伝送線路に着目すると、送信側回路に
は、２ビットのデータをデコードし３ビットを出力する
デコーダ部（ＤＥＣ）１００と、デコーダ部１００の出
力を入力とし、伝送路にデータを送信する出力バッファ
部（ＤＲＶ）２００とが設けられている。
【００１４】デコーダ部１００の出力線は、以下の通り
である。すなわち、デコーダ部１００の入力が２進数で
（０，０）の時のみ「１」になる出力（ＯＵＴ）１１０
と、デコーダ部１００の入力が２進数で（０，１）の時
のみ「１」になる出力１２０と、デコーダ部１００の入
力が２進数で（１，０）の時のみ「１」になる出力１３
０とがデコーダ部１００の出力線になっている。
である。すなわち、デコーダ部１００の入力が２進数で
（０，０）の時のみ「１」になる出力（ＯＵＴ）１１０
と、デコーダ部１００の入力が２進数で（０，１）の時
のみ「１」になる出力１２０と、デコーダ部１００の入
力が２進数で（１，０）の時のみ「１」になる出力１３
０とがデコーダ部１００の出力線になっている。
【００１５】出力バッファ部２００には、出力バッファ
部２００の電源にゲートとドレインが接続され、ソース
が送端抵抗（ＲＥＧ）３００に接続され、保護抵抗の役
割をする十分大きなチャネル幅を有するＰＭＯＳ（Ｐ−
channel Metal Oxide Semiconductor ）トランジスタＰ
CH２１０が設けられている。また、出力バッファ部２０
０には、プッシュダウントランジスタとして、ＮＭＯＳ
（Ｎ−channel MetalOxide Semiconductor ）トランジ
スタＮCH２２０〜２４０が設けられている。
部２００の電源にゲートとドレインが接続され、ソース
が送端抵抗（ＲＥＧ）３００に接続され、保護抵抗の役
割をする十分大きなチャネル幅を有するＰＭＯＳ（Ｐ−
channel Metal Oxide Semiconductor ）トランジスタＰ
CH２１０が設けられている。また、出力バッファ部２０
０には、プッシュダウントランジスタとして、ＮＭＯＳ
（Ｎ−channel MetalOxide Semiconductor ）トランジ
スタＮCH２２０〜２４０が設けられている。
【００１６】ここで、ＮＭＯＳトランジスタＮCH２２０
は、ドレインが送端抵抗３００に接続されていると共に
ソースがグランド接地されゲートが出力１１０に接続さ
れ出力１１０が論理値「１」の際オンになると共に、オ
ンになったときの駆動電流値が特定の最大値となるよう
なチャネルサイズのトランジスタである。また、ＮＭＯ
ＳトランジスタＮCH２３０は、ドレインが送端抵抗３０
０に接続されていると共にソースがグランド接地されゲ
ートが出力１３０に接続され出力１３０が論理値「１」
の際オンになると共に、オンになったときの駆動電流値
が特定の最小値となるようなチャネルサイズのトランジ
スタである。さらにまた、ＮＭＯＳトランジスタＮCH２
４０は、ドレインを送端抵抗３００に接続されると共に
ソースをがランド接地されゲートが出力１２０に接続さ
れ出力１２０が論理値「１」の際オンになると共に、オ
ンになったときの駆動電流値がトランジスタＮCH２２０
とトランジスタＮCH２３０との値の中間となるようなチ
ャネルサイズのトランジスタである。
は、ドレインが送端抵抗３００に接続されていると共に
ソースがグランド接地されゲートが出力１１０に接続さ
れ出力１１０が論理値「１」の際オンになると共に、オ
ンになったときの駆動電流値が特定の最大値となるよう
なチャネルサイズのトランジスタである。また、ＮＭＯ
ＳトランジスタＮCH２３０は、ドレインが送端抵抗３０
０に接続されていると共にソースがグランド接地されゲ
ートが出力１３０に接続され出力１３０が論理値「１」
の際オンになると共に、オンになったときの駆動電流値
が特定の最小値となるようなチャネルサイズのトランジ
スタである。さらにまた、ＮＭＯＳトランジスタＮCH２
４０は、ドレインを送端抵抗３００に接続されると共に
ソースをがランド接地されゲートが出力１２０に接続さ
れ出力１２０が論理値「１」の際オンになると共に、オ
ンになったときの駆動電流値がトランジスタＮCH２２０
とトランジスタＮCH２３０との値の中間となるようなチ
ャネルサイズのトランジスタである。
【００１７】送端抵抗３００は、トランジスタＰCH２１
０のソースとトランジスタＮCH２１０，トランジスタＮ
CH２２０及びトランジスタＮCH２３０のドレインと伝送
線路側の端子４００との間に設けられている。また、終
端抵抗（ＲＴＭ）６００は、端子４００と受信端の端子
５００との間の伝送線路上に設けられ、インピーダンス
のマッチングをとるとともに出力バッファ部２００のオ
ープンドレインドライバのプルアップ抵抗として働く。
０のソースとトランジスタＮCH２１０，トランジスタＮ
CH２２０及びトランジスタＮCH２３０のドレインと伝送
線路側の端子４００との間に設けられている。また、終
端抵抗（ＲＴＭ）６００は、端子４００と受信端の端子
５００との間の伝送線路上に設けられ、インピーダンス
のマッチングをとるとともに出力バッファ部２００のオ
ープンドレインドライバのプルアップ抵抗として働く。
【００１８】一方、受信側回路９００は、端子５００と
端子６１０とに夫々印加される電位差を検出し、端子５
００の電位が端子６１０の電位よりも高い場合にのみ論
理値「１」を出力し、同電位又は低い場合は論理値
「０」を出力する差動アンプ（ＡＭＰ）７１０と、端子
５００と端子６２０との電位差を検出し、端子５００の
電位が端子６２０の電位よりも高い場合にのみ論理値
「１」を出力し、同電位又は低い場合は論理値「０」を
出力する差動アンプ７２０と、端子５００と端子６３０
との電位差を検出し、端子５００の電位が端子６３０の
電位よりも高い場合にのみ論理値「１」を出力し、同電
位又は低い場合は論理値「０」を出力する差動アンプ７
３０と、差動アンプ７１０，差動アンプ７２０，差動ア
ンプ７３０の各出力を入力とし、差動アンプ７１０，差
動アンプ７２０，差動アンプ７３０の優先順で２ビット
のデータにエンコードするプライオリティエンコーダ
（ＥＮＣＯＤＥ）８００とを含んで構成されている。
端子６１０とに夫々印加される電位差を検出し、端子５
００の電位が端子６１０の電位よりも高い場合にのみ論
理値「１」を出力し、同電位又は低い場合は論理値
「０」を出力する差動アンプ（ＡＭＰ）７１０と、端子
５００と端子６２０との電位差を検出し、端子５００の
電位が端子６２０の電位よりも高い場合にのみ論理値
「１」を出力し、同電位又は低い場合は論理値「０」を
出力する差動アンプ７２０と、端子５００と端子６３０
との電位差を検出し、端子５００の電位が端子６３０の
電位よりも高い場合にのみ論理値「１」を出力し、同電
位又は低い場合は論理値「０」を出力する差動アンプ７
３０と、差動アンプ７１０，差動アンプ７２０，差動ア
ンプ７３０の各出力を入力とし、差動アンプ７１０，差
動アンプ７２０，差動アンプ７３０の優先順で２ビット
のデータにエンコードするプライオリティエンコーダ
（ＥＮＣＯＤＥ）８００とを含んで構成されている。
【００１９】ここで端子６１０は、トランジスタＮCH２
３０がオンの時の駆動電流と終端抵抗６００の抵抗値と
から定まる特定の定常電位よりも一定電位高い参照電位
に設定された端子である。また端子６２０は、トランジ
スタＮCH２４０がオンの時の駆動電流と終端抵抗６００
と抵抗値から定まる特定の定常電位よりも高く、トラン
ジスタＮCH２３０がオンの時の駆動電流と終端抵抗６０
０と抵抗値から定まる特定の定常電位よりも低い一定電
位に設定された端子である。さらに端子６３０は、トラ
ンジスタＮCH２１０がオンの時の駆動電流と終端抵抗６
００と抵抗値から定まる特定の定常電位よりも高く、ト
ランジスタＮCH２４０がオンの時の駆動電流と終端抵抗
６００と抵抗値から定まる特定の定常電位よりも低い一
定電位に設定された端子である。なお端子５００は、伝
送線路の受信端である。
３０がオンの時の駆動電流と終端抵抗６００の抵抗値と
から定まる特定の定常電位よりも一定電位高い参照電位
に設定された端子である。また端子６２０は、トランジ
スタＮCH２４０がオンの時の駆動電流と終端抵抗６００
と抵抗値から定まる特定の定常電位よりも高く、トラン
ジスタＮCH２３０がオンの時の駆動電流と終端抵抗６０
０と抵抗値から定まる特定の定常電位よりも低い一定電
位に設定された端子である。さらに端子６３０は、トラ
ンジスタＮCH２１０がオンの時の駆動電流と終端抵抗６
００と抵抗値から定まる特定の定常電位よりも高く、ト
ランジスタＮCH２４０がオンの時の駆動電流と終端抵抗
６００と抵抗値から定まる特定の定常電位よりも低い一
定電位に設定された端子である。なお端子５００は、伝
送線路の受信端である。
【００２０】ところで、図２は図１中のデコーダ部１０
０の内部構成例を示す図である。同図に示されているよ
うに、デコーダ部１００は、ビット０（ＢＩＴ０）及び
ビット１（ＢＩＴ１）を反転して入力としこれらの論理
積を出力１１０に送出するＡＮＤ回路１００−１と、ビ
ット０（ＢＩＴ０）をそのまま入力としかつビット１
（ＢＩＴ１）を反転して入力としこれらの論理積を出力
１２０に送出するＡＮＤ回路１００−２と、ビット０
（ＢＩＴ０）を反転して入力としかつビット１（ＢＩＴ
１）をそのまま入力としこれらの論理積を出力１３０に
送出するＡＮＤ回路１００−３とを含んで構成されてい
る。かかる構成によれば、後述する表１に示されている
ようなデコード結果が得られる。なお、同図のデコーダ
部１００はあくまで一例にすぎず、種々の変形例が考え
られることは勿論である。
０の内部構成例を示す図である。同図に示されているよ
うに、デコーダ部１００は、ビット０（ＢＩＴ０）及び
ビット１（ＢＩＴ１）を反転して入力としこれらの論理
積を出力１１０に送出するＡＮＤ回路１００−１と、ビ
ット０（ＢＩＴ０）をそのまま入力としかつビット１
（ＢＩＴ１）を反転して入力としこれらの論理積を出力
１２０に送出するＡＮＤ回路１００−２と、ビット０
（ＢＩＴ０）を反転して入力としかつビット１（ＢＩＴ
１）をそのまま入力としこれらの論理積を出力１３０に
送出するＡＮＤ回路１００−３とを含んで構成されてい
る。かかる構成によれば、後述する表１に示されている
ようなデコード結果が得られる。なお、同図のデコーダ
部１００はあくまで一例にすぎず、種々の変形例が考え
られることは勿論である。
【００２１】また、図３は図１中のエンコーダ８００の
内部構成例を示す図である。同図に示されているよう
に、差動アンプ７２０の出力を反転して入力としかつ差
動アンプ７３０の出力をそのまま入力としこれらの論理
積を出力するＡＮＤ回路８００−１と、差動アンプ７１
０及び７２０の出力を入力としこれらの論理和を出力す
るＯＲ回路８００−２と、差動アンプ７１０の出力をそ
のまま入力としかつＡＮＤ回路８００−１の出力を入力
としこれらの論理和を出力するＯＲ回路８００−３とを
含んで構成されている。かかる構成によれば、後述する
表２に示されているエンコード結果、すなわち復元され
たデータであるビット０及びビット１が得られる。この
場合、差動アンプ７１０，差動アンプ７２０，差動アン
プ７３０の優先順で２ビットのデータにエンコードされ
る。なお、同図のエンコーダ８００はあくまで一例にす
ぎず、種々の変形例が考えられることは勿論である。
内部構成例を示す図である。同図に示されているよう
に、差動アンプ７２０の出力を反転して入力としかつ差
動アンプ７３０の出力をそのまま入力としこれらの論理
積を出力するＡＮＤ回路８００−１と、差動アンプ７１
０及び７２０の出力を入力としこれらの論理和を出力す
るＯＲ回路８００−２と、差動アンプ７１０の出力をそ
のまま入力としかつＡＮＤ回路８００−１の出力を入力
としこれらの論理和を出力するＯＲ回路８００−３とを
含んで構成されている。かかる構成によれば、後述する
表２に示されているエンコード結果、すなわち復元され
たデータであるビット０及びビット１が得られる。この
場合、差動アンプ７１０，差動アンプ７２０，差動アン
プ７３０の優先順で２ビットのデータにエンコードされ
る。なお、同図のエンコーダ８００はあくまで一例にす
ぎず、種々の変形例が考えられることは勿論である。
【００２２】かかる構成からなる本伝送システムの動作
は以下の通りである。すなわち、送信したいデータ２ビ
ットを、デコーダ部１００は表１に示されているように
出力する。すると出力バッファ部２００は、その出力に
より表１に示されている電位となるよう伝送線路上にデ
ータを出力する。
は以下の通りである。すなわち、送信したいデータ２ビ
ットを、デコーダ部１００は表１に示されているように
出力する。すると出力バッファ部２００は、その出力に
より表１に示されている電位となるよう伝送線路上にデ
ータを出力する。
【００２３】
【表１】 また、受信側回路９００の端子６１０，６２０，６３０
は予め表２に示されているような電位に設定されてい
る。
は予め表２に示されているような電位に設定されてい
る。
【００２４】
【表２】 つまり、端子６１０〜６３０による３種類の基準電圧値
（１．２Volt，０．８Volt，０．４Volt）は、送信側回
路からの対応する電位（１．０Volt，０．６Volt，０．
２Volt）よりも夫々０．２Voltだけ高い値になってい
る。そして、受信側回路９００は、伝送線路上のデータ
を入力とし、差動アンプ７１０，７２０，７３０におい
て各端子６１０，６２０，６３０との電位比較を行い、
比較結果を２値データとして出力する。
（１．２Volt，０．８Volt，０．４Volt）は、送信側回
路からの対応する電位（１．０Volt，０．６Volt，０．
２Volt）よりも夫々０．２Voltだけ高い値になってい
る。そして、受信側回路９００は、伝送線路上のデータ
を入力とし、差動アンプ７１０，７２０，７３０におい
て各端子６１０，６２０，６３０との電位比較を行い、
比較結果を２値データとして出力する。
【００２５】そして、差動アンプ７１０，７２０，７３
０の３ビットの比較結果はエンコーダ８００に入力され
る。エンコーダ８００は表３に示されている対応付けで
プライオリティエンコードし、送信した２ビットのデー
タを復元する。
０の３ビットの比較結果はエンコーダ８００に入力され
る。エンコーダ８００は表３に示されている対応付けで
プライオリティエンコードし、送信した２ビットのデー
タを復元する。
【００２６】
【表３】 表３中の「×」は、「０」又は「１」のいずれでも良い
ことを示している。つまり、差動アンプ７１０の出力が
「１」であれば、他の差動アンプ７２０，７３０の出力
がどのような値であってもエンコード結果は（１，１）
となる。また、差動アンプ７１０の出力が「０」で差動
アンプ７２０の出力が「１」であれば、他の差動アンプ
７３０の出力がどのような値であってもエンコード結果
は（１，０）となる。このように、エンコーダ８００
は、差動アンプ７１０，７２０，７３０の優先順で２ビ
ットのデータにエンコードするプライオリティエンコー
ダとして動作するのである。
ことを示している。つまり、差動アンプ７１０の出力が
「１」であれば、他の差動アンプ７２０，７３０の出力
がどのような値であってもエンコード結果は（１，１）
となる。また、差動アンプ７１０の出力が「０」で差動
アンプ７２０の出力が「１」であれば、他の差動アンプ
７３０の出力がどのような値であってもエンコード結果
は（１，０）となる。このように、エンコーダ８００
は、差動アンプ７１０，７２０，７３０の優先順で２ビ
ットのデータにエンコードするプライオリティエンコー
ダとして動作するのである。
【００２７】より具体的な動作の一例について説明す
る。まず送信データを（０，１）とする。すると、デコ
ーダ部１００はこれをデコードして出力１２０のみ論理
値「１」となる。これにより、トランジスタＮCH２４０
のプッシュダウントランジスタのみがオンになる。この
ため、伝送線路上の送端抵抗３００を介して終端電源か
ら端子４００、端子５００の電位が０．６［Ｖ］となる
よう駆動電流が流れる。受信側では、端子５００の電位
が０．６［Ｖ］の場合、予め表２で定められた参照電位
によって、差動アンプ７１０は論理値「０」を出力し、
差動アンプ７２０，７３０は論理値「１」を出力する。
る。まず送信データを（０，１）とする。すると、デコ
ーダ部１００はこれをデコードして出力１２０のみ論理
値「１」となる。これにより、トランジスタＮCH２４０
のプッシュダウントランジスタのみがオンになる。この
ため、伝送線路上の送端抵抗３００を介して終端電源か
ら端子４００、端子５００の電位が０．６［Ｖ］となる
よう駆動電流が流れる。受信側では、端子５００の電位
が０．６［Ｖ］の場合、予め表２で定められた参照電位
によって、差動アンプ７１０は論理値「０」を出力し、
差動アンプ７２０，７３０は論理値「１」を出力する。
【００２８】差動アンプ７１０，７２０，７３０の３ビ
ットの出力をエンコーダ８００は復元し、受信データ
（１，０）を得ることになる。
ットの出力をエンコーダ８００は復元し、受信データ
（１，０）を得ることになる。
【００２９】以上のように、本伝送システムを用いれ
ば、送受信の線路１本に多値のデータをのせることがで
き、本システムをＬＳＩ内に実装するときに、ＬＳＩの
ピンを最小化でき、多値倍のバンド幅のインタフェース
を容易に構築できるのである。すなわち、上記の実施例
のように伝送線路１本に対して２ビットのデータを送受
信する場合に、２つのＬＳＩ間で１６本の線路を設け、
各線路毎に図１の構成を設ければ、３２ビットのデータ
を扱うことができる。この場合、動作周波数が１線路当
り５０［ＭＨｚ］ならば、従来１００［ＭＢ／Ｓ］であ
ったバンド幅に対し、本システムでは２００［ＭＢ／
Ｓ］のバンド幅になるのである。
ば、送受信の線路１本に多値のデータをのせることがで
き、本システムをＬＳＩ内に実装するときに、ＬＳＩの
ピンを最小化でき、多値倍のバンド幅のインタフェース
を容易に構築できるのである。すなわち、上記の実施例
のように伝送線路１本に対して２ビットのデータを送受
信する場合に、２つのＬＳＩ間で１６本の線路を設け、
各線路毎に図１の構成を設ければ、３２ビットのデータ
を扱うことができる。この場合、動作周波数が１線路当
り５０［ＭＨｚ］ならば、従来１００［ＭＢ／Ｓ］であ
ったバンド幅に対し、本システムでは２００［ＭＢ／
Ｓ］のバンド幅になるのである。
【００３０】さらに、本システムでは、Ｎビットのデー
タ（２N 種類の値をとる）をＭ（＝２N −１）種類の電
圧値に変換している。つまり、伝送すべきデータのとり
うる値の種類数（上記実施例では４種類）よりも少ない
種類（上記実施例では３種類）の電圧値に変換している
のである。したがって、回路規模をより小さく抑えるこ
とができるのである。
タ（２N 種類の値をとる）をＭ（＝２N −１）種類の電
圧値に変換している。つまり、伝送すべきデータのとり
うる値の種類数（上記実施例では４種類）よりも少ない
種類（上記実施例では３種類）の電圧値に変換している
のである。したがって、回路規模をより小さく抑えるこ
とができるのである。
【００３１】また２ビットに限らず、１本の伝送線路に
２ビットより大きいＮビットのデータを扱わせても良
い。この場合、送信側回路には、Ｎビットのデータをデ
コードし、２N −１ビット（＝Ｍビット）を出力するデ
コーダと、このデコーダの各出力によって、駆動電流の
異なるＭ個のプッシュダウントランジスタの特定の１つ
がオンになり伝送線路上にデータを出力するバッファ部
と、Ｍ個の差動アンプで予め対応付けられたＭ個分の参
照電位と各々電位差を比較し論理値「１」又は「０」を
出力し、Ｍ個の差動アンプの出力をエンコードしＮビッ
トのデータに復元する受信回路とを設ければ良い。
２ビットより大きいＮビットのデータを扱わせても良
い。この場合、送信側回路には、Ｎビットのデータをデ
コードし、２N −１ビット（＝Ｍビット）を出力するデ
コーダと、このデコーダの各出力によって、駆動電流の
異なるＭ個のプッシュダウントランジスタの特定の１つ
がオンになり伝送線路上にデータを出力するバッファ部
と、Ｍ個の差動アンプで予め対応付けられたＭ個分の参
照電位と各々電位差を比較し論理値「１」又は「０」を
出力し、Ｍ個の差動アンプの出力をエンコードしＮビッ
トのデータに復元する受信回路とを設ければ良い。
【００３２】
【発明の効果】以上説明したように本発明は、単一の伝
送路に多値のデータをのせることができ、ＬＳＩ内に実
装するときに、ＬＳＩのピンを最小化でき、多値倍のバ
ンド幅のインタフェースを容易に構築できるという効果
がある。
送路に多値のデータをのせることができ、ＬＳＩ内に実
装するときに、ＬＳＩのピンを最小化でき、多値倍のバ
ンド幅のインタフェースを容易に構築できるという効果
がある。
【図１】本発明の実施の一形態によるデータ伝送システ
ムの構成を示すブロック図である。
ムの構成を示すブロック図である。
【図２】図１中のデコーダの内部構成例を示す図であ
る。
る。
【図３】図１中のエンコーダの内部構成例を示す図であ
る。
る。
１００ デコーダ部 ２１０ ＰＭＯＳトランジスタ ２２０，２３０，２４０ ＮＭＯＳトランジスタ ３００ 送端抵抗 ６００ 終端抵抗 ７１０，７２０，７３０ 差動アンプ ８００ エンコーダ
Claims (7)
- 【請求項１】 単一の伝送路を介して送信側回路から受
信側回路にデータを伝送するデータ伝送システムであっ
て、 前記送信側回路は、伝送すべきＮビット（Ｎは２以上の
整数、以下同じ）のデータをＭ種類（Ｍ＝２N −１、以
下同じ）の電圧値のいずれかに変換する第１の変換手段
を含み、 前記受信側回路は、前記第１の変換手段により変換され
た電圧値を前記Ｍ種類の電圧値に夫々対応するＭ種類の
基準電圧値と比較する比較手段と、この比較結果を前記
Ｎビットのデータに変換する第２の変換手段とを含むこ
とを特徴とするデータ伝送システム。 - 【請求項２】 前記第１の変換手段は、Ｎビットのデー
タをＭ種類のデータに変換するデコーダと、このデコー
ド結果であるＭ種類のデータの各々に対応して設けられ
対応するデータの出力に応答してオン状態になるＭ個の
スイッチング素子とを含むことを特徴とする請求項１記
載のデータ伝送システム。 - 【請求項３】 前記Ｍ個のスイッチング素子は、ドレイ
ンが前記伝送路に接続されたオープンドレイン型のＭＯ
Ｓトランジスタであることを特徴とする請求項２記載の
データ伝送システム。 - 【請求項４】 前記ＭＯＳトランジスタは、そのトラン
ジスタサイズが互いに異なるものであることを特徴とす
る請求項３記載のデータ伝送システム。 - 【請求項５】 前記Ｍ種類の基準電圧値は、対応する前
記Ｍ種類の電圧値よりも夫々略同一電圧値だけ高い値で
あることを特徴とする請求項１〜３のいずれかに記載の
データ伝送システム。 - 【請求項６】 前記比較手段は、前記第１の変換手段に
より変換された電圧値を前記Ｍ種類の基準電圧値と夫々
比較して２値データに変換し、 前記第２の変換手段は、その変換後の２値データを前記
Ｎビットのデータにエンコードするエンコーダであるこ
とを特徴とする請求項１〜５のいずれかに記載のデータ
伝送システム。 - 【請求項７】 前記エンコーダは、前記変換後の２値デ
ータを所定の優先順位でエンコードするプライオリティ
エンコーダであることを特徴とする請求項６記載のデー
タ伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10357116A JP2000183981A (ja) | 1998-12-16 | 1998-12-16 | データ伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10357116A JP2000183981A (ja) | 1998-12-16 | 1998-12-16 | データ伝送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183981A true JP2000183981A (ja) | 2000-06-30 |
Family
ID=18452470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10357116A Pending JP2000183981A (ja) | 1998-12-16 | 1998-12-16 | データ伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183981A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7302184B2 (en) | 2002-03-05 | 2007-11-27 | The Furukawa Electric Co., Ltd. | Data communication system |
| JP2008125124A (ja) * | 2008-02-01 | 2008-05-29 | Ricoh Co Ltd | 信号伝送装置 |
| JP2009089344A (ja) * | 2007-09-28 | 2009-04-23 | Renei Kagi Kofun Yugenkoshi | マルチレベルポイントツーポイント伝送システム及びその送信回路と受信回路 |
| JP4841786B2 (ja) * | 2000-01-06 | 2011-12-21 | ラムバス・インコーポレーテッド | 低待ち時間多重レベル通信インタフェース |
-
1998
- 1998-12-16 JP JP10357116A patent/JP2000183981A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4841786B2 (ja) * | 2000-01-06 | 2011-12-21 | ラムバス・インコーポレーテッド | 低待ち時間多重レベル通信インタフェース |
| US7302184B2 (en) | 2002-03-05 | 2007-11-27 | The Furukawa Electric Co., Ltd. | Data communication system |
| JP2009089344A (ja) * | 2007-09-28 | 2009-04-23 | Renei Kagi Kofun Yugenkoshi | マルチレベルポイントツーポイント伝送システム及びその送信回路と受信回路 |
| JP4591930B2 (ja) * | 2007-09-28 | 2010-12-01 | 聯詠科技股▲ふん▼有限公司 | マルチレベルポイントツーポイント伝送システム及びその送信回路と受信回路 |
| JP2008125124A (ja) * | 2008-02-01 | 2008-05-29 | Ricoh Co Ltd | 信号伝送装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7656321B2 (en) | Signaling system | |
| US8286022B2 (en) | Intra-pair differential skew compensation method and apparatus for high-speed cable data transmission systems | |
| US7538699B2 (en) | Single ended pseudo differential interconnection circuit and single ended pseudo differential signaling method | |
| US7795919B2 (en) | Transmitter driver circuit in high-speed serial communications system | |
| US11894959B2 (en) | Ultra-high-speed PAM-N CMOS inverter serial link | |
| US20080034378A1 (en) | Hybrid output driver for high-speed communications interfaces | |
| US20020030517A1 (en) | Output buffer circuit | |
| US7411421B1 (en) | Apparatus and method for generating differential signal using single-ended drivers | |
| US10171274B2 (en) | Data transmission apparatus, data reception apparatus, data transmission and reception system | |
| US20070182456A1 (en) | Reducing Pin Count When the Digital Output is to be Provided in Differential or Single-ended Form | |
| CN1913370A (zh) | 发射机电路中可编程压摆率控制的设备和方法 | |
| EP2526492A1 (en) | Multiple word data bus inversion | |
| US12028191B2 (en) | Multi pulse amplitude modulation signaling decision feedback equalizer having power differentiating modes and tap-weight re-configuration | |
| WO2007033305A2 (en) | Serializer and deserializer | |
| WO2004008638A1 (en) | Equalizing transceiver with reduced parasitic capacitance | |
| US6347850B1 (en) | Programmable buffer circuit | |
| KR101959825B1 (ko) | 3레벨 전압모드 송신기 | |
| JP2000183981A (ja) | データ伝送システム | |
| US20040080336A1 (en) | Output buffer apparatus capable of adjusting output impedance in synchronization with data signal | |
| JP3693214B2 (ja) | 多値信号伝送方法および多値信号伝送システム | |
| US6366126B1 (en) | Input circuit, output circuit, and input/output circuit and signal transmission system using the same input/output circuit | |
| US11831153B1 (en) | High-bandwidth signal driver/receiver | |
| CN116150072B (zh) | 时钟信号接收电路、时钟信号接收装置及电子设备 | |
| US12028057B2 (en) | Receivers for high density and low latency chip-to-chip links | |
| KR100469155B1 (ko) | 고속동작 인터페이스를 위한 능동종단기 및 자체종단구동기를 포함하는 송수신 장치 및 시스템 |