DE20122739U1 - Kommunikationsschnittstelle mit mehrstufiger niedriger Verzögerung - Google Patents

Kommunikationsschnittstelle mit mehrstufiger niedriger Verzögerung Download PDF

Info

Publication number
DE20122739U1
DE20122739U1 DE20122739U DE20122739U DE20122739U1 DE 20122739 U1 DE20122739 U1 DE 20122739U1 DE 20122739 U DE20122739 U DE 20122739U DE 20122739 U DE20122739 U DE 20122739U DE 20122739 U1 DE20122739 U1 DE 20122739U1
Authority
DE
Germany
Prior art keywords
driver
output
voltage
msb
lsb
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE20122739U
Other languages
English (en)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rambus Inc
Original Assignee
Rambus Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/478,916 external-priority patent/US7124221B1/en
Application filed by Rambus Inc filed Critical Rambus Inc
Priority to DE20122739U priority Critical patent/DE20122739U1/de
Publication of DE20122739U1 publication Critical patent/DE20122739U1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dc Digital Transmission (AREA)
  • Dram (AREA)
  • Amplifiers (AREA)

Abstract

Ausgangstreiber zum Treiben eines Multi-Drop-Bus, wobei ein Ausgangssymbol zumindest zwei Bits einschließlich eines höchstwertigsten Bits (MSB) und eines niedrigstwertigsten Bits (LSB) darstellt, mit
einer ersten Treiberschaltung (952) zum Treiben des LSB durch Erzeugen einer das LSB darstellenden LSB-Symbolkomponente, und
einer zweiten Treiberschaltung (954) zum Treiben des MSB durch Erzeugen einer das MSB darstellenden MSB-Symbolkomponente, wobei die LSB-Symbolkomponente mit der MSB-Symbolkomponente kombiniert wird, um das Ausgangssymbol vorzusehen, wobei das MSB oder das LSB mit ungefähr dem doppelten Strom getrieben wird wie das andere des MSB oder des LSB.

Description

  • Diese Anmeldung beansprucht die Priorität der US Provisional Patent Application 60/158,189 mit dem Titel "Method and Apparatus for Receiving High Speed Signals with Low Latency", welche durch Verweis für alle Zwecke hier einbezogen wird.
  • Die vorliegende Erfindung betrifft im Allgemeinen einen Hochfrequenz-Digitalsignalbus und insbesondere einen Digitalsignalbus, welcher eine mehrstufige Signalisierung zur Erhöhung der Datenrate des Busses verwendet.
  • Hintergrund der Erfindung
  • Ein effizientes Hochgeschwindigkeits-Signalisierungssystem benötigt die Verwendung von gutgesteuerten Signalformen. Beispielsweise in einem Hochgeschwindigkeits-Signalisierungssystem mit einer Taktzykluszeit im Bereich von ungefähr ein bis zwei Nanosekunden sollten die Amplitude der Spannungsaus lenkung bzw. des Spannungshubs, die Anstiegs- und Abfallzeiten und der Arbeitszyklus der Signalisierungssignalform sollten sich innerhalb wohldefinierter Grenzen befinden. Der Begriff "Spannungsauslenkung" bezieht sich auf eine Differenz zwischen einer minimalen vorbestimmten Spannung und einer maximalen vorbestimmten Spannung eines Signals. Typische Begrenzungen können beispielsweise eine Spannungsauslenkung von ungefähr einem Volt, ein fast fünfzigprozentiger Arbeitszyklus und eine Anstiegs- und Abfallzeit von ungefähr einhundert Pikosekunden (ps) darstellen. In einigen Systemen kann die Spannungsauslenkung von CMOS Signalen von einem niedrigen Pegel von null Volt auf einen hohen Pegel von fünf Volt aufweisen. In anderen Systemen erstreckt sich die Spannungsauslenkung des CMOS Signals von einem niedrigen Pegel mit null Volt auf einen hohen Pegel mit 2,5 Volt. Ein Empfangssystem, welches die Hochgeschwindigkeitssignalformen mit einer niedrigen Auslenkung bzw. Hub empfangen und in CMOS Signale umwandelt, benötigt eine gut durchdachte Entwicklung insbesondere, wenn mehrere Hochgeschwindigkeitssignalformen simultan empfangen werden und wenn Rauschen einen signifikanten Faktor darstellt.
  • Folgende Bezeichnungen werden für Signale verwendet. Beispielsweise bezieht sich die Bezeichnung "Systemtakt" auf ein Signal während das Komplementär des Signals als "Signaltakt B" oder "Systemtakt_b" bezeichnet wird. Mit anderen Worten, das Komplementär eines Signals ist somit ein "b" als normaler Buchstabe oder als Index nach dem Namen.
  • Gemäß 1 weist ein Abtastempfänger 100 gemäß dem Stand der Technik einen Leseverstärker 102 und ein Latch 104 auf. Der Leseverstärker 102 empfängt, liest und verstärkt kleine Änderungen in dem Eingangssignal Data In hinsichtlich einer Referenzspannung Vref und gibt ein Differenzialsignal A und A_b aus. Das Latch 104 verstärkt, speichert und wandelt das Differenzialsignal A und A_b in vorbestimmte niedrige und hohe Werte um.
  • Gemäß dem Timingdiagramm von 2 steuert ein Systemtakt und sein Komplementär, Systemtakt_b den Betrieb des Abtastempfängers 100. Wenn ein Systemtakt_b zu einem niedrigen Pegel übergeht, wird der Leseverstärker 102 gesperrt bzw. ausgeschaltet. Die beiden linearen Lade/Vorladetransistoren 112, 114 werden aktiviert und ziehen die Signale A und A_b an den Knoten NA und NA_b auf einen hohen Spannungspegel.
  • Wenn der Systemtakt_b hochgeht, wird der Leseverstärker 102 aktiviert und liest die Spannung der Dateneingangssignale Data In. Die beiden linearen Ladetransistoren 112, 114 werden inaktiv. Wenn die Spannung des Dateneingangssignals Data In am Gate des Eingangstransistors 116 größer als die Referenzspannung VREF am Gate des Transistors 118 wird, dann wird der Eingangstransistor 116 aktiv und zieht das Ausgangssignal A_b auf einen niedrigen Spannungspegel über eine Stromsenke 120. Wenn das Dateneingangssignal geringer oder gleich der Referenzspannung VREF ist, wird der Eingangstransistor 116 inaktiv (d.h. oder zumindest weniger leitfähig als der Transistor 118) und das Ausgangssignal A_b verbleibt auf einem hohen Pegel.
  • Das kreuzgekoppelte Transistorenpaar 122, 124 speichert dem Zustand der Signale A und A_b. Wenn der Systemtakt_b niedrig ist, werden die Transistoren 112 und 114 anfänglich aktiviert und dienen als Ladevorrichtungen für das Differenzialpaar 116, 118. Wenn der Systemtakt_b hoch geht, werden die Transistoren 112 und 114 inaktiv und das kreuzgekoppelte Paar 122, 124 wird zum Lesen und zum Verstärken der Variationen des Eingangsdatensignals Data In aktiviert. Wenn die Spannung des Eingangssignals Data In kleiner als die Referenzspannung VREF ist, wird der Transistor 118 aktiviert und zieht die Spannung des Signals A am Knoten NA nach Masse, wodurch die Spannung des Signals A_b am Knoten NA_b auf einen hohen Pegel geht. Wenn die Spannung des Eingangssignals Data In größer als die Referenzspannung VREF ist, wird der Transistor 116 aktiviert und zieht das Signal A_b an Knoten AA_b nach unten. Zusätzlich wird der Transistor 118 deaktiviert und das Signal A_b an Knoten NA_b wird nach oben gezogen. Das kreuzgekoppelte Paar 122 und 124 dient als ein Verstärker für kleine Änderung in der Spannung des Eingangssignals Data In hinsichtlich der Referenzspannung VREF.
  • Wenn der Systemtakt_b auf einen niedrigen Pegel geht, wird der Leseverstärker 102 gesperrt bzw. ausgeschaltet Und die komplementären Ausgangssignale A und A_b von dem Leseverstärker 102 werden in dem Latch 104 gespeichert. Das Latch 104 wird durch den Systemtakt aktiviert.
  • In dem Latch 104 wird ein Ausgleichstransistor 126 aktiviert, wenn der Systemtakt auf einen niedrigen Pegel übergeht, und der Ausgleichstransistor 126 treibt die Ausgangssignale Out und Out_b auf demselben Spannungspegel. Wenn der Systemtakt auf einen hohen Pegel übergeht, wird der Ausgleichstransistor 126 deaktiviert, werden die Latch-Aktivierungstransistoren 128, 130 aktiv und aktivieren die Latchdaten-Eingangstransistoren 132, 134, um als eine Pull-Down Schaltung zu dienen, wenn sie auf Differenzialausgangssignale A und A_b von dem Leseverstärker 102 antworten. Insbesondere wenn der Systemtakt hoch ist, sprechen die Latchdaten-Eingangstransistoren 132, 134 auf die verstärkten Signale A und A_b an. Eine Viertransistor-Latchschaltung 136 rastet die assoziierten Zustände der Signale A und A_b ein und erzeugt eingerastete Ausgangssignale Out 142 und Out_b 144. Die Viertransistor-Latchschaltung 136 weist Transistoren 152, 154, 156 und 158 auf.
  • Wenn der Systemtakt auf einen niedrigen Pegel geht, werden die Latch-Aktivierungs-Transistoren 128, 130 inaktiv, wodurch das Latch 104 nicht auf die Signale A und A_b anspricht. Somit erfasst das Latch 104 den Zustand von A und A_b bei einem des Systemtakts Übergang von hoch nach niedrig. Um die Wahrscheinlichkeit von durch Rauschen erzeugten Fehlern zu reduzieren, sollte das Timing bzw. der Zeitablauf des hoch-niedrig Übergangs des Systemtaktes zu einem Zeitpunkt auftreten, wenn die Differenzialamplitude zwischen den A und A_b Signalen am größten ist. Wenn zusätzlich ein System eine Vielzahl von Empfängern und Treibern aufweist, welche gleichzeitig bzw. simultan betrieben werden, erhöht sich die Wahrscheinlichkeit einer Rauschinjektion auf VREF und somit können Fehler verstärkt auftreten.
  • Die Schaltung von 2 liest gradzahlige Datenwerte D0 und D2 bei einer Abfallflanke des Systemtaktes und speichert die gradzahligen Datenwerte bei der Anstiegsflanken des Systemtaktes. Eine weitere der Schaltung von 2 ähnliche Schaltung wird auf umgekehrten Taktflanken betrieben und liest und speichert ungradzahlige Datenwerte (beispielsweise Lesen bei der Anstiegsflanke des Systemtaktes) und speichert bei Abfallflanken des Systemtaktes.
  • Integrationsempfänger gemäß dem Stand der Technik
  • Gemäß 3A verbessert ein Integrationsempfänger 180 die Performance in einer mit Rauschen behafteten Umgebung. Der Integrationsempfänger 180 stellt einen Typ eines angepassten Filters (matched filter) dar. In dem Integrationsempfänger sind ein Integrator 182, eine Abtast- und -halte(S/H)schaltung 184, ein Verstärker 186 und ein Latch 188 in Reihe geschaltet und empfangen und geben Differenzialsignale aus. Der Integrationsempfänger 180 integriert einen Biasstrom IBIAS1 basierend auf der Differenz zwischen den Differenzialeingangssignalen VIN+ und VIN- über eine als Integrationsintervall bezeichnete gegebene Zeitperiode. Vor dem Start des Integrationsintervalls wird der Ausgangswert des Integrators 182 anfänglich auf null Volt gesetzt. Nach Beendigung der Integration und einer zusätzlichen Verarbeitung speichert das Latch 188 Integrationsergebnis.
  • Gemäß 3B wird der Integrationsempfänger 180 in drei Phasen, nämlich eine Integrationsphase (Phase I), eine Haltephase (Phase II) und eine Latchphase (Phase III) betrieben. Ein erstes Timingsignal bzw. Taktsignal ϕ192 und ein zweites Timing bzw. Taktsignal ψ_b 194 definieren die Phasen und steuern den Betrieb des Integrationsempfängers 180. Das erste Timingsignal ϕ definiert das Integrationsintervall oder Integrationsphase und stellt einen Takt dar, welcher bei dem Systemtaktfrequenz betrieben wird. Das zweite Timingsignal ψ_b definiert die Halte- und Latchphasen, wenn das erste Timingsignal ϕ nicht länger als die Integrationsphase ist. In einigen Implementierungen wird das erste Timingsignal ϕ hinsichtlich des Systemtaktes phasenverschoben.
  • Während der Phase I, dem Integrationsintervall, empfängt der Integrator 182 Differenzialeingangssignale VIN+ 196 und VIN- 198; wenn das erste Taktsignal ϕ hoch ist. Der Integrator 182 integriert eine vorbestimmte Strommenge basierend auf der Polarität der Takteingangssignale VIN+ 196 und VIN- 198 und erzeugt ein Differenzial-Integrationssignal. Die Abtast- und -halteschaltung 184 empfängt das Differenzial-Integrationssignal, welches von dem Integrator 182 ausgegeben wird und das Latch 188 wird in einem Rücksetzzustand gehalten.
  • Während der Phase II wird der Zustand des Differenzialausgangssignals von dem Integrator 182 von der Abtast- und -halteschaltung 184 abgetastet und gehalten, wenn das erste Taktsignal φ und das zweite Taktsignal ψ_b sich auf einem niedrigen Pegel befindet. Der Verstärker 186 verstärkt ebenfalls das Ausgangssignal der Abtast- und -halteschaltung 184 und erzeugt ein verstärktes Signal.
  • Während der Phase III wird das verstärkte Signal in dem Latch 188 erfasst bzw. eingefangen, wenn das zweite Taktsignal ψ_b sich auf einem hohen Pegel befindet und das erste Taktsignal φ sich auf einem niedrigen Pegel befindet. Der Integrator und die Abtast- und -halteschaltung 184 werden zum Empfangen des nächsten Differenzialdatenbites zurückgesetzt.
  • Ein wichtiger Punkt des Integrationsempfängers ist die Gesamtverzögerung bzw. Latenz, welche hierin als Eingangs-Ausgangslatenz bezeichnet wird. Die Eingangs-Ausgangslatenz wird von dem Zeitpunkt an gemessen, wo die Dateneingangssignale VIN+ 196 und VIN- 198 zulässig an dem Integratoreingang vorhanden sind, bis zu dem Zeitpunkt gemessen, wenn das erfasste bzw. eingefangene Signal zulässig am Ausgang des Latch 188 vorhanden ist. In Hochgeschwindig keits-Signalisierungssystemen und insbesondere in Speichersystemen sollte die Eingangs-Ausgangslatenz so gering wie möglich sein.
  • In 4 sind der Integrator 182 und die Abtast- und -halteschaltung 184 von 3 detaillierter gezeigt. Die Integration erfolgt an Knoten NINTA 202 und NINTB 204 wobei die Kapazität dieser Knoten durch die inhärente Kapazität der sie koppelnden Transistoren bestimmt wird. In dem Integrator 182 empfängt eine erste Stromsteuerschaltung 210 einen Biasstrom IBIAS von einer Stromquelle 212 und steuert den Biasstrom IBIAS entweder zum Integrationsknoten NINTA 202 oder zum Integrationsknoten NINTB 204 basierend auf dem Differenzialeingangssignal VIN+ und VIN-. Die Stromquelle 212 weist einen PMOS Transistor M3 214 auf, welcher den Biasstrom IBIAS als Antwort auf eine Bias-Spannung VBIAS liefert, welche an dem Gate des Transistors 214 angelegt wird. In der Stromsteuerschaltung 210 empfängt ein erstes Differenzialeingangspaar, nämlich Transistoren M1 206 und M2 208 jeweils Differenzialeingangssignal VIN+ und VIN-. Wenn sich VIN- auf einem niedrigen Spannungspegel befindet, steuert Transistor M1 den Biasstrom IBIAS zum Knoten NINTB, wodurch der Knoten NINTB aufgeladen wird und die Spannung VINT am Knoten NINTB erhöht wird.
  • Eine Kompensationsintegrationsschaltung 222 eliminiert eine Fehlerquelle in dem Integrator 182, welche primär durch die Gate-Drain Kapazität der Transistoren M1 206 und M2 208 hervorgerufen wird. In der Kompensationsintegrationsschaltung 222 empfängt ein zweites Differenzialeingangspaar, nämlich Transistoren MC1 224 und MC2 226 jeweils die Differenzialeingangssignale VIN+ 206 und VIN- 208 und dient als Stromsteuerschaltung zum Steuern der Kompensation des Biasstromes IBIASC hinsichtlich der Integrationsknoten NINCA und NINCB. Eine Kompensationsstromquelle, nämlich ein PMOS Transistor MC3 228 sieht den Kompensationsbiasstrom IBIASC vor. Die Strommenge IBIASC, welche durch die Kompensationsspannungsquelle geliefert wird, wird ebenfalls durch die Biasspannung IBIAS bestimmt. Ein Transistor MC4 230 zieht eine Spannung am Knoten tailC auf die Stromversorgungsspannung VDD hoch.
  • Eine Integrator-Rücksetzschaltung 204 setzt den Integrator 182 durch Entfernen jeglicher Ladung von den Integrationsknoten NINTA und NINTB vor der Integration zurück. Der Integrator 182 wird während der Phase III zurückgesetzt, wenn ϕ_b und ψ_b hoch sind.
  • Ein Nachteil dieses Integrators 182 stellt seinen begrenzten Eingangs-Gleichtaktbereich (common-mode-range) dar. Der Gleichtakt der Differenzialsignale VIN+ und VIN- stellt den Mittelwert der beiden Signale dar. Der Eingangsgleichtaktbereich ist niedrig, damit die erste Stromsteuerschaltung 210 den Integrationsstrom IBIAS voll steuern kann und bei einer ausreichend hohen Leitfähigkeit betrieben werden kann, um den PMOS Stromquellentransistor M3 214 in Sättigung zu halten. Ein niedriger Eingangsgleichtaktbereich begrenzt die Typen von Treibern und Abschlussnetzwerken, welche verwendet werden können. Somit ist ein Integrator 182 mit einem erhöhten Eingangsgleichtaktbereich wünschenswert.
  • Es ist ein weiterer Nachteil, dass der Integrator 182 eine niedrige Spannungsverstärkung aufweist, wenn entweder der Transistor 206 oder der Transistor 208 des Differenzialpaares den Strom IBIAS nicht voll entweder auf den Integrationsknoten NINTA oder den Integrationsknoten NINTB steuert. Die niedrige Spannungsverstärkung Av des Integrators 182 wird durch die folgende Beziehung bestimmt: Av = ((VINT+) – (VINT-))/((VIN+) – (VIN-)). (1)
  • Aufgrund der niedrigen Spannungsverstärkung Av kann der Integrator 182 große Eingangsspannungsauslenkungen (voltage swing) benötigen, um den Strom IBIAS von der Stromquelle 214 voll auszusteuern. Somit ist ein Integrator 182 ebenfalls wünschenswert, welcher kleinere Änderungen des Stroms in der Eingangsspannung voll aussteuert.
  • Abtast- und -halteschaltung
  • Die Abtast- und -halteschaltung 184 gemäß 4 sieht die Differenzialintegrationsspannungen VINT+ und VINT- von dem Integrator 182 an dem Leseverstärker und dem Latch als Abtastausgangsspannungen VO+ und VO- vor. In der Abtast- und -halteschaltung 184 sind die Transistoren S1 250 und S2 252 jeweils in Reihe mit den Integrationsknoten NINTA und NINTB 200 und 204 verbunden. Das erste Timingsignal ϕ wird jeweils an die Gates der Transistoren S1 250 und S2 252 angelegt. Während Phase I wird die Differenzialspannung VINT+ und VINT-. an den Integrationsknoten NINTA+ und NINTB- an die Abtast- und -halteschaltung 184 als V0+ und V0- ausgegeben, wenn sich das erste Taktsignal ϕ auf einem hohen Pegel befindet. Wenn ϕ während der Phase II niedrig ist, werden die Transistoren S1 250 und S2 252 inaktiv und die abgetasteten Spannungen V0+ und V0- bleiben aufgrund der inhärenten Kapazität der Abtast- und -halteschaltung 184 jeweils auf den Abtastknoten NSAMPA 260 und NSAMPB. Während Phase III treibt eine Rücksetzschaltung 254 die Abtastausgangsspannung V0+ und V0- jeweils an die Knoten NSAMPA 260 und NSAMPB 262 an die Schaltungsmasse, um die Abtast- und -halteschaltung 184 zurückzusetzen.
  • Verstärker und Latch
  • 5 zeigt ein Schaltbild eines Verstärkers 186 und eines Latch 188 von 3. Der Verstärker 186 verstärkt das Differenzialausgangssignal der Abtast- und -halteschaltung V0+ und V0- um jeweils verstärkte Signale VA+ und VA- während der Phasen II und III zu erzeugen. Eine Verstärker-Stromquelle 270, nämlich PMOS Transistor 272 liefert einen Verstärker-Biasstrom IBIASA an ein Differenzial-PMOS Paar, nämlich Transistoren 274 und 276 als Antwort auf die Biasspannung VBIAS. Die Biasspannung VBIAS ist ausreichend niedrig im Hinblick auf die Versorgungsspannung, um PMOS Transistor 272 in dem Sättigungsbereich zu betreiben.
  • Ein Verstärker-Ausgleichstransistor 278 wird während Phase I aktiv, wenn das erste Taktsignal ϕ sich auf einem hohen Pegel befindet, um die Ausgangssignale VA+ und VA- des Verstärkers 186 auszugleichen, sodass der Verstärker 186 keine Differenzialspannung ausgibt. Während der Phasen II und III ist der Ausgleichstransistor 278 inaktiv, wenn sich das erste Taktsignal ϕ auf einem niedrigen Pegel befindet.
  • Eine Verstärkerladeschaltung 280 zieht einen der Verstärkerausgangssignale VA+ und VA- auf Masse, wenn die Eingangsspannung V0+ oder die Eingangsspannung V0- ausreichend niedrig ist, damit einer der PMOS Transistoren 276 oder 274 aktiv wird. Die Verstärker-Ladeschaltung 280 NMOS Transistorpaar 282, 284 ist jeweils mit den Transistoren des Verstärker-Differenzialpaars 274 und 276 verbunden. Das NMOS Transistorpaar 282, 284 ist derart kreuzgekoppelt, dass beispielsweise wenn die Verstärkerausgangsspannung VA+ hoch ist, das NMOS Transistorpaar 284 inaktiv ist und das NMOS Transistorpaar 282 aktiv ist und zieht die Spannung VA- runter. Jedes NMOS Transistorpaar 282, 284 weist jeweils zwei NMOS Transistoren 286 und 288 sowie 292 und 294 auf, die parallel miteinander verbunden sind.
  • Ein Betreiben des PMOS Transistors 272 als Stromquelle sieht eine hohe Verstärkungsbandbreite für das Latch 188 vor und reduziert die Ausbreitungsverzögerung. Ein Zuführen des Verstärkerbiasstroms IBIASA auf diese Art und Weise verursacht jedoch, dass der Verstärker 186 einen statischen Gleichstrom verbraucht und somit eine statische Leistung verbraucht. Eine statische Leistung stellt die Leistung dar, welche konstant von einer Schaltung unabhängig von der Betriebsart bzw. von dem Modus und Daten verbraucht wird,. Da der Verstärker 186 eine signifikante Menge von statischer Leistung verbraucht, ist der Verstärker 186 nicht geeignet für eine Verwendung in Vorrichtungen welche eine große Anzahl von Empfängern benötigen.
  • Somit ist ein Verstärker wünschenswert, welcher in einem Empfänger verwendet werden kann, welcher statischen Leistungsverbrauch reduziert.
  • Das Latch 188 wird während der Phasen I und II zurückgesetzt und speichert den Ausgang des Verstärkers 186 während der Phase III. Während der Phasen I und II, wenn ψ_b sich auf einem niedrigen Pegel befindet, lädt eine Latch-Ladeschaltung mit PMOS Transistoren 302 und 304 das Differenziallatchausgangssignal VL+ und VL- auf die Versorgungsspannung vor. Während der Phasen I und II wird ein Latchausgangs-Ausgleichstransistor 306 aktiv und bewirkt, dass die Differenziallatchausgangssignale VL+ und VL- die gleichen sind.
  • Während der Phase III, wenn sich ψ_b auf einem hohen Pegel befindet, werden die Latchladeschaltung und der Latchausgangs-Ausgleichstransistor 306 inaktiv. Ein Latcheingangspaar, nämlich NMOS Transistoren 308 und 310 empfangen das Differenzialausgangssignal des Verstärkers 186. Ein erstes kreuzgekoppeltes Paar, nämlich Transistoren 312, 314 speichern die Verstärkerausgangssignale VA+ und VA-. Durchlasstransistoren 316, 318 werden aktiv und liefern das Ausgangssignal des ersten kreuzgekoppelten Paares 312, 314 als Differenziallatchausgangssignale VL+ und VL-. Ein zweites kreuzgekoppeltes Paar, nämlich Transistoren 320, 322 speichert den Zustand der Differenziallatchausgangssignale VL+ und VL-, um die Verstärkung des Latches zu verbessern.
  • Der Ausgang des Latch 188 und somit der Ausgang des Integrationsverstärkers wird zulässig zu Beginn der Phase III. Die Eingangs-Ausgangslatenz des Integrationsverstärkers 180 entspricht der Dauer der Phase I plus der Dauer der Phase II plus der Dauer der Latchausgangsverzögerung vom Beginn der Phase III. Daher verbraucht die Eingangs-Ausgangslatenz einen signifikanten Anteil der Systemtaktperiode. Insbesondere verbraucht die Eingangs-Ausgangslatenz Zeitdauer relativ zu einer Taktzykluszeit von ungefähr zwei Nanosekunden (ns) für Hochgeschwindigkeit-Signalisierungssysteme begrenzt potentiell die Performance des Systems, in welchem der Integrationsempfänger verwendet wird. Somit ist ein Integrationsempfänger mit einer reduzierten Eingangs-Ausgangslatenz wünschenswert.
  • In Computersystemen wird die Anzahl der Datenleitungen des Datenbusses erhöht, um die in einem Taktzyklus übertragene Datenmenge zu erhöhen. Auf dem Chip verwendet jede Leitung des Datenbusses einen Anschluss (Pin) für eine externe Verbindung. Die Anzahl der Anschlüsse (Pins) der Chips sind jedoch begrenzt. Somit ist ein Gerät und ein Verfahren wünschenswert, welches die während eines einzigen Taktzyklusses übertragene Datenmenge erhöht ohne die Anzahl der Ausgangsanschlüsse zu erhöhen wünschenswert.
  • Zusammenfassung der Erfindung
  • Ein Speichersystem verwendet Mehrfachpulsamplitudenmodulation (Multi-PAM)-Ausgangstreiber und Empfänger zum Senden und Empfangen von Multi-PAM Signalen. Ein Multi-PAM Signal weist mehr als zwei Spannungspegel auf, wobei mit jedem Datenintervall ein "Symbol" bei einem der zulässigen Spannungspegel übertragen wird. In einem Ausführungsbeispiel stellt ein Symbol zwei oder mehrere Bits dar. Der Multi-PAM-Ausgangstreiber treibt ein Ausgangssymbol auf eine Signalleitung. Das Ausgangssignal stellt mindestens zwei Bits dar, welche ein höchstwertiges bzw. werthöchstes Bit (most significant bit MSB) und ein niedrigstwertiges Bit (least significant bit LSB) aufweist. Der Multi-PAM Empfänger empfängt das Ausgangssymbol von der Signalleitung und bestimmt das MSB und das LSB.
  • Insbesondere erzeugt ein erster Treiberblock in einem Multi-PAM Ausgangstreiber eine MSB Symbolkomponente, welche das MSB darstellt. Ein zweiter Treiberblock erzeugt ein LSB Symbolkomponente, welche das LSB darstellt. Die LSB Symbolkomponente wird mit der MSB Symbolkomponente kombiniert, um das Ausgangssymbol vorzusehen.
  • In einem Multi-PAM Busempfänger wird ein Eingangssymbol empfangen, welches zwei oder mehrere Bits darstellt bzw. repräsentiert. Jedes Bit ist mit zumindest einer Schwellwertspannung eines Satzes von Schwellwertspannungen assoziiert. Zumindest ein Integrator erzeugt Integrationsspannungen an Integrationsknoten durch Integrieren einer mit dem Eingangssymbol assoziierten Span nung basierend auf einem oder mehreren Schwellwertspannungen des Satzes von Schwellwertspannungen. Zumindest ein Leseverstärker empfängt die Integrationsspannungen des mindestens einen Integrators, um zumindest ein Logiksignal zu erzeugen, welches die Beziehung des Eingangssymbols zu einem Bereich von Spannungen darstellt, welche durch mindestens eine Schwellwertspannung des Satzes von Schwellwertspannungen definiert wird.
  • Gemäß einem anderen Aspekt der Erfindung erzeugt ein Integrator in einem Empfänger integrierte Signale basierend auf den Eingangssignalen und ein Leseverstärker in einem Empfänger führt ein Abtasten und Umwandeln der integrierten Signale in ein Logiksignal durch. Die Kombination des Integrators und des Leseverstärkers reduziert die Eingangs-Ausgangslatenz von der Zeit, bei der ein Eingangssignal gültig ist, zu der Zeit, wenn der Ausgang des Leseverstärkers zulässig ist. Der Empfänger weist einen niedrigen Verbrauch an statischer Leistung und einen breiten Eingangsgleichtaktsbereich auf.
  • Insbesondere akkumuliert der Empfänger eine Ladung zum Produzieren eine Ausgangsspannung während eines Integrationszeitinvalls gemäß dem Dateneingangssignal, tastet die Ausgangsspannung ab und führt ein Halten und Umwandeln der abgetasteten Spannung in ein Logiksignal derart durch, dass das Logiksignal die Polarität des Dateneingangssignals darstellt. Die Eingangs-Ausgangslatenz wird als die Zeit von einem zulässigen Dateneingangssignal zu einem zulässigen Logiksignal definiert. Diese Eingangs-Ausgangslatenz entspricht ungefähr der Integrationszeit plus der Zeit zur Umwandlung der abgetasteten Spannung. Die Eingangs-Ausgangslatenz ist niedriger als die Eingangs-Ausgangslatenz eines oben beschriebenen Empfängers gemäß dem Stand der Technik und führt somit zu einer Verbesserung der Systemperformance.
  • Gemäß einem weiteren Aspekt der Erfindung bereitet ein Vorverstärker das Eingangssignal auf, und führt das aufbereitete Eingangssignal dem Integrator zu.
  • Gemäß einem weiteren Aspekt der Erfindung wird der Vorverstärker mit dem eine Integrationsfunktion aufweisenden Leseverstärker verbunden, anstatt einer Verwendung eines Integrators.
  • In einem System mit einer Vielzahl von Empfängern empfängt jeder Empfänger abgeglichene Takt- bzw. Timingsignale zur Kompensation eines Zeitversatzes (skew) in den empfangenen Signalen. In einem alternativen Ausführungsbeispiel weisen die Empfänger eine Ausgleichsschaltung zum Kompensieren von Intersymbolinterferenzen auf. Gemäß einem weiteren Aspekt der Erfindung entfernt eine Offset-Annulierungsschaltung jegliche durch einen Herstellvorgang hervorgerufene Spannungs-Offsets von fehlangepassten Vorrichtungen in dem Empfänger. Gemäß einem weiteren Aspekt der Erfindung verwendet ein Multiphasenempfängersystem multiple Empfänger, um die Busgeschwindigkeit zu vergrößern.
  • Eine Speichervorrichtung weist den Integrationsempfänger der vorliegenden Erfindung auf.
  • Kurzbeschreibung der Zeichnung
  • Diese oder andere Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf die beigefügte Zeichnung und die beigefügten Ansprüche näher erläutert.
  • 1 zeigt ein Schaltbild eines Abtastempfängers gemäß dem Stand der Technik,
  • 2 zeigt ein Timingdiagramm des Abtastempfängers von 1,
  • 3A zeigt ein Blockdiagramm eines Integrationsempfängers gemäß dem Stand der Technik,
  • 3B zeigt ein Timingdiagramm der durch den Integrator von 3A verwendeten Steuersignalen,
  • 4 zeigt ein Schaltbild eines Integrators und einer Abtast- und -halteschaltung, welche in dem Integrationsempfänger von 3A verwendet werden,
  • 5 zeigt ein Schaltbild eines Verstärkers und eines Latch des Integrationsempfängers von 3A,
  • 6 zeigt ein Blockdiagramm eines Speichercontrollers und Speichern, welche einen Integrationsempfänger und einen Busausgangstreiber gemäß der vorliegenden Erfindung verwenden,
  • 7A zeigt ein Blockdiagramm eines Integrationsempfängers von 6 gemäß einem Ausführungsbeispiel der Erfindung,
  • 7B zeigt ein Blockdiagramm eines Integrationsempfängers von 6, welcher Daten auf abwechselnden Flanken eines Taktsignals gemäß einem weiteren Ausführungsbeispiel der Erfindung empfängt,
  • 8 zeigt ein Timingdiagramm des Integrationsverstärkers von 7A,
  • 9 zeigt ein Blockdiagramm eines Integrationsempfängers von 6 gemäß einem alternativen Ausführungsbeispiel der vorliegenden Erfindung,
  • 10 zeigt ein Schaltbild eines Vorverstärkers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung von 7A;
  • 11A zeigt ein Blockschaltbild eines Integrators gemäß einem Ausführungsbeispiel der Erfindung von 7A und 9,
  • 11B zeigt ein Schaltbild eines Integrators gemäß einem Ausführungsbeispiel der vorliegenden Erfindung der 7A und 9,
  • 11C zeigt ein Schaltbild eines Integrators von 11B, welcher zum Empfang von zwei Differenzialausgangssignalen des Vorverstärkers von 10 gemäß dem Integrator von 7A modifiziert ist,
  • 12 zeigt ein Schaltbild eines Integrators gemäß einem alternativen Ausführungsbeispiel der Erfindung von 7A,
  • 13 zeigt ein Schaltbild eines Integrators von 7A gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung,
  • 14A zeigt ein Schaltbild eines Leseverstärkers und eines Latches gemäß einem Ausführungsbeispiel der vorliegenden Erfindung von 7A und 9,
  • 14B zeigt ein Schaltbild eines Leseverstärkers und Latches gemäß einem alternativen Ausführungsbeispiel der vorliegenden Erfindung von den 7A und 9,
  • 15 zeigt ein Schaltbild eines weiteren Ausführungsbeispiels eines Integrationsempfängers, welcher den Vorverstärker von 10 und einen Leseempfänger gemäß der vorliegenden Erfindung aufweist,
  • 16 zeigt ein Timingdiagramm von abgeglichenen Vorlade- und Lesessignalen zur Erzeugung eines zuverlässigen Datenfensters für den Integrationsempfänger von 7A,
  • 17A zeigt ein Timingdiagramm eines alternativen Ausführungsbeispiels eines zuverlässigen Datenfensters für eine Integration von 16,
  • 17b zeigt ein Blockdiagramm einer Schaltung zur Erzeugung eines zuverlässigen Datenfensters von 17A,
  • 17C zeigt ein Timingdiagramm eines weiteren alternativen Ausführungsbeispiels zur Definierung eines zuverlässigen Datenfensters zur Integrierung,
  • 17D zeigt eine Schaltung zur Implementierung des Timingdiagramms von 17C,
  • 18 zeigt ein Blockdiagramm der Verteilung eines Systemtaktes in einer Busarchitektur mit mehreren Verstärkern,
  • 19 zeigt ein Timingdiagramm des Systemtakts und beispielhafte Datensignale der Busarchitektur von 18,
  • 20 zeigt ein Blockdiagramm eines Abgleichssystems zum Abgleichen des Timings der Vorlade- und Lesesignale des Integrationsempfängers von 18,
  • 21 zeigt ein Timingdiagramm für das Abgleichsystem von 20,
  • 22 zeigt ein Schaltbild eines Elementes mit einstellbarer Verzögerung des Abgleichssystems von 20,
  • 23A zeigt ein alternatives Ausführungsbeispiels eines Abgleichssystems zum Einstellen des Timings für jeden Empfänger in einem System mit mehreren Integrationsempfängern,
  • 23B zeigt ein Timingdiagramm für die Schaltung von 23A,
  • 24 zeigt ein Blockdiagramm einer Multiphasenbusarchitektur unter Verwendung von vier Integrationsempfängern gemäß der vorliegenden Erfindung,
  • 25 zeigt ein Timingdiagramm der Multiphasenbusarchitektur von 24,
  • 26A zeigt ein Schaltdiagramm einer Ausgleichsschaltung zur Kompensation von Intersymbol-Interferenzen gemäß einem weiteren Ausführungsbeispiels des Integrationsempfängers von 7A,
  • 26B ein beispielhaftes äquivalentes Schaltbild zur Veranschaulichung der Komponenten von 26A, welche einen Spannungsteiler ausbilden,
  • 26C ein beispielhaftes äquivalentes Schaltbild der Schaltung von 26B als ein Spannungsteiler,
  • 27A zeigt ein Schaltbild einer Spannungs-Offset-Annulierungsschaltung für den Integrationsempfänger gemäß einem weiteren Ausführungsbeispiel des Integrationsempfängers von 7A,
  • 27B zeigt eine beispielhafte äquivalente Schaltung der Schaltung von 27A als ein Stromteiler,
  • 28A zeigt einen Graphen einer akkumulierten Spannung zwischen den Integrationskonten des Integrators der vorliegenden Erfindung, wenn ein Systemtakt mit einem Arbeitszyklus von 50 Prozent integriert wird,
  • 28B zeigt ein Schaltbild eines Phasendetektors, welcher statische Stromquellen in dem Integrator der vorliegenden Erfindung hinzufügt, um die Phase des Systemtaktes zu bestimmen,
  • 28C zeigt einen Graphen einer Spannung zwischen den Integrationsknoten der Schaltung von 28B,
  • 28D zeigt ein Schaltbild eines Phasendetektors, welcher die Kapazität eines kapazitiven Elementes des Integrators der vorliegenden Erfindung erhöht, um die Phase Systemtaktes zu bestimmen,
  • 29 zeigt einen Graphen eines Übergängen zwischen Datenbits in einem Multi-PAM System, welches Spannungspegel von zwei Datenbits unter Verwendung einer Gray-Codierung codiert,
  • 30 zeigt ein Schaltbild eines Multi-PAM Ausgangstreibers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung,
  • 31 zeigt ein Schaltbild eines Multi-PAM Ausgangstreibers gemäß einem weitere Ausführungsbeispiel der Erfindung,
  • 32A zeigt einen Graphen einer gds-Verzerrung,
  • 32B zeigt die Datenbits nicht in einem Gray-Code und den Effekt der gds-Verzerrung auf die Ausgangsspannung des Ausgangstreibers,
  • 32C zeigt die Datenbits in Gray-Code und den Effekt einer gds-Verzerrung auf die Ausgangsspannung des Ausgangstreibers,
  • 33A zeigt ein Schaltbild eines Multi-PAM-Ausgangstreibers, welcher die gds-Verzerrung korrigiert,
  • 33B zeigt ein Schaltbild eines alternativen Ausführungsbeispiels einer Kombinationslogikschaltung von 33A,
  • 34 zeigt ein Schaltbild einer Schaltung zum Reduzieren eines Schaltrauschens an einem Ausgangsanschluss,
  • 35 zeigt ein Schaltbild eines Multi-PAM-Ausgangstreibers, welcher die gds-Verzerrung gemäß 33A korrigiert und das Schaltrauschen gemäß 34 reduziert,
  • 36 zeigt ein Schaltbild eines alternativen Ausführungsbeispiels eines Multi-PAM-Ausgangstreibers, welcher die gds-Verzerrung korrigiert,
  • 37A zeigt ein Schaltbild eines Multi-PAM Ausgangstreibers, welcher die gds-Verzerrung korrigiert und eine Stromsteuerung vorsieht,
  • 37B zeigt ein Schaltbild eines Satzes von gestapelten (stacked) Transistorpaaren der Schaltung von 37A,
  • 38 zeigt ein Schaltbild einer Stromsteuer-Kalibrierungsschaltung, welche die Stromsteuerbits von 37A einstellt,
  • 39A und 39B zeigen ein Flussablaufdiagramm eines Verfahrens zur Kalibrierung der Stromsteuerbits unter Verwendung der Schaltung von 38 für den Ausgangstreiber von 37A,
  • 40 zeigt ein Blockdiagramm eines Multi-PAM-Empfangssystems,
  • 41 zeigt ein Blockdiagramm des MSB und LSB Empfängers von 40, welcher einen Vorverstärker zum Vergleich einer Eingangsspannung mit einer Referenzspannung für gradzahlige und ungradzahlige Daten verwendet,
  • 42 zeigt ein Blockdiagramm eines alternativen Ausführungsbeispiels des MSB und LSB Empfängers von 40, welches keinen Vorverstärker verwendet und die Eingangsspannung mit der Referenzspannung in dem Integrator für gradzahlige und ungradzahlige Daten verwendet,
  • 43 zeigt einen Schaltplan eines Multi-PAM Empfängers für ungradzahlige Daten gemäß einem Ausführungsbeispiel der vorliegenden Erfindung,
  • 44 zeigt ein Schaltbild eines Vorverstärkers für den Mulit-PAM Receiver gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung,
  • 45A zeigt ein Schaltbild eines NMOS Multi-PAM-Vorverstärkers gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung,
  • 45B zeigt ein Schaltbild eines POMS Multi-PAM-Vorverstärkers gemäß einem alternativen Ausführungsbeispiel der Erfindung,
  • 46 zeigt ein Schaltbild eines 4-PAM Vorverstärkers für das höchstwertigste Bit,
  • 47 zeigt ein Schaltbild eines Mulit-PAM Integrators gemäß einem Ausführungsbeispiel eines LSB gefalteten Integrators von 41,
  • 48 zeigt eine Tabelle zur Veranschaulichung der Korrespondenz zwischen den Eingangssignal-Spannungspegeln und den Strömen in dem Integrator von 47,
  • 49 zeigt ein Schaltbild eines On-Chip Multi-PAM Referenzspannungsgenerators,
  • 50 zeigt ein Schaltbild einer Empfängertaktschaltung von 40,
  • 51 zeigt ein Schaltbild eines Empfängerverzögerungsgenerators von 50,
  • 52A zeigt ein Schaltbild eines Chips, welcher das Multi-PAM Empfangssystem der vorliegenden Erfindung verwendet,
  • 52B zeigt ein Blockdiagramm eines Chips, welcher das Multi-PAM Empfangssystem der vorliegenden Erfindung gemäß einem alternativen Ausführungsbeispiel verwendet,
  • 53 zeigt ein Diagramm einer Schaltung zum automatischen Detektieren einer Multi-PAM Betriebsart,
  • 54A zeigt ein Diagramm beispielhaften Slave-Vorrichtung, welches dazu in der Lage ist, entweder 2-PAM oder 4-PAM gemäß einem Ausführungsbeispiel der Erfindung zu betreiben,
  • 54B zeigt ein Diagramm eines Datenbusses, welches bei 2-PAM unter Verwendung der Vorrichtung von 54A betrieben wird,
  • 54C zeigt ein Diagramm eines Datenbusses, welcher bei 4-PAM unter Verwendung der Vorrichtung von 54A betrieben wird,
  • 55 zeigt ein Blockdiagramm eines Multi-PAM-Bussystems,
  • 56 zeigt ein Flussablaufdiagramm eines Verfahrens zum Bestimmen einer Multi-PAM-Betriebsart als eine Funktion der Fehlerrate,
  • 57 zeigt ein Flussablaufdiagramm eines Verfahrens zur Fehler-Wiederherstellung für ein Multi-PAM-System,
  • 58 zeigt ein Blockdiagramm einer Signalleitung eines bidirektionalen Busses, welcher simultan Signale in beide Richtungen überträgt, welcher den Multi-PAM-Empfänger der vorliegenden Erfindung verwendet,
  • 59 zeigt ein Timingdiagramm zur Veranschaulichung einer Überlagerung von Signalen in einem bidirektionalen Bus von 58,
  • 60A zeigt ein Diagramm eines idealen Augenmusters, welches während eines Testens eines Multi-PAM-Empfängers zur Bestimmung der Betriebsgrenzen erzeugt wurde, und
  • 60B zeigt ein Diagramm einer Kombination von Augenmustern von 60A.
  • Detaillierte Beschreibung der bevorzugten Ausführungsbeispiele
  • In 6 verbindet ein Bus 320 einen Speichercontroller 321 mit einem Speicher 322. Der Bus 320 wird aus Signalleitungen 320-1, 320-2 gebildet, welche Adressen, Daten und Steuersignale übertragen. Auf jeder integrierten Schaltung 321, 322 werden die Adress-, Daten- und Steuersignale externen Verbindungen, sogenannte Stifte, bzw. Pins, zugeführt und werden hiervon ausgegeben und der Bus 320 verbindet die entsprechenden Stifte, bzw. Pins. Der Bus 320 kann als Leiterbahnen auf einer Leiterplatte, als Drähte oder Kabel und Verbindungen bzw. Stecker implementiert werden. Jede dieser integrierten Schaltungen 321, 322 weist Busausgangs-Treiberschaltungen 322 auf, welche die Stifte bzw. Pins verbinden, um eine Schnittstelle mit dem Bus 320 zu bilden, um Signale an andere der integrierten Schaltungen zu übertragen. Insbesondere übertragen die Busausgangstreiber 323 in dem Speichercontroller 321 und in den Speichern 322 Daten über den Bus 320. Jeder Busausgangstreiber 323 treibt eine einzelne Signalleitung des Busses 320. Beispielsweise treibt der Busausgangstreiber 323-1 in dem Speichercontroller 321 die Busleitung 320-1. Der Bus unterstützt die Signalisierung mit Eigenschaften, welche eine Funktion von vielen Faktoren darstellt, wie beispielsweise die Geschwindigkeit des Signaltaktes, die Buslänge, die Strommenge, die die Ausgangstreiber treiben können, die Versorgungsspannung, der Abstand und die Breite der Drähte oder Leiterbahnen, welche den Bus 320 ausbilden, das physikalische Layout des Busses an sich und der Widerstand des Abschlusswiderstandes Z0, welcher mit jedem Bus verbunden ist.
  • Zumindest eine Untergruppe der Signalleitungen sind mit den Pull-up Widerstand Z0 verbunden, welcher mit einer Abschlussspannung VTERM verbunden ist. In einigen Systemen sind alle Leitungen mit Pull-up Widerstände Z0 verbunden, welche mit einer Abschlussspannung VTERM verbunden sind. Die Abschlussspannung VTERM kann sich von der Versorgungsspannung VDD unterscheiden. In einem Ausführungsbeispiel beträgt die Versorgungsspannung VDD 2,5 Volt, die Abschlussspannung VTERM entspricht 1,8 Volt, die Busspannung für ein Signal auf einem niedrigen Pegel VOR entspricht 1,0 Volt und der Spannungshub bzw. Spannungsauslenkung (voltage swing) beträgt 0,8 Volt. Der Widerstand des Abschlusswiderstandes Z0 entspricht 28 Ohm.
  • Die Ausgangstreiber 323 sind zum Treiben des Busses 320 mit einer vorbestimmten Strommenge ausgelegt und die Busempfänger 324 sind zum Empfangen des von dem Bus-treiber 323 über den Bus 320 gesendeten Signals ausgelegt. In einer Vorrichtung empfängt jeder Busempfänger 324 Signale von einer Signalleitung des Bus 320. Die Busempfänger 324 stellen Integrationsempfänger (integrating receivers) gemäß der vorliegenden Erfindung dar.
  • In einem Ausführungsbeispiel stellen die Speicher direkt Zugriffsspeicher (Random Access Memories RAM) dar. In einem alternativen Ausführungsbeispiel stellen die Speicher Festwert-Speicher (Read-only Memories ROM) dar. Alternativ dazu sind die Busausgangstreiber 323 und die Busempfänger 324 der vorliegenden Erfindung ebenfalls in anderen Halbleitervorrichtungen implementiert, welche einen Bus zum Verbinden verschiedener Arten von integrierten Schaltungen wie beispielsweise Mikroprozessoren und Plattenlaufwerkcontroller verwenden.
  • In einem beispielhaften Speichersystem von 6 liefert ein Speichercontroller 321 eine Adresse an den Speicher 322-1 unter Verwendung der Signalleitung 320-1, um ein Bit der Adresse zu übertragen. Der Übersichtlichkeit halber sind die anderen Signalleitungen nicht gezeigt, welche die Adresse übertragen. In dem Speicher 322-1 empfängt ein Busempfänger 324-3 das Adressbit und leitet die empfangene Adresse an einen Decoder 325 weiter. Um die gesamte Adresse zu empfangen, empfängt der Decoder 325 Adressbits von einer Vielzahl von Busempfängern 324. Der Decoder 325 erzeugt ein Signal zum Zugreifen auf Daten, welche in einer bestimmten Zeile und Spalte des Speicherzellenarrays gespeichert sind. Als Antwort auf andere Steuersignale von dem Bus 320 und dem Decoder 325 für eine Leseoperation, liefert das Speicherzellenarray 326 Daten der gewünschten Adresse an einen Eingangs/Ausgangs(E/A)-Puffer 327, welcher die Daten an den Bus 320 über den Ausgangstreiber 323-4 liefert. Obwohl Daten mit einer Vielzahl von Signalleitungen und Empfängern bzw. Mehrfachsignalleitungen und Mehrfachempfängern zugeführt werden, wird der Einfachheit halber lediglich eine Signalleitung zum Liefern der Daten gezeigt. Für eine Schreiboperation liefert der Speichercontroller 321 eine Adresse, welches den Speicherzellenarray 326 über den Decoder 325 wie oben beschrieben erreicht. Der Speichercontroller 321 liefert ebenfalls Datensignale über den Ausgangstreiber 323-2 an den Bus 320. Der Speicher 322-1 empfängt die Datensignale über den Empfänger 324-4 und leitet die Daten an das Speicherzellenarray 326 zum Speichern über den E/A-Puffer 327 weiter.
  • Obwohl ein Bus gemäß 6 beschrieben worden ist, welcher eine Strombetriebsartsignalisierung verwendet bzw. eine Strommodussignalisierung, kann das Gerät und das Verfahren gemäß der vorliegenden Erfindung in jedem Signalisierungssystem verwendet werden, in dem wünschenswert ist, zwischen Signalen mit unterschiedlichen Spannungspegeln zu unterscheiden.
  • 7A veranschaulicht einen Integrationsempfänger 330 gemäß einem Ausführungsbeispiel der Erfindung. Der Integrationsempfänger 330 weist einen breiten Gleichtaktbereich, einen großen Ausgangsspannungshub und eine niedrige Eingangs-Ausgangslatenz auf. In dem Integrationsverstärker 330 sind ein Vorverstärker 320, ein Integrator 334 und ein Leseverstärker und Latch 336 in Reihe geschaltet. Der Vorverstärker 332 empfängt Differenzialeingangssignale VIN 342 und VIN_B 344 und erzeugt jeweils zwei Differenzialausgangssignalpaare VPDATA und VPDATA_B, VNDATA und VNDATA_B, 346 und 348. Die Eingangssignale VIN 342 und VIN_B 344 werden extern hinsichtlich der Vorrichtung vorgesehen, welche den Integrationsempfänger 330 implementiert. Insbesondere sind die Eingangssignale VIN 342 und VIN_B 344 von einem Bus und können Steuer-, Adress- oder Datensignale darstellen.
  • Der Integrator 334 integriert Strom basierend auf Differenzialausgangssignalen 346, 348 von dem Vorverstärker 332 und einem Vorladesignal 352, um jeweils Differenzialintegrationsspannung VA, VB, VC und VD an den Knoten A, B, C und D zu erzeugen. Insbesondere integriert der Integrator 334 den Strom basierend darauf, ob eine Differenzialeingangsspannung größer als die andere Differenzialeingangsspannung ist. Die Differenzialintegrationsspannungen bilden jeweils Paare 354, 356 VA und VB, VC und VD. Als Antwort auf das Lesesignal 358 liest der Leseverstärker und Latch 336 das Differenzialintegrationsspannungspaar VA und VB 354, VC und VD 356 und wandelt die Integrationsspannungen in CMOS Ausgangssignale VOUT 360, VOUT_B 362 zur Verwendung in nachfolgenden Stufen der Schaltungen bzw. Schaltungsanordnung um.
  • In einem Ausführungsbeispiel wird jedes Differenzialeingangssignal VIN 342 und VIN_B 344 auf einer separaten Signalisierungsleitung des Datenbusses vorgesehen, beispielsweise eine volle Differenzialsignalisierung. Dies verdoppelt jedoch die Anzahl der Signalleitung des Datenbusses und verdoppelt die Anzahl der Pins bzw. Stifte der Vorrichtung. In einem weiteren Ausführungsbeispiel wird ein einzelnes Eingangssignal auf einer Signalleitung eines Busses vorgesehen. In einem alternativen Ausführungsbeispiel wird ein "single-ended" Signalisierungsschema verwendet, wobei VIN 342 direkt von einer Signalisierungsleitung auf dem Datenbus empfangen wird und eine vorbestimmte Referenzspannung wird an den Vorverstärker anstatt des Komplements des Eingangssignals VIN_B 344 angelegt.
  • 7b veranschaulicht ein alternatives Ausführungsbeispiel des Integrationsempfängers von 6, welches den Datendurchsatz durch Integrieren während der beiden Phasen des Systemtaktes weiter erhöht. 7B entspricht im Wesentlichen 7A mit der Aufnahme von zwei zusätzlichen Integrations-Leseverstärker-Latchblocks 333. Der Integrationsempfänger von 7A wird nachfolgend ebenfalls gemäß 41 beschrieben.
  • Wie bereits gemäß der Schaltung von 2 angeführt, wird die Schaltung von 7B auf entgegengesetzten bzw. komplementären Taktflanken betrieben, um gradzahlige Datenwerte und ungradzahlige Datenwerte zu lesen und zu speichern (Latch). Beispielsweise werden ungradzahlige Datenwerte in Antwort auf einen Satz von Flanken des Systemtaktes gelesen und gespeichert (Sense and Latch) und gradzahlige Datenwerte werden in Antwort auf komplementäre Flanken des einen Satzes von Flanken des Systemtaktes gelesen und gespeichert.
  • Gemäß 8 reduziert das Timing des Integrationsempfängers 330 die Eingangs-Ausgangslatenz verglichen mit dem Empfänger von 3A. 8 zeigt die Beziehung zwischen einem Systemtakt 364, dem Eingangssignal VIN 342, dem Vorladesignal 352, dem Lesesignal 358 und der Integrationsempfänger-Ausgangsspannung VOUT Das Timingdiagramm für VIN 342 und VOUT 360 kann ebenfalls auf die komplementären Signale VIN_B 344 und VOUT_B 362 angewendet werden. Der Einfachheit halber sind VIN_B 344 und VOUT_B 362 nicht gezeigt.
  • Das Vorladesignal 352 definiert zwei Phasen der Aktivität für den Integrator 334, nämlich Integrieren 372 und Vorladen 374. Das Lesesignal 358 definiert zwei Phasen der Aktivität für den Leseverstärker und Latch 336 nämlich Halten und Lesen 376 und Vorladen 378. Zwei Timingereignisse definieren die Grenzen dieser Phasen. Das erste Timingereignis stellt das Auslösen des Vorladens 380 dar, welches die Integrationsphase startet, während der Integrator 334 das Eingangssignal von dem Vorverstärker 332 integriert. Das zweite Timingereignis stellt die Lese-Aktivierung 382 für den Leseverstärker 336 dar, welches bewirkt, dass der Leseverstärker und Latch 336 die Differenzialintegrationsspannungen von dem Integrator 334 auflösen und die Ergebnisse halten. Die Integrationsphase 372 des Integrators 334 (7) überlappt in die Halte- und -lesephase 372 des Leseverstärkers 336 (7), um ein stabiles Eingangssignal an den Leseverstärker und Latch 336 (7) vorzusehen. Aufgrund des Überlapps zwischen der Halte- und -lesephase 376 und der Integrationsphase 372 aus der Perspektive des Leseverstärkers 336 (7) wird die Integration beendet, wenn der Leseverstärker 336 (7) in Antwort auf die Anstiegsflanke des Lesesignals 358 aktiviert wird, selbst wenn der Integrator 334 weiterhin integriert. Der Ausgang des Leseverstärkers und Latch 336, nämlich VOUT 360 und VOUT_B 362 ist kurz nach der Leseaktivierung 382 gültig, wodurch die Eingangs-Ausgangslatenz 384 des Integrationsempfängers durch Eliminierung der separaten Haltephase reduziert wird.
  • Das Timing des Integrationsempfängers reduziert die Eingangs-Ausgangslatenz da keine Timingflanke den Fluss der gelesenen Daten nach der Leseaktivierung 382 steuert. Die Ausgangsspannungen VOUT 360 und VOUT_B 362 sind nach der Ausbreitungsverzögerung (die Takt-zu-Q Verzögerung) des Leseverstärkers und Latch erhältlich, wo die Takt-zu-Q Verzögerung mit der Leseaktivierung 382 beginnt. Auf diese Art und Weise wird die Eingangs-Ausgangslatenz des Empfängers reduziert. Wie in 8 gezeigt, ist die Eingangs-Ausgangslatenz 384 wesentlich geringer als die Periode des Systemtaktes 364. Da die Eingangs-Ausgangslatenz reduziert wird, kann die Performance des Systems erhöht werden.
  • In 9 eliminiert ein alternatives Ausführungsbeispiel eines Integrationsempfängersystems 390 der vorliegenden Erfindung den Vorverstärker 332 von 7 und der Integrator 334 und der Leseverstärker 336 wird wie oben beschrieben verwendet. Anstatt Eingangssignale von dem Vorverstärker zu empfangen, empfängt der Integrator 745 die Eingangssignale VIN 342 und VIN_B 344 direkt von einem externen Datenbus auf beiden differenziellen Eingangspaaren 346, 348. Mit anderen Worten die Leitungen, welche Differenzialeingangssignale VNDATA und VPDATA (7) empfangen, empfangen nun das Eingangssignal VIN 342 (9) und die Leitungen, welche Differenzialeingangssignale VNDATA_B und VPDATA_B (7) empangen nun VIN_B 344 (9). Der Leseverstärker 336 sieht den Ausgang des Integrationsempfängers VOUT 360 und VOUT_B 362 zur Verwendung durch nachfolgende Schaltungsstufen vor. Das Timingdiagramm gemäß 8 gilt ebenfalls für das Blockdiagramm von 9.
  • Durch Eliminierung des Vorverstärkers kann die Eingangs-Ausgangslatenz weiter reduziert werden, da das Vorladen früher in dem Datenzyklus festgestellt werden kann, da der Eingang des Integrator früher gültig wird. Der Integrationsempfänger 390 hat ebenfalls die Schaltungskomplexität reduziert, verwendet weniger Leistung, Chipfläche wird gespart und der Integrationsempfänger ist kostengünstiger als der Integrationsempfänger von 7.
  • Nachfolgend werden die Schaltungen beschrieben, welchen jeden Block in den 7 bis 9 implementieren.
  • Vorverstärker
  • 10 veranschaulicht den Vorverstärker von 7 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der Vorverstärker 332A verbessert den Betrieb des Integrationsempfängers durch Reduzierung seiner Empfindlichkeit gegenüber Asymmetrien in dem Eingangsspannungshub, indem aufbereitete Signale an den Integrator basierend auf dem Eingangssignal geliefert werden. Asymmetrische Hübe bzw. Auslenkungen in der Integrator-Eingangsspannung kann Fehler in der Ausgangsspannung und Timing hervorrufen. Der Vorverstärker 332A erlaubt eine Reduzierung des Spannungshubs des Eingangssignals während ein gesättigter Integratorbetrieb für einen gegebenen Integrationsstrom und Integrationskondensator aufrechterhalten wird, da der Vorverstärker 332A eine Verstärkung vorsieht. Als weiterer Vorteil hilft der Vorverstärker 332A dabei sicherzustellen, dass die Eingänge des Integrators eine Gleichtaktspannung aufweist, welche ausreichend ist, um einer gesättigten Stromsteuerung sowie eine Stromquellensättigung in dem Integrator aufrechtzuerhalten. Eine voll gesättigte Stromsteuerung verbessert die Verstärkung des Integrators.
  • In "single-ended" Signalisierungsschema, in welchem ein Eingang eine feste Referenzspannung anstatt des Komplements des Eingangssignals aufweist, reduziert der Vorverstärker 332A Timing-Offsets, da der Vorverstärker 332A "pseudo-differenziell" Ausgangssignale vorsieht, in welchen Ausgänge differen ziell erscheinen. Wie oben definiert stellt der Gleichtakt von zwei Signalen einen Mittelwert von zwei Signalen dar. Der Gleichtakt des pseudodifferenzial Ausgangssignals ändert sich für "single-ended" Signalisierungsschema. Im Gegensatz dazu bleibt der Gleichtakt für Differenzialsignalisierung unter Verwendung von VIN 342 und VIN_B 344 im Wesentlichen unverändert. Eine Verwendung eines Vorverstärkers in einem "single-ended" Signalisierungsschema sieht Ausgangssignale vor, welche Differenzialausgangssignale genauer approximieren und somit die Effekte des Gleichtaktes reduzieren.
  • Der Vorverstärker 332 von 10 empfängt externe Eingangssignale VIN und VIN_B 342 und 344. Der Vorverstärker 332A weist zwei Verstärkerbereiche, nämlich den p-Bereich 402 und den n-Bereich 404 auf. Jeder Verstärkerbereich 402, 404 empfängt beide Eingangssignale VIN und VIN_B 342 und 344 jeweils. Der p-Bereich 402 sieht Differenzialausgänge VPDATA 346-1 und VPDATA_B vor. Der n-Bereich sieht Differenzialausgänge VNDATA 348-1 und VNDATA_B 348-2 vor.
  • In dem p-Bereich 402 weist ein p-Bereichsverstärker 406 ein Differenzial PMOS Paar auf, welches die Eingangssignale VIN 342 und VIN_B 344 differenziell empfängt. Das Differenzial PMOS Paar weist PMOS Transistoren 408 und 410 auf. Eine PMOS Stromquelle 412 ist zwischen den Source des Transistors des PMOS Paares 406 und der Versorgungsspannung VDD gekoppelt. Die PMOS Stromquelle 412 stellt einen PMOS Transistor 414 dar, welcher auf eine PMOS Biasspannung VBIASP anspricht, welche einen PMOS Biasstrom IBIASP bestimmt.
  • NMOS Ladetransistoren 416, 418 werden jeweils zwischen den Drain der PMOS Transistoren des PMOS Paares 408, 410 und Masse (ground) gekoppelt. Das Gate jedes NMOS Ladetransistors 414, 416 wird mit der Versorgungsspannung VDD gekoppelt, sodass die NMOS Ladetransistoren 414, 415 in einem linearen Bereich als Widerständebetrieben werden. Alternativ dazu können Widerstände verwendet werden. Der Differenzialausgang des p-Bereichsverstärker VPDATA 346-1 und VPDATA_B 346-2 wird an die Drain der Transistoren des PMOS Paares 408, 410 angelegt. Vorzugsweise ist die Gleichtaktspannung der Eingangssigna le VIN 342, VIN_B 344 während der Operation des p-Bereichsverstärkers 402 niedrig hinsichtlich der Versorgungsspannung, beispielsweise zwischen Masse und VDD/2.
  • In einem n-Bereichsverstärker 422 empfängt ein Differenzial NMOS Paar von NMOS Transistoren 424, 426 die Eingangssignale VIN 342 und VIN_B 344 differenziell. Eine NMOS Stromquelle 428 ist zwischen den Source des NMOS Transistorpaares 424, 426 und Masse (circuit ground) gekoppelt. Die NMOS Stromquelle 428 stellt einen NMOS Transistor 430 dar, welcher auf eine NMOS Biasspannung VBIASN anspricht, welche einen NMOS Biasstrom IBIASN bestimmt. PMOS Ladetransistoren 432 und 434 sind jeweils zwischen den Drain der NMOS Transistoren des Differenzial NMOS Paares 424, 426 und Masse gekoppelt und arbeiten in einem linearen Bereich. Das Gate jedes PMOS Ladetransistors 432, 434 ist mit Masse verbunden. Die Ausgänge VNDATA 348-1 und VNDATA_B 348-2 des n-Bereichsverstärkers 404 werden an die Drain der Transistoren des NMOS Paares 424, 426 angelegt. Vorzugsweise ist die Gleichtaktspannung der Eingangssignale VIN 342, VIN_B 344 während des Betriebs des n-Bereichsverstärkers 404 hoch hinsichtlich Masse beispielsweise zwischen VDD/2 und VDD.
  • Eine Verwendung von zwei differenziellen Verstärkerbereichen 402, 404 resultiert in einem Vorverstärker, welcher dazu in der Lage ist, einen breiten Bereich von Eingangsgleichtaktspannungen handzuhaben, welcher zumindest einem Bereich zwischen der Versorgungsspannung VDD und Masse entspricht. Die Biasspannung VBIASP und VBIASN werden ausgewählt, um die Stromquellentransistoren in Sättigung zu betreiben und um einen Gleichtaktbereich zwischen Null (Masse) und der Versorgungsspannung VDD vorzusehen. Alternativ dazu können die Versorgungsspannungen ausgewählt werden, nicht entweder mit einem oder beiden Stromquellentransistoren in Sättigung zu operieren, um Eingangsspannungsschwellenwerte auszuwählen. In einem weiteren alternativen Ausführungsbeispiel werden die Biasspannungen während des Betriebs eingestellt, um den Gleichtaktbereich dynamisch zu ändern.
  • Integrator
  • Gemäß 11A sieht die vorliegenden Erfindung einen Integrator 334A mit einem breiten Gleichtaktbereich und einem großen Ausgangsspannungshub gemäß einem Ausführungsbeispiel vor. Der Integrator 334A erzeugt Differenzialausgangsspannungen VA und VB, VC und VD welche proportional zu einer vorbestimmten Integrationsstrommenge I anstatt der Eingangsspannung ist. Im Ansprechen auf die Spannung des Eingangssignals VIN 342 steuern die erste und zweite Stromsteuerschaltungen 432, 434 den vorbestimmten Integrationsstrom zum Laden oder Entladen eines Paars von kapazitiven Elementen 436, 438 welche Rücken an Rücken verbunden sind. Insbesondere die Stromsteuerschaltungen 432, 434 laden und entladen die Knoten 436A und 436B und 438A und 438B jeweils der kapazitiven Elemente 436, 436 über die erste und zweite Integratorstromquelle 439, 440.
  • Da die erster Stromsteuerschaltung 432 mit PMOS Transistoren und die zweite Stromsteuerschaltung 434 mit NMOS Transistoren implementiert ist, weist wie nachstehend erläutert der Integrator 334 einen weiten Gleichtaktbereich auf und ist somit auf einen breiteren Bereich von übertragenen Daten anwendbar. Zusätzlich hierzu sieht die Erfindung durch Integrierung der beiden Seiten der kapazitiven Elemente 436, 438 einen größeren Ausgangsspannungshub vor und somit kann eine größere Spannungsverstärkung dann erhalten werden, wenn eine Seite der kapazitiven Elemente 436, 438 mit einer festen Spannung in einer konventionellen Konfiguration verbunden ist. Da jede der Stromsteuerschaltungen 432, 434 die Rücken-an-Rücken angeordneten kapazitiven Elemente 436, 438 integrieren können, ist der Integrator 334 weniger empfindlich im Hinblick auf eine Asymmetrie in dem Eingangssignal, wenn die Spannung des Eingangssignals VIN 342 außerhalb eines Bereiches liegt, welcher eine der Stromsteuerschaltungen aktiviert.
  • Der Integrator 334 wird nachfolgend hinsichtlich des Schaltbildes von 11B und 11C beschrieben und wird dann detaillierter hinsichtlich des Schaltbildes von 12 beschrieben. Die Integratoren 334A und 334B in den 11A und 11B entsprechen jeweils dem Integrator 334 von 9.
  • In 11B ist der Integrator 334A von 11A detaillierter gezeigt. Der Integrator 334B empfängt direkt die Differenzialeingangssignale VIN 342 und VIN_B 344 und gibt zwei Differenzialspannungspaare VA und VB, VC und VD aus. Die erste Stromsteuerschaltung 432 weist eine PMOS Transistorpaar 442, 444 und die zweite Stromsteuerschaltung 434 weist ein NMOS Transistorpaar 446, 448 auf. Die Stromsteuerschaltungen 432, 434 empfangen die Eingangssignale VIN 342 und VIN_B 344. Die erste Integratorstromquelle 439 ist zwischen dem Source PMOS Transistoren 442, 444 und die Versorgungsspannung VDD gekoppelt und liefert einen Strom IINT1. Die zweite Integratorstromquelle 440 ist zwischen dem Source der NMOS Transistoren 446, 448 und Masse gekoppelt und dient als Senke für eine Strommenge IINT2. Vorzugsweise entspricht die Strommenge IINT1, von der ersten Integratorstromquelle 439 der Strommenge IINT2 von der zweiten Intengratorstromquelle 440. Das erste kapazitive Element C1 436 ist zwischen dem Drain des PMOS Transistors 442 und dem Drain des NMOS Transistors 446 verbunden. Der Drain des PMOS Transistors 442 ist der Knoten A 354-1 und gibt eine Spannung VA aus. Der Drain des NMOS Transistors 446 ist der Knoten C 356-1 und gibt die Spannung VC aus. Ein zweites kapazitives Element C2 438 ist zwischen dem Drain des PMOS Transistors 444 und dem Drain des NMOS Transistors 448 verbunden. Der Drain des PMOS Transistors 44 stellt den Knoten B 354-2 dar und gibt eine Spannung VB aus. Der Drain des NMOS Transistors 448 stellt einen Knoten D 356-2 dar und gibt eine Spannung VD aus.
  • Das Timingdiagramm von 8 trifft auf die Integratorschaltung 334 zu. Wie oben beschrieben weist die Integrationsaktivität zwei Phasen, nämlich Integration und Vorladen auf, wie durch das Vorladesignal definiert.
  • Eine Vorladeschaltung 460 ist mit den Ausgangsknoten A, B, C und D gekoppelt. In einer A-B Vorladeschaltung 462 sind ein NMOS Transistorpaar 464, 466 jeweils mit Knoten A und B gekoppelt. Um die Knoten A und B vorzuladen, wenn das Vorladesignal sich auf einem hohen Pegel befindet, ziehen die NMOS Transistoren 464, 466 die Ausgangsknoten A und B auf Masse (ground). Somit werden die Spannungen VA und VB mit Masse vorgeladen. In einer C-D Vorladeschaltung 470 ist ein PMOS Transistorpaar 472, 474 jeweils mit Ausgangsknoten C und D verbunden. Wenn sich das Kompliment des Vorladesignals, nämlich Vorladen_B 476 auf einen niedrigen Pegel befindet, ziehen die PMOS Transistoren 472, 474 die Ausgangsknoten C und D auf die Versorgungsspannung VDD. Somit werden die Spannungen VC und VD auf die Versorgungsspannung VDD vorgeladen.
  • In den Stromsteuerschaltungen 432, 434 stellt ein komplettes Steuern der Eingangstransistoren 442-448 sicher, dass die Ausgangsspannung des Integrators direkt proportional zu der Polarität der Differenzialeingangsspannungen während des Integrationsintervalls anstatt einer direkten Proportionalität zu der Amplitude der Differenzialeingangsspannungen ist. Während des Betriebs können die Eingangstransistoren nicht voll gesteuert werden und der Gleichtakt der Eingangsspannungen beeinflusst das Steuern der Steuern der Eingangstransistoren. Die Eingangsspannungen VIN und VIN_B weisen drei Gleichtaktbereiche auf und jeder Gleichtaktbereich hat einen unterschiedlichen Effekt auf den Integrator 334. Die Gleichtaktbereiche werden hinsichtlich des Eingangssignals VIN beschrieben, aber sie sind ebenfalls auf das komplementäre Eingangssignal VIN_B anwendbar. Für das Eingangssignal VIN ist der erste Bereich der Gleichtaktspannungen der Bereich nahe Masse (ground), welcher das PMOS Transistorpaar 442, 444 aktiviert aber es ist nicht ausreichend hoch, um das NMOS Transistorpaar 446, 448 ausreichend zu aktivieren. In diesem ersten Bereich der Gleichtaktspannungen kann die zweite Integratorstromquelle 440 nicht in dem Sättigungsbereich betrieben werden und dies kann dazu führen, dass weniger Strom vorgesehen wird.
  • Der zweite Bereich der Gleichtaktspannungen stellt den Bereich in der Nähe der Versorgungsspannung dar, welcher den NMOS Transistor 446 aktiviert aber nicht ausreichend niedrig ist, um den PMOS Transistor 442 entsprechend zu aktivieren. In diesem zweiten Bereich der Gleichtaktspannungen kann die erste Integratorstromquelle 440 nicht in der Lage sein, den Integrationsstrom IINT1 zu liefern.
  • Der dritte Bereich der Spannungen stellt einen mittleren Bereich dar, in dem sowohl die NMOS als auch die PMOS Transistoren 446, 442 jeweils aktiviert werden und jede Stromquelle 439, 440 liefert die entsprechende Strommenge. In diesem dritten Bereich werden die jeweiligen Knoten 436A und 436B des kapazitiven Elementes 436 mit dem Strom IINT1, geladen und mit dem Strom IINT2 entladen.
  • Der Ausgang des Integrators 334 stellt die Spannungsdifferenz zwischen Knoten A und Knoten B plus der Spannungsdifferenz zwischen den Knoten C und D dar. Mit anderen Worten der Ausgang des Integrators 334 kann durch die folgende Beziehung definiert werden: (VA – VB) + (VC-VD).
  • Der Integrator 334B der vorliegenden Erfindung gibt eine Differenzialspannung zwischen zumindestens zwei Knotenpaaren aus und verwendet mindestens zwei Stromspiegel. Im Gegensatz dazu gibt der oben gemäß 4 diskutierte Integrator gemäß dem Stand der Technik eine Differenzialspannung zwischen lediglich einem Knotenpaar aus und verwendet eine Stromquelle. Der Integrator 334B der vorliegenden Erfindung weist ebenfalls mindestens ein Transistorpaar auf, welche in jedem Bereich der Gleichtaktspannungen aktiv sind. Der Integrator 334B arbeitet vorzugsweise in dem dritten Bereich der Gleichtaktspannungen, in welchen beide Stromquellen die entsprechenden Knoten der kapazitiven Elemente laden und entladen, um die Verstärkung des Integrators zu erhöhen und die Spannungsempfindlichkeit zu verbessern.
  • Die Amplitude des Differenzialeingangsspannungshubs vDM = (VIN – VIN_B) stellt einen weiteren Faktor dar, welcher beim Betrieb des Integrators berücksichtigt wird. Idealerweise operiert der Integrator 334 basierend auf der Polarität der Differenzialeingangsspannung und die Größe des Differenzialeingangsspannungshubes vDM führt nicht zu einer Beeinflussung der Operation des Integrators 334. In der Praxis beeinflusst jedoch die Größe der Differenzialeingangsspannung vDM die Operation des Integrators 334. Wenn die Größe des Differenzialeingangshubs vDM nicht ausreichend groß ist, werden die Eingangstransistorpaare 442, 444, 446 und 448 nicht ganz gesteuert und dienen nicht wie perfekte Schalter beim Steuern der vollen Strommenge zu und von dem entsprechenden Integrationsknoten.
  • Das Platzieren des ersten kapazitiven Elementes 436 zwischen den Knoten A und C und des zweiten kapazitiven Elementes 438 zwischen den Knoten B und D verbessert die effektive Schaltungsverstärkung in dem dritten oder mittleren Bereich der Spannungen. Das erste kapazitive Element 436 weist eine Kapazität C1 und das zweite kapazitive Element 438 weist eine Kapazität C2 auf. Vorzugsweise weist das erste und zweite kapazitive Element dieselbe Kapazität auf.
  • Die Spannungsverstärkung G des Integrators 334 ist als Strom I geteilt durch die Differenzialeingangsspannung vDM (d.h. I/(vDM)) definiert. Das Verhältnis der Schaltungsverstärkung G zu der Integrationskapazität C oder G/C stellt einen weiteren Parameter dar, welcher bei der Operation des Integrators berücksichtigt wird. Die Ausgangsspannung des Integrators 334B ist direkt proportional mit der Schaltungsverstärkung und dem Verhältnis G/C. Je größer die Spannungsverstärkung und das Verhältnis G/C desto größer wird die Ausgangsspannung, welche dem Leseverstärker zugeführt wird, während die Eingangstransistorpaare in Sättigung für einen gegebenen Lade- oder Entladestrom (IINT-1, IINT-2) und Kapazität (C1, C2) aufrecht erhält. Wenn die Eingangspaare 442, 444 und 446 und 448 mit einem großen ΔV geschaltet werden, erreicht das Verhältnis G/C den Wert 2I/C für die Schaltung von 11A, wenn der Strom IINT1 gleich dem Strom IINT2 mit Wert I ist und das Strom I von den Stromquellen zu einem einzelnen Kondensator zu jedem Zeitpunkt fließt, d.h. perfektes Schalten.
  • In der Schaltung von 11B erreicht der Wert des Verhältnisses G/C dem des perfekten Schaltens, da die Effekte von nicht-perfektem Schalten wesentlich reduziert werden. Während eines nicht-perfekten Schaltens wirdder Teil des Integrationsstromes, welcher nicht an das beabsichtigte kapazitive Element gesteuert, zum Laden der anderen kapazitiven Elemente verwendet. Wenn beispielsweise 0,6 I eher als I durch den Transistor 442 und das kapazitive Element 436 fließen, dann würden 0,4 I durch den Transistor 444 und das kapazitive Element 438 fließen. Mit anderen Worten, der Teil des Stroms, welcher nicht in das kapazitive Element 436 fließt, wird zum Laden des kapazitiven Elementes 438 verwendet. Wenn 0,6 I durch den Transistor 448 vom kapazitiven Element 438 fließt, dann fließen 0,4 I durch den Transistor 446 vom kapazitiven Element 436. In anderen Worten der Teil des Stromes, welcher nicht von dem kapazitiven Element 438 fließt, wird zum Entladen des kapazitiven Elementes 436 verwendet. Somit erreicht der Ladestrom für jedes kapazitive Element I, um das Verhältnis G/C zu maximieren.
  • Parasitäre Kapazität CP auf den Integrationsknoten A, B, C und D, welche durch die Kondensatoren 482, 484, 486 und 488 dargestellt werden, reduzieren jeweils den Wert des Verhältnisses G/C von dem idealen Wert, da der Strom, welcher zum Laden des entsprechenden kapazitiven Elementes beabsichtigt ist, ebenfalls zum Laden und Entladen der parasitären Kapazität an diesen Knoten verwendet wird.
  • In einem alternativen Ausführungsbeispiel gemäß 11C ist der Integrator 334B von 11B modifiziert, um mit dem Vorverstärker von 10 zu arbeiten. Da der Integrator 334C von 11C mit dem Vorverstärker verwendet wird, wird der Gleichtaktbereich des Integrators 334C verbessert. Der Integrator 334C empfängt zwei Differenzialausgangssignalpaare VPDATA und VPDATA_B 8 und VNDATA und VNDATA_B von dem Vorverstärker. PMOS Eingangstransistoren 442 und 444 empfangen VPDATA und VPDATA_B und die NMOS Eingangstransistoren 446 und 448 empfangen jeweils VNDATA und VNDATA_B.
  • In 12 kompensiert der Integrator 334D gemäß eines weiteren Ausführungsbeispiels der vorliegenden Erfindung Effekte der parasitären Kapazität. Der Integrator empfängt zwei Differenzialausgangsspannungspaare von dem Vorverstärker VPDATA und VPDATA_B, VNDATA und VNDATA_B Und gibt zwei Differenzialspannungspaare VA und VB, VC und VD aus. In dem Integrator 334 weist eine erste Stromsteuerschaltung ein erstes Eingangsdifferenzialpaar von PMOS Transistoren 502 und 504 auf und eine zweite Stromsteuerschaltung weist ein zweites Eingangsdifferenzialpaar von NMOS Transistoren 506 und 508 auf. Die Eingangssignale der PMOS Transistoren 502 und 504 sind jeweils VPDATA und VPDATA_B. Die erste und zweite Stromsteuerschaltung wurden bereits oben beschrieben. Die Implementierung der ersten und zweiten Integratorstromquellen 439 und 440 mit einem PMOS und NMOS Transistor 512 und 514 und Biasspannungen VBIASP-I und VBIASN-I wurden bereits oben beschrieben.
  • Die Gate-Drain Kapazität der Eingangstransistoren 502–508 (Vorrichtungsüberlappkapazität) bewirkt, dass Eingangssignale über die Gates zu den Drain der Eingangstransistoren 502–508 und somit auf die Knoten A und B und C und D koppeln. Zum Kompensieren dieser Effekte der Gate-Drain Kapazität werden erste und zweite Kompensationsstromsteuerschaltungen 520, 521 jeweils hinzugefügt, um Abbildungsfehlerströme in die Knoten A, B, C und D zu indizieren.
  • Die erste Kompensationsstromsteuerschaltung 520 weist ein PMOS Transistorpaar 522 und 524 und die zweite Kompensationsstromsteuerschaltung weist ein NMOS Transistorpaar 526 und 526 auf. Die erste und zweite Kompensationsstromsteuerschaltung 520, 521 empfangen ebenfalls jeweils die Eingangssignale VPDATA und VPDATA_B und VNDATA und VNDATA_B. Die PMOS Transistoren 522 und 524 steuern einen Strom von einer ersten Kompensationsstromquelle 530 während die NMOS Transistoren 526 und 528 einen Strom von einer zweiten Kompensationsstromquelle 532 steuert. Die erste und zweite Kompensationsstromquellen 530 und 532 weisen Transistoren 534 und 536 auf, welche jeweils Biasspannungen VBIASP-I und VBIASN-I vorgespannt werden. Die erste und zweite Kom pensationsstromquellen 530 und 532 liefern jeweils eine viel kleinere Strommenge IC als die Integrationsstromquellen 439 und 440.
  • In der ersten Kompensationsstromsteuerschaltung 520 sind die Drain der Eingangstransistoren 522 und 524 jeweils mit den Knoten B und A verbunden. Mit anderen Worten die Drain der Transistoren 522 und 524 sind jeweils in umgekehrter Art mit dem Drain der Eingangstransistoren 502 und 504 verbunden. In der zweiten Kompensierungsstromsteuerschaltung 521 sind die Drain des anderen Eingangstransistorpaares 526 und 528 mit den Knoten D und C verbunden. Mit anderen Worten die Drain der Transistoren 526 und 528 sind in umgekehrter Weise mit dem Drain der Eingangstransistoren 506 und 508 verbunden. Ein Verbinden der Drain der Eingangstransistoren der jeweiligen Kompensationsstromsteuerschaltung in umgedrehter Weise zu den Stromsteuerschaltungen bewirkt, dass die Kompensationsstromsteuerschaltung die Ladung löschen, welche über die Gate-Drain Überlappkapazität injiziert werden.
  • Eine parasitäre Kapazität auf den Knoten ptail und ntail bewirken ebenfalls einen Fehler, in dem eine fehlerhafte Ladung erzeugt wird, welche auf einen der Knoten injiziert wird. Die Kompensationsstromsteuerschaltungen 520, 521 sieht ebenfalls eine ausreichende Anpass-Tail-kapazität (matching tail capacitance) vor, um die gegenüberliegenden Knoten zu laden, um den Fehler von dieser parasitären Kapazität im Wesentlichen auszulöschen.
  • Der Integrator 334D weist ebenfalls kapazitive Elemente 436 und 438 auf. Die kapazitiven Elemente 436, 438 sind dieselben und nachfolgende Beschreibung des kapazitiven Elementes 436 gilt ebenso für das kapazitive Element 438. Das kapazitive Element 436 weist ein p-Element C1 540 auf, welches parallel mit einem n-Element C2 542 verbunden ist. Das p-Element 540 stellt eine PMOS Vorrichtung mit verbundenen Source und Drain dar. Das n-Element 542 stellt eine NMOS Vorrichtung mit zusammengeschalteten Source und Drain dar.
  • Eine erste Vorladeschaltung 560 lädt die Knoten A, B, C und D wie gemäß in 8 beschrieben als Antwort auf das Vorladesignal auf. In der Vorladeschaltung 560 werden Ausgleichstransistoren 562, 564 dazu verwendet, dass die entsprechenden Knoten auf dasselbe Potential vorgeladen werden. Vorladetransistoren 566–572 laden die Knoten A, B, C und D wie gemäß 11B beschrieben auf.
  • Das Timingdiagramm von 8 gilt ebenfalls für den Integrator 334D von 12. Wenn das Vorladen aktiviert ist, setzt die Vorladeschaltung 560 Knoten A und B auf Massepotenzial und die Knoten C und D auf die Versorgungsspannung VDD. Während des Integrationsintervalls ist die Vorladeschaltung 560 inaktiv und die kapazitiven Elemente 436 und 438 werden entsprechend aufgeladen und entladen. Der Integrator gemäß 12 weist ebenfalls zwei Differenzialsausgangsspannungen auf. Die erste Differenzialausgangsspannung VA – VB wird durch die Knoten A und B zugeführt und die zweite Differenzialausgangsspannung VC – VD wird durch die Knoten C und D zugeführt. Eine Kombination der ersten und zweiten Differenzialausgangsspannungen sieht die Gesamtausgangsspannung des Integrator vor, welche durch die folgende Beziehung beschrieben wird: (VA – VB) + (VC – VD).
  • In einem alternativen Ausführungsbeispiel empfängt der Integrator 334 von 12 die Eingänge VIN und VIN_B von dem Datenbus direkt ohne Verwendung des Vorverstärkers. Auf diese Weise kann der Vorverstärker elimiert werden, um Leistung zu sparen, die Chipgröße zu reduzieren und die Eingang-Ausgangslatenz zu reduzieren. Um dies durchzuführen wird VIN anstatt VPDATA und VNDATA an den Transistoren 502 und 506 und VIN_B wird anstatt VPDATA_B und VNDATA_B von den Transistoren 504 und 508 empfangen. In einem weiteren alternativen Ausführungsbeispiel wird eine Referenzspannung an den Integrator 334D anstatt des komplementären Eingangssignal VIN_B angelegt.
  • Gemäß einem alternativen Ausführungsbeispiel eines Integrators 334E von 13 empfängt der Integrator 334E die Differenzialdatensignale VIN und VIN_B und gibt ein Differenzialsignalpaar VA und VB aus. Der Integrator 334E gemäß 13 stellt ein weiteres alternatives Ausführungsbeispiels des Integrators 334 gemäß 9 dar. In dem Integrator 334E weist eine Stromsteuerschaltung Transistoren 442, 444, 446 und 448 auf. Die Stromsteuerschaltungen von 13 arbeiten auf gleiche Weise wie die Stromsteuerschaltungen gemäß 11B und werden nicht näher erläutert. Die Integratorstromquellen 439 und 440 liefern den Integrationsstrom I an die Stromsteuerschaltung. Im Gegensatz zum Integrator 334B gemäß 11B sind die Integrationsknotenpaare A und C und B und D mit den entsprechenden Knoten 436A und 438A der kapazitiven Elemente verbunden, um jeweils ein Integrationsknotenpaar A und B vorzusehen. Jedes kapazitive Element 436, 438 ist zwischen einem Integrationsknoten und Masse verbunden. In einem Ausführungsbeispiel stellen die kapazitiven Elemente 436, 438 Kondensatoren dar. Alternativ dazu sind die kapazitiven Elemente 436, 438 mit Transistoren gemäß 12 implementiert. Das Timingdiagramm von 8 gilt ebenfalls für den Integrator 334E von 13.
  • Ein Ausgleichsvorladetransistor 580 ist zwischen den Integrationsknoten A und B gekoppelt. Wenn sich das Vorladesignal auf einem hohen Pegel befindet, wird der Ausgleichsvorladetransistor 580 aktiv und gleicht die Ausgangsspannungen VA und VB ideal auf einen Pegel ab, welcher der Hälfte der Versorgungsspannung VDD/2 entspricht.
  • Wenn eine negative Differenzialeingangsspannung vDM mit vDM gleich VIN-VIN_B ausreichend zum vollen Ansteuern des Stromes der ersten und zweiten Eingangspaare 442-444, 446-448 empfangen wird, wird das kapazitive Element 436 mit einem Strom I laden und das kapazitive Element 438 wird einem Strom I entladen. Die Differenzialausgangsspannung VA – VB wird durch die folgenden Beziehung definiert: VA – VB = (2I/C)·(Integrationszeit)
  • Wenn die Differenzialeingangsspannung vDM nicht ausreichend groß ist, um die Eingangstransistoren in Sättigung zu betreiben und den Strom I von den Stromquellen in einen oder anderen der Integrationsknoten A und B voll zu steuern (partial steuern), wird die Differenzialausgangsspannung VA – VB reduziert. Wenn die Differenzialeingangsspannung vDM beispielsweise derart ist, dass eine Strommenge von 0,6 I durch den Transistor 442, eine Strommenge von 0,4 I durch den Transistor 444, eine Strommenge von 0,6 I durch den Transistor 448, eine Strommenge von 0,4 I durch den Transistor 446 fließt und unter der Annahme, dass alle Transistoren angepasst sind (matched) dann ist die Differenzialausgangsspannung VA – VB durch die folgende Beziehung definiert: VA – VB=((0.6 – 0.4) + (0.6 – 0.4))·(I/C)·(Integrationszeit)
  • Die Effekte einer partiellen Steuerung der Differenzialausgangsspannung der Schaltung von 13 sind wesentlich reduziert im Vergleich zu den Schaltungen von 11A, 11B, 11C und 12. Zusätzlich dazu lädt der Integrator gemäß 13 die Integrationsknoten A und B auf eine Spannung auf, welche der Hälfte der Versorgungsspannung VDD entspricht und erlaubt es nicht, dass Spannungspegel, welche durch Vorladen der Integrationsknoten auf Masse und Versorgungsspannung vorgesehen werden.
  • In einem alternativen Ausführungsbeispiel ist der Integrator 334E von 13 zum Empfangen von zwei Differenzialausgangssignalpaaren VPDATA und VPDATA_B Und VNDATA und VNDATA_B von dem Vorverstärker von 10 modifiziert. PMOS Eingangstransistoren 442 und 444 empfangen VPDATA und VPDATA_B und NMOS Eingangstransistoren 446 und 448 empfangen jeweils VNDATA und VNDATA_B.
  • Leseverstärker
  • In 14A ist ein Leseverstärker und Latchschaltung 336A eines Ausführungsbeispiels des Leseverstärkers und Latchschaltung 335 der 7 und 9 gezeigt, welche eine niedrige statische Verlustleistung aufweisen. In dem Leseverstärker und Latchschaltung 336A wird ein Leseverstärker 600A gemäß dem oben beschriebenen Timingdiagramm von 8 unter Verwendung der Lese- und Lese_B-Signale 358 und 602 betrieben.
  • Wenn das Lese_B_Signal (Sense_B) 602 sich auf einem hohen Pegel befindet und das Lesesignal 358 sich auf einem niedrigen Pegel befindet, werden die NMOS Passiertransistoren 604 und 606 sowie die PMOS Durchlasstransistoren 608 und 610 aktiv und erlauben den empfangenen Differenzialeingangsspannungen VA und VB, VC und VD jeweils in die Leseverstärkerschaltung 600 zu fließen. Ein erstes Differenzialeingangspaar der PMOS Transistoren 612, 614 empfängt die Differenzialeingangsspannungen VA und VB von den NMOS Passiertransistoren 604, 608. Die Source der PMOS Transistoren 612 und 614 dieses ersten PMOS Eingangspaares wird mit der Versorgungsspannung verbunden. Wenn Lese_B (Sense_B) niedrig ist, sind die PMOS Transistoren 616, 618 dabei behilflich die Drains des ersten PMOS Eingangstransistorpaares 612, 614 auf die Versorgungsspannung zu laden. Wenn Lese_B niedrig ist, sind die PMOS Transistoren 616, 618 inaktiv.
  • Ein kreuzgekoppeltes PMOS Transistorpaar 620, 622 dient als ein Latch und koppelt das Differenzial PMOS Paar 612, 614 jeweils an die Leseverstärker-Ausgangsknoten sData_B und sData. Der Drain des PMOS Transistors 612 ist mit dem Ausgangsknoten sData_B des Leseverstärker über den PMOS Transistor 620 gekoppelt. Das Drain des PMOS Transistors 614 ist mit dem anderen Ausgangsknoten des Leseverstärkers sData über den PMOS Transistor 622 gekoppelt. Das Gate des PMOS Transistors 620 ist mit dem Ausgangsknoten sData gekoppelt und das Gate des PMOS Transistors 622 ist mit dem Ausgangsknoten sData_B gekoppelt. Die Ausgangsknoten sData und SDataB werden auf die Versorgungsspannung vorgeladen, wenn das Lesesignal jeweils durch die PMOS Transistoren 624 und 626 niedrig ist.
  • Das zweite Differenzialeingangspaar NMOS Transistoren 628, 630 empfängt die Spannungen VC und VD jeweils der PMOS Passiertransistoren 608, 610. Das Source der Transistoren 628, 630 des zweiten Eingangspaares werden mit dem NMOS Transistor 632 an dem Knoten verbunden, welcher als "tail" bezeichnet ist, welches die Spannung an den Sourcen auf Masse treibt, wenn das Lesesignal hoch ist bzw. sich auf einem hohen Pegel befindet. Wenn das Lesesignal niedrig ist bzw. sich auf einem niedrigen Pegel befindet, ist der NMOS Transistor 632 inaktiv.
  • Ein weiteres kreuzgekoppeltes Transistorpaar 634, 636 dient als ein Latch und koppelt das zweite Differenzialeingangspaar 628, 630 mit den Ausgangsknoten sData_B und sData des Leseverstärker. Der Drain des Eingangs-NMOS Transistors 628 ist mit dem Ausgangsknoten sData_B über den NMOS Transistor 634 gekoppelt und das Drain des Eingangs-NMOS Transistors 630 ist mit dem Ausgangsknoten sData über den NMOS Transistor 636 gekoppelt. Das Gate des Transistors 634 ist mit dem Ausgangsknoten sData und das Gate des Passiertransistors 636 ist mit dem Ausgangsknoten sData_B gekoppelt.
  • Wenn das Lesesignal 358 sich auf einem hohen Pegel befindet, sind die NMOS Transistoren 638, 640 dabei behilflich die Drain der Transistoren des zweiten Eingangspaares 628, 630 zu entladen. Wenn sich das Lesesignal 358 auf einem niedrigen Pegel befindet, sind die NMOS Transistoren 638 und 640 inaktiv.
  • Wenn sich das Lesesignal 358 während des Betriebs auf einem niedrigen Pegel befindet bzw. niedrig ist, sehen das erste und zweite Differenzialeingangspaar 612 und 614, 628 und 630 jeweils keinen Pfad für den Strom zum Fließen von der Versorgungsspannung nach Masse vor. Während dieser Zeit folgt der Leseverstärker 600 den Spannungen VA, VB, VC und VD, welche jeweils an den Eingängen der ersten und zweiten Differenzialeingangspaaren 612 und 614, 628 und 630 angelegt werden.
  • Wenn das Lesesignal hoch geht, werden die Durchlasstransistoren 604–610 inaktiv. Der NMOS Transistor 632 wird aktiv und koppelt den Schwanzknoten mit Masse, so dass der Strom durch den Leseverstärker 600A für eine kurze Zeit fließen kann, wodurch der Leseverstärker 600A aktiviert wird. Während dieser Zeit bestimmt der Leseverstärker 600A die Ausgangsspannungen VS und VS_B jeweils an den Ausgangsknoten sData und sData_B gemäß dem Zustand der Eingangsspannungen VA, VB, VC und VD zu dem Zeitpunkt, an dem das Lesesignal 358 hoch geht bzw. auf einen hohen Pegel geht. Wenn der Gleichtakt der Eingangssignale sich nicht mehr in dem Bereich befindet, liefern die PMOS Transistoren 616, 618 Strom an die Drains des ersten Eingangspaares 612, 614 und NMOS Transistoren 638, 640 ziehen Strom von den Drains des zweiten Eingangspaares 628, 630.
  • Wenn beispielsweise die Eingangsspannung VC größer als die Eingangsspannung VD ist, entfernt das NMOS Eingangspaar 628, 630 mehr Strom von dem Ausgangsknoten sData_B als von dem Ausgangsknoten sData, wodurch die Spannung VS_B am Knoten sData_B schneller als die Spannung VS am Knoten sData auf Masse (ground) gezogen wird. Wenn die Eingangsspannung VA größer als die Eingangsspannung VB ist, liefert das PMOS Eingangspaar 612, 614 mehr Strom an den Ausgangsknoten sData als an den Ausgangsknoten sData_B. Dies tendiert dazu, die Spannung VS am Knoten sData schneller an die Versorgungsspannung als die Spannung VS_B am Knoten zu ziehen. Während der Strom von der Versorgungsspannung durch den NMOS Transistor 632 nach Masse (ground) fließt bewirken die kreuzgekoppelten Transistoren 620, 622, 634, 636 dass die Spannung VS_B am Knoten sData_B nach Masse (ground) geht und die Spannung VS am Knoten sData auf die Versorgungsspannung zugeht. Da die Spannung VS_B am Knoten sData_B geringer wird, liefert der PMOS Transistor 622 einen größeren Strom und vergrößert die Spannung VS am Knoten sData. Da die Spannung VS am Knoten sData sich vergrößert, wird der NMOS Transistor 634 eine Senke für eine vergrößerte Strommenge und zieht die Spannung VS_B am Knoten sData_B auf Masse (ground). Die Ausgangsspannungen VS und VS_B an den Knoten sData und sData_B stabilisieren sich schnell und die kreuzgekoppelten Paar 620 und 622, 634 und 636 bewirken eine Zwischenspeicherung (Latch) des Zustandes der VS und VS_B und blockieren den Stromfluss durch die Schaltung von der Versorgungsspannung nach Masse (ground). Somit ver braucht der Leseverstärker 600A eine geringe Menge an dynamischer Leistung und wenig oder keine statische Leistung. Die Spannungen VA, VB, VC und VD, welche die Gates der Eingangstransistoren 612, 614, 628 und 630 zugeführt werden, werden nicht durch den Betrieb des Leseverstärkers 600 beeinflusst, was den Differenzialpaaren 612, 614, 628, 630 erlaubt, richtig während der Leseoperation betrieben zu werden.
  • In einem alternativen Ausführungsbeispiel weist der Leseverstärker 600A die NMOS Transistoren 638 und 640 und die PMOS Transistoren 616 und 618 nicht auf. Die Transistoren 616 und 618, und 638 und 640 sehen jeweils alternative Pfade für den Strom zum Fließen von der Versorgungsspannung nach Masse vor, wenn die Eingangstransistoren 612 und 614 und 628 und 630 keinen derartigen Pfad vorsehen. Ein Eingangspaar der Transistoren 612 und 614 und 628 und 630 sieht nicht einen Pfad für den Strom zum Fließen vor, wenn sie außerhalb ihres Gleichtaktbereiches betrieben werden.
  • Latch
  • In 14A empfängt eine Latchschaltung 650A und speichert den Ausgang des Leseverstärker 600A. Ein erstes Inverterpaar 652, 654 empfängt jeweils die Spannungen VS und VS_B von den Ausgangsknoten sData und sData_B von dem Leseverstärker 600A. Ein Differenzialeingangspaar der NMOS Transistoren 656, 658 empfängt die Ausgänge des ersten Inverterpaares 654, 652. Die Source der Transistoren des NMOS Eingangspaares 656, 658 sind mit Masse (circuit ground) verbunden und die Drains sind mit einem kreuzgekoppelten Transistorpaar 660, 662 verbunden, welche als ein Latch dienen, um den Zustand der Ausgangsspannungen VS und VS_Bvon dem Leseverstärker 600A zum Vorsehen der Latchausgänge zu speichern. Um das kreuzgekoppelte Paar vorzusehen, ist der PMOS Transistor 660 zwischen dem Drain des Eingangstransistors 656 und der Versorgungsspannung gekoppelt und ein PMOS Transistor 662 ist zwischen dem Drain des Eingangstransistors 656 und der Versorgungsspannung gekoppelt. Das Gate des PMOS Transistors 660 ist mit dem Drain des Eingangstransis tors 658 gekoppelt und das Gate des PMOS Transistors 662 ist mit dem Drain des Eingangstransistors 656 gekoppelt. Invertierer 664, 666 verbinden den Ausgang des kreuzgekoppelten Paares 660, 662 um jeweils die Latchausgangsspannungen VOUT und VOUT_B zu erzeugen.
  • Das Latch 650A speichert den Zustand der Spannungen VS und VS_B an den Knoten sData und sData_B, wenn eine der Spannungen VS oder VS_B sich auf einem niedrigen Pegel befindet bzw. niedrig ist. Wenn einer der Inverter des ersten Inverterpaares 652, 654 Tiefpegelsignal empfängt, treibt dieser Inverter das Gate des entsprechenden NMOS Eingangstransistors hoch, wodurch bewirkt wird, dass das Latch seinen Zustand ändert, wenn der vorhergehende Zustand des Latches entgegengesetzt zu dem augenblicklichen Zustand des Latches ist. Wenn beispielsweise VS am Knoten sData hoch ist und VS_B am Knoten sData_B niedrig ist, treibt der Inverter 654 das Gate des NMOS Transistors 656 auf einen hohen Pegel, welches bewirkt, dass der Knoten IData_B auf einen niedrigen Pegel geht und der Latchausgang VOUT auf einen hohen Pegel geht. Wenn der Knoten IData_B sich auf einem niedrigen Pegel befindet, ist der PMOS Transistor 662 aktiv und der Knoten IData wird auf einen hohen Pegel gezogen. Die Operation des Latches 650A wird nicht beeinflusst, wenn der Leseverstärker vorgeladen wird, da Spannungsausgang des Leseverstärkers VS und VS_B während des Vorladens auf einen hohen Pegel gezogen wird.
  • In den 10, 12 und 14A wird der Betrieb des Integrationsempfangssystems von 7 unter Verwendung eines Vorverstärkers von 10, eines Integrators von 12 und eines Leseverstärkers und Latch von 14A beschrieben.
  • Der Vorverstärker 332A empfängt kontinuierlich das externe Eingangssignal VIN 342 und VIN_B 334 und sieht kontinuierlich zwei Differenzialausgangsspannungspaare VPDATA 346-1 und VPDATA_B 346-2 und VNDATA 348-1 und VNDATA_B 348-2 an den Integrator 334 vor.
  • Gemäß 8 wird der Integrator 334 in zwei Phasen, nämlich Integrieren und Vorladen gemäß dem Vorladesignal 352 betrieben. Während der Vorladephase lädt der Integrator 334 die Spannungen VA und VB an den Ausgangsknoten A und B jeweils auf Masse (ground) vor und die Spannungen VC und VD an den Ausgangsknoten C und D jeweils auf die Versorgungsspannung vor. Die Integratorausgangsknoten A und B werden an A und B Eingänge des Leseverstärkers 600 und die Integratorknoten C und D werden an die C und D Eingänge des Leseverstärkers 600 gekoppelt. Der Leseverstärker wird in Antwort auf das Lesesignal 358 gemäß 8 betrieben. Während ein Integrator 334 und ein Leseverstärker 600A in ihren jeweiligen Vorladephasen sind, empfängt der Leseverstärker 600A die Spannungen VA und VB welche sich jeweils auf einem Massepotenzial auf ihren A und B Knoten befinden und empfängt die Spannungen VC und VD welche sich jeweils auf dem Versorgungsspannungspotenzial auf ihren C und D Knoten befinden. Die Durchlasstransistoren 604–610 des Leseverstärkers 600A koppeln die Spannungen VA, VB, VC und VD an die Gates der Differenzialeingangstransistoren 612, 614, 628, 630 des Leseverstärkers 600A wodurch die internen Knoten des Leseverstärkers vorgeladen werden. Die Ausgangsspannung VS und VS_B des Leseverstärkers 600A werden durch die Vorladetransistoren 624, 626 auf die Versorgungsspannung gehalten und werden durch den Ausgleichstransistor 627 ausgeglichen. Während des Vorladens speichert das Latch 650A den vorherigen Zustandsausgang des Leseverstärkers und die Ausgangsspannungen VOUT und VOUT_B bleiben unverändert.
  • Der Start eines neuen Zyklusses beginnt mit Vorladen freigeben, wodurch die Integrationsphase des Integrators 334 (12) beginnt. Während dieser Zeit werden die Integrationsknoten A, B, C, D von ihren vorgeladenen Spannungen freigegeben und beginnen entsprechend der Polarität des Eingangssignals von dem Vorverstärker VPDATA, VPDATA_B, VNDATA und VNDATA_B und des Integrationsstromes IINT und der Kapazität des Integrators 334 geladen oder entladen zu werden. Wenn die Eingangsspannung an dem Vorverstärker VIN kleiner ist als VIN_B, dann weist der Ausgang des Vorverstärkers VPDATA eine geringere Spannung als VPDATA_B auf und VNDATA weist eine geringere Spannung als VNDATA_B auf.
  • Die Spannungen VPDATA, VPDATA_B, VNDATA und VNDATA_B werden dem Integrator 334 zugeführt wird, wodurch die Spannung VA am Knoten A von dem vorgeladenen Massepotenzial erhöht wird und die Spannung VD am Knoten D von der vorgeladenen Versorgungsspannung abgesenkt wird. Während der Integrationszeit aber bevor der Leseaktivierung folgt der Leseverstärker 600 den Spannungen VA, VB, VC und VD an den Knoten A, B, C und D. Nach einer vorbestimmten Integrationszeit tritt die Leseaktivierung auf, welches verhindert, dass der Leseverstärker 600 den Spannungen VA, VB, VC und VD folgt und bewirkt, dass der Leseverstärker 600A Ausgangsspannungen VS und VS_B erzeugt, welche den Zustand der Spannungen darstellen, welche an den Eingangstransistorpaaren des Leseverstärkers zu dem Zeitpunkt vorhanden sind, wo die Leseaktivierung eintritt. Beispielsweise die Spannung VS am Knoten sData wird zu einer logischen Eins und die Spannung VS_B am Knoten sData_B wird zu einer logischen Null. Eine kurze Zeit nachdem der Leseverstärker 600A den logischen Zustand seiner Ausgänge bestimmt, ändert der Latch 650 Zustände, falls dies erforderlich ist, um den Ausgang der Spannung VOUT als eine logische Eins und die Spannung VOUT_B als eine logisch Null bewirkt.
  • Eine kurze Zeit nach Leseaktivierung werden die Integrationsknoten A, B, C und D für den nächsten Zyklus vorgeladen und kurz vor dem Ende des Zyklusses kehrt der Leseverstärker 600A zu seinem Abtastzustand zur Vorbereitung für den nächsten Zyklus zurück. Die Eingänge der Differenzialeingangspaare des Leseverstärkers 600A werden ebenfalls durch ihre entsprechenden Durchlassgatetransistoren während dieser Zeit vorgeladen.
  • Das Latch 650 gibt somit Spannungen VOUT und VOUT_B eine kurze Zeit nach der Leseaktivierung aus, welche die CMOS äquivalente der Polarität der Eingangssignale VIN und VIN_B darstellen. Die Eingangs-Ausgangslatenz 384 des Integrationsempfängers entspricht ungefähr der Zeit zwischen der Vorladefreigabe 380 und der Leseaktivierung 384 plus der Zeit von der Leseaktivierung zum Leseverstärker und Latchausgang 383.
  • Ein alternatives Ausführungsbeispiels des Leseverstärkers und Latch
  • In 14B ist als ein alternatives Ausführungsbeispiels des Leseverstärkers und Latch 336 von den 7 und 9, ein Leseverstärker und Latch 336B dargestellt, welcher noch weniger statische Leistung als der Leseverstärker und Latch 336A von 14A verbraucht. Die Schaltung von 14B ist der Schaltung von 14A ähnlich und die Unterschiede werden nachfolgend beschrieben. In dem Leseverstärker 600B werden die PMOS Transistoren 618 und 618 (14A) und die NMOS Transistoren 638 und 640 (14A) nicht verwendet. Die Vorladetransistoren 624 und 626 (14A) sind ebenfalls entfernt worden. Ein Entfernen der Vorladetransistoren reduziert die verbrauchte statische Leistung weiter. Der Ausgleichstransistor 627 (14B) wird ebenfalls entfernt. In dem Leseverstärker 600B wird ein Differenzialpaar von Ausgleichstransistoren 627A und 627B zwischen den sData und sData_B Knoten angeordnet. Wenn die Lese (Sense) und Lese_b (Sense_b) Signale nicht aktiv sind, dann sind die Transistoren 627A und 627B aktiv und bewirken, dass die sData und sData_B Signale die gleiche Spannung aufweisen. Wenn die Lese (Sense) und Lese_b (Sense_b) Signale aktiv werden, dann werden die Transistoren 627A und 627B inaktiv und erlauben den VS_B und VS_B Signalen an den sData und sData_B Knoten auf die gelesenen Spannungen überzugehen. Das Latch verändert seinen Zustand nicht, wenn das VS und VS_B Signal an den sData und sData_B Knoten ausgeglichen werden. Wenn die VS und VS_B Signale an den sData und sData_B Knoten nicht ausgeglichen werden, kann das Latch 650 einen Zustand in Antwort auf die VS_B und VS_B Signale ändern. Beispielsweise gehen VS und VS_B von einem hohen auf einen tiefen Pegel über, wenn die Spannungsdifferenz zwischen den VS und VS_B Signalen einer NMOS Schwellwertspannung von VT entspricht.
  • Ein NMOS Transistor 653 wird aktiv und sieht einen niedrigen Spannungspegel für die kreuzgekoppelten Inverter 655 und 657 vor, welche als Latch dienen und der NMOS Transistor 659 wird inaktiv. Als Antwort auf das Niederspannungspegel des VS_B Signals gibt der Inverter 655 einen hohen Spannungspegel aus und der Inverter 657 gibt einen tiefen Spannungspegel aus, um den Zustand der VS und VS_B Signale zu speichern (to latch). Die Treiberinverter 664 und 665 geben jeweils einen niedrigen und einen hohen Spannungspegel aus.
  • Alternatives Ausführungsbeispiel eines Vorverstärkers und einen Integrations-Leseverstärkers
  • In 15 führt ein Leseverstärker 680 als ein alternatives Ausführungsbeispiel des Integrationsempfängers die Integrationsfunktion durch Aufnehmen von kapazitiven Elementen 436 und 438 aus. In diesem Ausführungsbeispiel ist der Vorverstärker 332A an den Leseverstärker 680 anstatt an die gemäß 7 beschriebene Integratorstufe gekoppelt. Der Leseverstärker 680 stellt eine modifizierte Version des Leseverstärkers 600A gemäß 14A und 600B gemäß 14B dar. Die A und B Knoten des Leseverstärkers 680 empfangen die vorverstärkten Ausgänge VPDATA 346-1 Und VPDATA_B 346-2 über die Durchlasstransistoren 682-1 und 682-2. Der Leseverstärker 680 empfängt den Vorverstärkerausgang VNDATA_B 348-1 am Knoten C und den Ausgang VNDATA_B 348-2 am Knoten D über die Durchlasstransistoren 684-1 und 684-2.
  • In dem Leseverstärker 680 sind die kapazitiven Elemente 436, 438 jeweils zwischen den Knoten A und C und B und D verbunden. Die kapazitiven Elemente 436, 438 werden wie gemäß dem Integrator von 12 implementiert. In einem alternativen Ausführungsbeispiel können ebenfalls andere bekannte kapazitive Vorrichtungen als kapazitve Elemente 436, 438 verwendet werden.
  • Obwohl dies nicht gezeigt ist, ist die Vorladeschaltung von 12 mit den Knoten A, B, C und D verbunden. Die Durchlasstransistoren 682, 684 führen eine Schaltfunktion durch und dienen als eine Stromquelle zum Laden und Entladen der kapazitiven Elemente 436, 438. Die Durchlasstransistoren 682, 684 sind während des Integrationsintervalls aktiv, wenn das Vorladesignal niedrig ist bzw. sich auf einem niedrigen Pegel befindet. Ein Inverter 692 empfängt das Vorladesignal und treibt die Gates der NMOS Passiertransistoren 684. Der Inverter 692 ist mit einer vorbestimmten Spannung VGSATN anstatt der Versorgungsspannung verbunden, was bewirkt, dass der Inverter 692 eine logische Eins entsprechend der Spannung VGSATN ausgibt. Die Spannung VGSATN wird ausgewählt, sodass die Durchlasstransistoren 684 in Sättigung betrieben werden, wenn sie aktiv sind. Somit ist der durch die entsprechenden kapazitiven Elemente 436, 438 fließende Strom im Wesentlichen unabhängig von der Drain-Source Spannung über Durchlasstransistoren 684.
  • Die Durchlasstransistoren 682 werden während des Integrationsintervalls aktiv, wenn das Vorlade_B Signal sich auf einem hohen Pegel befindet bzw. hoch ist. Ein weiterer Inverter 694 empfängt das Vorlade_B Signal und treibt die Gates der PMOS Passiertransistoren 682. Der Inverter 694 ist mit einer vorbestimmten Spannung VGSATP anstatt Masse oder VSS verbunden, was bewirkt, dass der Inverter 694 eine logische Null entsprechend der Spannung VGSATP ausgibt. Die Spannung VGSATP wird derart ausgewählt, dass die Durchlasstransistoren 682 in Sättigung betrieben werden, wenn sie aktiv sind und somit ist der durch die entsprechenden kapazitiven Elemente 436, 438 fließende Strom im Wesentlichen unabhängig von der Drain-Source Spannung über die Durchlasstransistoren 682.
  • Am Ende der Integrationsphase deaktiviert die Aktivierung des Vorladesignals die Durchlasstransistoren 682, 684. Die Knoten A, B, C und D speichern die Integrationsspannungen VA, VB, VC und VD.
  • Der Leseverstärker 680 weist einen PMOS Transistor 696 auf, welcher das Differenzialeingangs PMOS Paar 610 und 614 mit der Versorgungsspannung koppelt, wenn das Lese_B Signal niedrig ist bzw. sich auf einem niedrigen Pegel befindet. Die verbleibenden Komponenten der Leseverstärkertransistoren 632, 612, 614, 620, 622, 634 und 636 sowie die Ausgangsspannungen VS und VS_B entsprechen den gemäß 14 beschriebenen.
  • Weil keine getrennte Integratorschaltung verwendet wird, verwendet dieses Ausführungsbeispiel eines Integrationsempfängers weniger Komponenten, was die Leistung und die Chipfläche reduziert. Da weniger Komponenten verwendet werden, weist dieser Integrationsempfänger weniger parasitäre kapazitive Ele mente auf. Somit ist der Eingangsspannungshub (input voltage swing) des Leseverstärkers für einen gegebenen Integrationsstrom I größer.
  • Systemfragen
  • Wie in 16 gezeigt ist es ein weiteres Problem bei Integrationsempfängersystemen, das die Daten an oder in der Nähe der Flanken eines nominellen Datenfensters unzuverlässig sein können. Das ideale Datenfenster 720 erstreckt sich über eine Phase des Systemtaktes 364. Um eine Versorgung des Integrators mit unzuverlässigen Daten zu vermeiden, wird das Integrationsfenster verkleinert, um die Randbereiche 722 von unstabilen oder sich ändernden Daten aufgrund von Systemtakt-Jitter und Systemtakt-Skew zu vermeiden. Grenzbereiche 722 werden als Anti-Datenbereiche 722 bezeichnet. Ein verkleinertes Integrationsfenster wird als das zuverlässige Datenfenster 724 bezeichnet. Das Timing der Vorlade- und Lesesignale 352 und 358 definieren das ideale Datenfenster 720 und das zuverlässige Datenfenster 724. Um ein zuverlässiges Datenfenster zu erzeugen, wird das Timingdiagramm gemäß 8 modifiziert. Das Vorladefreigabeereignis des Integrators wird von der ideellen Position 380 zu der zuverlässigen Position 728 verzögert und das Leseaktivierungsereignis wird von der idealen Position 382 zu der zuverlässigen Position 732 in der Zeit fortgeschritten wodurch die Anti-Datenbereiche vermieden werden.
  • In 17A wird das zuverlässige Datenfenster 724 gemäß einem alternativen Ausführungsbeispiel neu definiert, um die Anti-Datenbereiche zu vermeiden. In diesem alternativen Ausführungsbeispiel ist das zuverlässige Datenfenster 724 durch das Vorladesignal 352 und das Lesesignal 358 definiert. Das Vorladesignal wird um einen vorbestimmten Betrag δ hinsichtlich der Anstiegsflanke des Systemtaktes 364 verzögert. Das Lesesignal wird nicht verzögert und wird bei einer Abfallflanke des Systemtaktes 364 aktiv.
  • 17B zeigt ein Ausführungsbeispiel einer Schaltung zur Implementierung des Timingdiagramms gemäß 17A. Der Systemtakt 364 wird einer Timingerzeu gungsschaltung 736 zugeführt, welche jeweils die Vorlade- und Lesesignale 352 und 358 erzeugt, welche mit dem Systemtakt 364 synchronisiert ist, wie in dem Timing für das ideale Datenfenster in 16 gezeigt. Um das Timing der 17A zu implementieren, verzögert ein Verzögerungselement 378 das Vorladesignal um einen vorbestimmten Betrag δ und sieht ein verzögertes Vorladesignal 740 an dem Integrationsempfänger vor. Das Verzögerungselement 738 kann eine Verzögerungsleitung (delay line) darstellen. Alternativ dazu kann das Verzögerungselement 738 ein nachstehend gemäß 22 beschriebenes abgleichbares Verzögerungselement darstellen. Das Lesesignal wird nicht verzögert. Um Daten während der beiden Phasen (gradzahlig und ungradzahlig) des Systemtaktes zu empfangen, sieht der Taktgenerator 736 getrennte Vorlade- und Lesesignale für die gradzahligen Daten und die ungradzahligen Daten vor. Das Vorladesignal für die gradzahligen und ungradzahligen Daten weist jeweils ein eigenes Verzögerungselement 738 auf. Phasentrenner 740 liefern jedes Signal und das Komplement simultan ohne substanzielle Variationen in Phase.
  • In 17C ist ein Timingdiagramm gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung einer weiteren Implementierung der Lese- und Vorladesignale 358 und 352 gezeigt. Das Lesesignal 352 stellt den Systemtakt dar und das Vorladesignal 352 ist hinsichtlich des Lesesignals 352 verzögert.
  • In 17D implementiert eine Schaltung das Timingdiagramm gemäß 17C. Das Lesesignal 358 wird einem Verzögerungselement 738 zugeführt, um das Vorladesignal 352 zu erzeugen. Das Verzögerungselement 738 kann eine Verzögerungsleitung darstellen. Alternativ dazu kann das Verzögerungselement 738 ein gemäß 22 getriebenes abgleichbares Verzögerungselement darstellen. Sowohl das Lesesignal 358 als auch das Vorladesignal 352 werden den Phasentrennern 740 zur Erzeugung sowohl des wahren als auch des komplementären Signals zugeführt. Zusätzlich erzeugt der Phasentrenner 740-5 beispielsweise das Vorlade-ungradzahlig Signal, welches ebenfalls als das komplementäre Vorlade_B-gradzahlig Signal verwendet wird. Auf ähnliche Weise erzeugt der Phasentrenner 740-5 das Vorlade-gradzahlig Signal, welches ebenfalls als kom plementäres Vorlade_B-ungradzahlig Signal verwendet wird. Diese Schaltung gemäß 17D eliminiert den Taktgenerator 736, ein Verzögerungselement 736-2 und zwei Phasentrenner 740-2 und 740-4 aus der Schaltung von 17B.
  • In 18 weist eine beispielhafte Vorrichtung 742 ein Multiempfängersystem auf. Das Multiempfängersystem weist einen Systemtakt 364 und mehrere Integrationsempfänger 750 gemäß der vorliegenden Erfindung auf. Jeder Empfänger 750 empfängt ein Datenbit (Daten <1> bis Daten <n>) wie oben beschrieben auf. Eine Taktrückgewinnungsschaltung 751 erzeugt den Systemtakt 364, welcher zu den Empfängern 750 verteilt wird. Das jedem Empfänger 760 zugeführte Datenbit kann jedoch hinsichtlich des Systemtaktes 364 Phasen verschoben sein oder zeitversetzt sein. Die Empfänger 750 erfahren einen Zeitversatz (skew) zwischen dem Systemtakt 364 und den Datenbits aufgrund von (mindest teilweise) Taktverdrahtungsverzögerungen oder Datenverdrahtungsverzögerungen. Da die Taktfrequenzen erhöht werden und die Bitzeiten reduziert werden, wird der Zeitversatz (Skew) zwischen dem Systemtakt und den Datenbits ein immer signifikanterer Teil des Gesamtsystem-Timingbudgets.
  • Insbesondere aufgrund einer Verzögerung 752 in der Verteilung des Systemtaktes 364 empfängt jeder Empfänger 750 ein Systemtaktsignal welches leicht phasenverschoben oder zeitversetzt hinsichtlich des Systemtaktsignals am Taktrückgewinnungsblock und hinsichtlich des Systemtaktsignals an anderen Empfängern 750 ist. Die Datenbits können ebenso untereinander aufgrund von einer Leiterplatte oder eines Paket-Routens zeitversetzt sein. Somit ist die Phasenbeziehung ein Synchronismus (Alignment) des Systemtaktes mit den Daten für jeden Empfänger 770 unterschiedlich.
  • Gemäß 19 zeigt das Timingdiagramm ein Timing wenn die Daten für das Datenbit 1 (Daten <1>) und das Datenbit n (Daten <n>) ist sowie den Systemtakt an dem entsprechenden Empfänger 750. Das Signal "Takt bei 1" zeigt den Systemtakt beim Empfänger 1 750-1 und das Signal "Takt bei n" zeigt den System takt beim Empfänger n 750-n. Die Signale "Takt bei 1" und "Takt bei n" sind zueinander phasenverschoben.
  • In 20 wird das Timing jedes Empfängers (als Per-Pin-Timing bezeichnet) zur Kompensation des Zeitversatzes zwischen dem Systemtakt und den Datenbits in einer Vorrichtung durch Steuern der Vorlade- und Lesesignale abgeglichen bzw. eingestellt. Sowohl ein Timingabgleich für die Integrationsfenster als auch ein Timingabgleich für die Pro-Pin-Timing Kalibrierung wird durch die selbe Schaltung durchgeführt, sodass sowohl "Anti-Daten" als auch Taktzeitversatzeffekte verringert werden.
  • Das Abgleichssystem 770 richtet den Systemtakt für jeden Empfänger 750 an die Daten an diesem Empfänger durch Abgleichen des Timings des Vorladesignals 352 und des Lesesignals 358 aus. Der Empfänger 750 kann jeden beliebigen oben beschriebenen Empfänger darstellen. Die Abgleichschaltung 770 weist eine globale Sektion 790 und verschiedene Pro-Empfangssektionen 792 auf. Jeder Empfänger 750 verbindet eine bestimmte Instanz der Pro-Empfangssektion 792. Jede Pro-Empfangssektion 792 gleicht das präzise Timing des Vorladefreigebens und Leseaktivierungsereignisse für seinen assoziierten Empfänger 750 ab. Die globale Sektion 790 weist eine Globaltiming-Steuerlogik 794 und einen Globaltakterzeugungsblock 796 auf. Die Pro-Empfangssektion 792 weist eine Pro-Pin-Timingsteuerlogik 798, einen Empfängertakterzeugungsblock 802, und zwei einstellbare Verzögerungsblocks, einen für das Vorladesignal 804 und einen für das Lesesignal 806, auf. Die globale Timing-Steuerlogik 794 erzeugt Steuersignale 808 welche der Pro-Pin-Timingsteuerlogik 798 und Globaltakterzeugungsblock 796 zugeführt werden. Der Globaltakterzeugungsblock 796 weist einen Multiplexer 810 mit null Grad und neunzig Grad Takteingängen und einen Phasenauswahleingang zum Empfangen des Phasenauswahlsignals 812 von der Globaltakt-Steuerlogik 794 auf. Der Multiplexer 810 liefert den ausgewählten Takt an den Empfangstakterzeugungsblock 802. Die Pro-Pin-Timingsteuerlogik 798 und der Empfangstakterzeugungsblock 802 sind mit den einstellbaren Verzögerungselementen 804 und 806 gekoppelt, um die spezifischen Vorlade- und Lese signale für den Empfänger 750-1 vorzusehen. Der Empfänger 750-1 empfängt die Eingangssignale VIN und VIN_B. Der Empfängertakterzeugungsblock 796 erzeugt und sieht die idealen Vorlade- und Lesesignale (gemäß 8) an den Verzögerungselementen 804, 806 vor. Die Pro-Pin-Timingsteuerlogik 798 verbindet die Auswahleingänge (+ und –) mit den einstellbaren Verzögerungselemente 804, 806, um die Verzögerung der Vorlade- und Empfangssignale abzugleichen bzw. einzustellen. Die Pro-Pin-Timingsteuerlogik 798 ist ebenfalls mit dem Ausgang VOUT des Empfängers 750-1 zur Überwachung des Ausgangssignals VOUT hinsichtlich des Systemtaktes, um den ausgewählten Verzögerungsbetrag zu ändern so weit erforderlich. Die Verbindungen der Pro-Pin-Timingsteuerlogik 798 erzeugt einen Verzögerungsregelkreis für den Integrationsempfänger 750-1.
  • Auf diese Art und Weise sieht die Schaltung gemäß 20 ein Pro-Pin-Timing zur Kompensation des Zeitversatzes (Skew) zwischen dem Systemtakt und den Datenbits in der Vorrichtung vor.
  • Gemäß den 20, 21 und 12 wird das Timing des Abgleichsystems beschrie- ben. Diese Beschreibung verwendet den Integrator gemäß 12. Das Abgleichsystem arbeitet jedoch mit irgendeinem oben beschriebenen Integrator. Der Systemtakt 364 wird mit Freigabe des Vorladeereignisses 380 des Leseaktivierungsereignisses 382 gezeigt. Eingangssignal VIN 342 stellt einen Strom abwechselnden Nullen und Einsen dar und das komplementäre Eingangssignal VIN_B stellt einen Strom abwechselnden Nullen und Einsen dar. Die Spannung an einem beispielhaften Integrationsknoten VA 814 entsprechend des Systemtaktes 364 und des Eingangssignals VIN 342 ist ebenfalls gezeigt.
  • Um den geeigneten Betrag der Verzögerung von den Verzögerungselementen 804, 806 auszuwählen, wählt die Globaltakt-Steuerlogik 794 zunächst das neunzig Grad Taktsignal 816 durch Aktivierung des geeigneten Phasenauswahleingangs 812 des Multiplexers 810 wie dem Globaltakterzeugungsblock 796 aus. Dies bewirkt, dass der Empfängertakterzeugungsblock 802 die nominelle Vorla defreigabe 380 und die Leseaktivierungs 382 Ereignisse um neunzig Grad verschiebt, wodurch die Vorladefreigabe in dem nominellen Center 818 des idealen Datenfensters und die Leseaktivierung in dem nominellen Center 820 des nachfolgenden ideellen Datenfensters platziert wird. Während eines Empfangs des Eingangssignals eines Stromes von alternierenden Nullen und Einsen startet der Integrationsempfänger die Integrationsphase, wenn das Vorladesignal in dem Center 818 des Datenfensters freigegeben wird und die Spannung VA an dem Integrationsknoten wird als Signal vom 822 gezeigt. Wenn das Leseaktivierungsereignis in dem Center 820 des nachfolgenden Datenfensters erfolgt, dann wird die Ausgangsspannung VA des Integrators null sein. In der Praxis entspricht der Ausgang des Leseverstärkerausgangs 1 für ungefähr die gleiche Anzahl von Integrationszyklen wie es null entspricht. Somit arbeitet der Empfänger als ein Phasendetektor, wenn die Timingschleife bzw. Timingkreis aktiviert ist und der Systemtakt um neunzig Grad verschoben ist. Wenn der Systemtakt um neunzig Grad verschoben ist und der Ausgang VA des Integrators null entspricht, dann hat die Pro-Pin-Timingsteuerlogik 798 die Verzögerungselemente 804 und 806 entsprechend für den bestimmten Empfänger 750-1 eingestellt. Sobald jeder Pro-Pin-Timing-Steuerlogikblock 798 das Timing für seinen Empfänger 750-1 abgeglichen hat, bewirkt die Globaltaktsteuerlogik 794 es, dass der Multiplexer 810 den null Grad Takt an den Empfangstakterzeugungsblock 802 ausgibt, sodass das Empfangssystem Daten empfangen und ausgeben kann.
  • Zusammenfassend wird der Betrag der Verzögerung von den Verzögerungselementen 806, 808 für jeden Empfänger unter Verwendung eines Dateneingangsstromes von wechselnden Einsen und Nullen und durch Verschieben des Systemtaktes um neunzig Grad abgeglichen, um den Empfänger als Phasendetektor zu betreiben, und das Zentrum des neunzig Grad Taktes in dem Zentrum der Integration oder des zuverlässigen Datenfensters zu platzieren. Auf diese Art und Weise wird zumindest eine Flanke des null Grad Systemtaktes mit dem Zentrum des zuverlässigen Datenfensters angepasst.
  • In 22 wird ein beispielhaftes einstellbares Verzögerungselement 804 gezeigt. Ein Verzögerungselement 806 ist das gleiche wie das Verzögerungselement 804 und somit wird lediglich das Verzögerungselement 804 beschrieben. Ein binär gewichteter (binary-weighted) Satz 830 von PMOS Transistoren 832, 834 ist zwischen der Versorgungsspannung und der Ausgangssignalleitung 836 gekoppelt. Die binär gewichtete Gruppe 830 von Transistoren empfängt einen Eingangstakt 838 und einen Satz von Freigabesignalen EnbP<0:3> 840. Entsprechende PMOS Transistorpaare 832 und 834 sind in Reihe zwischen der Versorgungsspannung und der Ausgangssignalleitung 836 verbunden. Transistoren 832 empfangen das Eingangssignal 838 an ihren Gates. Transistoren 834 empfangen ein entsprechendes der Freigabesignale EnbP<0:3> 840 an ihren Gates. Wenn beide Transistoren in dem in Reihe verbundenen Paar aktiv sind, dann wird das Eingangssignal um einen Betrag verzögert, welcher proportional zu der binären Richtung der Transistoren ist.
  • Die binäre Wichtung jedes PMOS Transistoren wird neben jedem Transistor angezeigt. Transistorpaar 832-1, 834-1 weist eine Wichtung von 1 auf, Transistorpaar 832-2, 834-2 weist eine Wichtung von 2 auf, Paar 832-3, 834-3 weist eine Wichtung von 4 und Paar 832-4, 834-4 weist eine Wichtung von 8 auf. Die Wichtung wird durch Breite zu Länge (W/L) Verhältnis jedes Transistors bestimmt. Das W/L Verhältnis bestimmt den Widerstand des entsprechenden Transistors, wobei eine Erhöhung der Breite W den Widerstand verkleinert, während eine Verringerung der Breite den Widerstand vergrößert. Der Widerstand und somit das W/L Verhältnis bestimmt den inkrementellen Verzögerungswert, welcher durch einen Transistor erzeugt wird, wenn der Transistor aktiv ist.
  • Ein Satz von 850 von NMOS Transistoren 582 und 584 ist in Reihe zwischen Masse (gound) und der Ausgangssignalleitung 836 verbunden. Die Gates der Transistoren 854 empfangen entsprechende der Freigabesignale EnbN<0>. Die Gates der Transistoren 852 empfangen das Eingangssignal 838. Entsprechende Transistorenpaare 852 und 854 sind in Reihe miteinander verbunden. Die Transistoren 852, 854 jedes Paares haben dieselbe binäre Wichtung wie ihre ent sprechenden in Reihe geschaltetes PMOS Paar. Beispielsweise weist das Paar 852-1, 854-1 eine Wichtung von null, das Paar 852-2, 534-2 weist eine Wichtung von zwei, das Paar 852-3, 854-3 weist eine Wichtung von vier und das Paar 852-4, 854-4 weist eine Wichtung von acht auf.
  • Wenn sich das Eingangssignal 838 auf einem niedrigen Pegel befindet bzw. niedrig ist, werden die Transistoren der PMOS Gruppe 830 zum Treiben des Ausgangssignals mit einem vordefinierten Widerstand auf einen hohen Pegel und somit mit einer vorbestimmten Zeitkonstante gemäß dem Zustand des Freigabesignals EnbP<0:3> freigegeben. Wenn das Eingangssignal 838 sich auf einem hohen Pegel befindet bzw. hoch ist, werden die Transistoren der NMOS Gruppe 850 zum Treiben des Ausgangssignals auf einen niedrigen Pegel mit einem vorbestimmten Widerstand und somit mit einer vorbestimmten Zeitkonstante gemäß dem Zustand des Freigabesignals EnbN<0:3> freigegeben. Ein Treiben des Ausgangssignals auf einen hohen Pegel mit einem hohen Widerstand relativ zu den anderen Transistoren erhöht die Verzögerung zwischen dem Eingangssignal 838 und dem Ausgangssignal 836. Ein Treiben eines Ausgangssignals mit einem niedrigen Widerstand auf einen hohen Pegel verringert die Verzögerung zwischen dem Eingangssignal 838 und dem Ausgangssignal 836. Der Betrag der Verzögerung beim Treiben des Ausgangssignals auf einen niedrigen Pegel wird durch die den Widerstand der Transistoren der NMOS Gruppe 850 gesteuert. In dem Ausführungsbeispiel von 22 sind sechzehn verschiedene Verzögerungseinstellungen möglich.
  • Beispielsweise können die Transistoren 832, 834, 852, 854 so dimensioniert werden, um eine fortschreitende Verzögerung von 125 Pikosekunden (ps) für jede Fortschreitung in dem Wert von EnbN<0:3> und EnbP<0:3> vorzusehen. In einem alternativen Ausführungsbeispiel können binäre Stufen 860 hinzugefügt werden, um eine größere Genauigkeit und/oder einen größeren Bereich von Verzögerungswerten vorzusehen. In einem weiteren alternativen Ausführungsbeispiel kann die Verzögerungsschaltung 804 zum Vorsehen einer beliebigen vordefinierten Verzögerung ausgestaltet sein.
  • In 23A gleicht eine Abweichschaltung gemäß einem alternativen Ausführungsbeispiel das Timing der Vorlade- und Lesesignale für einen Satz von Pins ab, welche eingehende Signale empfangen. Der Einfachheit halber wird ein beispielhaftes eingehendes Signal als Datensignal bezeichnet. In diesem Ausführungsbeispiel gleicht die Abgleichschaltung das Timing der Vorlade- und Lesesignale basierend auf dem Timingverhältnis eines Übergangs des Empfangstaktes und eines Übergangs des Datensignals ab. Ungradzahlig und gradzahlige Datenbits werden während komplementären ungradzahligen und gradzahligen Phasen des Empfangstaktes empfangen. Der Empfangstakt kann den Systemtakt darstellen. Ein Ungradzahlig-Timingdetektor 560-1 sieht Timingsignale Vϕ-ODD für die ungradzahlige Phase vor und ein Gradzahlig-Timingdetektor 560-2 sieht Timingsignale VϕEVEN für die gradzahlig Phase vor. Da die Ungradzahlig- und Gradzahlig-Timingdetektoren 560 auf die selbe Art und Weise betrieben werden, wird lediglich der Ungradzahlig-Timingdetektor 560-1 beschrieben. Ein Vorverstärker 332, wie beispielsweise der Vorverstärker 332A gemäß 10, empfängt das Eingangssignal VIN 342. Ein Inverter 861 sieht ein komplementäres Eingangssignal VIN_B 344 für den Vorverstärker 332A vor. Ein ϕ-Leseverstärker 862 empfängt die Ausgänge des Vorverstärkers in Antwort auf den Empfangstakt und sieht ein Vϕ-ODD Signal vor. Der ϕ-Leseverstärker 862 und der Datenleseverstärker 864 werden unter Verwendung der Leseverstärkerschaltung 600 gemäß 14 implementiert.
  • In 23B stellt das Vϕ-ODD Signal den abgetasteten Zustand des Datensignals bei einem positiven Flankenübergang des Empfangstaktes dar. Währenddessen erzeugt der Integrator 334 Integrationsspannungen basierend auf dem Ausgang des Vorverstärkers 332A und der Datenleseverstärker 864, tastet den Zustand der Integrationsspannungen an der Abfallflanke des Empfangstaktes ab und sieht ein abgetastetes Datensignal VS-ODD vor.
  • Die Datenübergangs- und Timingausgleichslogik 866 empfängt jeweils die Vϕ-ODD, VS-ODD Signale von den Leseverstärkern 862, 864 und gibt Auswahlsignale aus, welche den Betrag der Verzögerung von den Verzögerungsabgleichblöcken 868 auswählt. Ein entsprechender Verzögerungsausgleichsblock 868 verzögert die Vorlade- und Lesesignale 352 und 358 mit dem ausgewählten Betrag der Verzögerung. Die Verzögerungsausgleichsblöcke 868 können unter Verwendung der Schaltung gemäß 22 implementiert werden.
  • Die Datenübergangs- und -timingausgleichslogik 866 wählt einen Betrag der Verzögerung basierend auf dem Timingverhältnis zwischen dem Eingangssignal VIN und dem Empfangstakt aus. In diesem Ausführungsbeispiel dient der ϕ-Leseverstärker 862 als ein Phasendetektor, da sein meta-stabiler Punkt inhärent 90° von dem Integrator darstellt.
  • Wenn beispielsweise der Übergang des Eingangssignals VIN früh hinsichtlich der Abfallflanke des Empfangstaktes verfolgt, dann detektiert der ϕ-Leseverstärker 862 den Übergang des Datensignals VIN aber der Integrator 334 und der Datenleseverstärker 864 könnte den Übergang des Eingangsdatensignals VIN nicht detektieren, da die Integrationszeit kürzer sein wird. Wenn alternativ dazu der Übergang des Eingangssignals VIN spät im Hinblick auf die Abfallflanke des Empfangstaktes ist, dann wird der ϕ-Leseverstärker 862 nicht den Übergang des Datensignals VIN detektieren, aber der Integrator 334 und der Datenleseverstärker 864 könnten den Übergang des Eingangssignals VIN nicht detektieren, da die Integrationszeit ebenfalls kürzer sein wird.
  • Die Datenübergangs- und -timingabgleichslogik 866 vergleicht das von dem ϕ-Leseverstärker 862 ausgegebene Signal mit dem Empfangstakt beispielsweise unter Verwendung eines exclusive-or Gates (exklusiv- oder Gates bzw. Gatter). Wenn der Übergang des Eingangssignals VIN spät im Hinblick auf die negative Flanke des Empfangstaktes erfolgt, dann wird der ϕ-Leseempfänger 862 den Übergang des Eingangssignals VIN nicht detektieren obwohl der Datenleseverstärker 864 den Übergang des Eingangssignals VIN detektiert. Durch Beobachten und Vergleichen der Ergebnisse von Vϕ und VS kann der Übergangs- und -timinglogikblock bestimmen, ob ein Datenübergang aufgetreten ist und wenn ein derartiger Übergang aufgetreten ist, ob der Datenübergang früh oder spät war.
  • Multiphasenempfänger
  • Die Performance kann durch Betreiben der Empfänger in multiplen Phasen verbessert werden. Um Datenzyklusraten in dem Gigabyte-Bereich zu erreichen, erhöhen multiple parallele Empfänger die Geschwindigkeit des Datenbusses durch Reduzierung der Zeit zum Übertragen der Datenbits, die "Bitzeit", ohne den Prozess oder die Technologie zu verändern.
  • In 24 ist ein Multiphasenempfängersystem 870 mit vier Empfängern 780 gemäß der vorliegenden Erfindung gezeigt, welche parallel zueinander verbunden sind und gleichzeitig in multiplen Phasen unter Verwendung von vier Timingsignalsätzen ϕ1, ϕ2, ϕ3 und ϕ4 betrieben werden. In 25 wird der Betrieb des Multiphasenempfängersystems 870 gemäß 24 beschrieben. Datenbits werden von einer Signalleitung des Busses in einer Zeitachse 880 empfangen. Jedes Datenbit Di wird dem Bus für eine Bitzeit oder einen Datenzyklus zugeführt. Ein Zeitachsenpaar 882 ist für jeden Empfänger 780 gezeigt. Das Zeitachsenpaar 882 stellt die Timingsignale ϕi dar, welche den Empfänger 780 steuern. Das Zeitachsenpaar 882 weist eine Integrationszeitachse 884 und eine Lesezeitachse 886 auf. Beispielsweise weist die Integrationszeitachse 884-1 Integrationsintervalle I1 372 für Datenbit eins und I5 für Datenbit fünf und Integrationsvorladeintervalle IP1 374 für Datenbit eins und IP5 für Datenbit fünf auf. Das Integrationsintervall Ii stellt im Allgemeinen die Zeit dar, während der der Empfänger 780 in der Integrationsphase für den Datenzyklus des assoziierten Datenbits Di betrieben wird. Die Lesezeitachse 886-1 ist in Leseintervalle S1 376 für Datenbit eins, und S5 für Datenbit fünf und Lesevorladeintervalle SP1 378 für Datenbit eins und SP5 für Datenbit fünf aufgeteilt. Beispielsweise für Datenbit eins D1 erstrecken sich die Timingsignale zur Definierung von ϕ1 von dem Start des Integrationsintervalls I1 zu dem Ende des Leseverstärker-Vorladeintervalles SP1. Das Integrations- und Lesetiming wurde oben gemäß 8 beschrieben. Jeder Empfänger 780-2, 780-3, 780-4 weist dasselbe Timing auf mit Ausnahme des Timings für jedes entsprechende Datenbit phasenverschoben ist.
  • Zwei Taktsignale Takt 1 und Takt 2 definieren die Grenzen des Datenzyklusses. Das Taktsignal Takt zwei ist um 90° hinsichtlich des Taktes 1 phasenverschoben. In einem alternativen Ausführungsbeispiel definiert ein einzelner Hochgeschwindigkeitstakt, welcher bei einer doppelten Frequenz des Taktes 1 betrieben wird, die Grenzen der Datenzyklen.
  • Zum Beginn des ersten Datenzyklusses für das Datenbit eins D1 beginnt beispielsweise die Integrationsphase für den Empfänger 1 780-1. In der Nähe oder am Ende des Endes des ersten Datenzyklusses für den Datenbit eins D1 beginnt die Leseoperation. Die Leseoperation speichert die akkumulierte Spannung von der Integrationsphase und wandelt den Ausgang des Integrators in ein Logiksignal mit vorbestimmten hohen und niedrigen Spannungspegeln um. Das Logiksignal, welches das Datenbit eins von dem ersten Datenzyklus darstellt, ist am Ende des Leseintervalls S1 erhältlich. Nach der Integrationsphase tritt der Empfänger 1 780-1 in Vorladephase IP1. Nachdem der Leseverstärker und Latch den Ausgang des Integrators umwandelt und den Zustand des Logiksignals speichert, beginnt der Leseverstärker mit der Lesevorladephase SP1. Da die Integrationsvorladephase IP1 in dem Datenzyklus für Bit vier D4 endet, ist der Empfänger 1 780-1 in der Lage, ein neues Datenbit bei dem Datenzyklus für Datenbit fünf D5 zu empfangen. Da der Empfänger 1 780-1 und die anderen Empfänger kein neues Datenbit für die drei Datenzyklen empfangen können, welche dem Datenzyklus folgen, welche mit dem derzeit empfangenen Datenbit assoziiert sind, werden vier Empfänger verwendet. Auf diese Art und Weise werden sehr hohe Datenzyklenraten im Bereich von mindestens einem Gibabit pro Sekunde erreicht.
  • Ein Ausgleicher zum Kompensieren von Intersymbol Interferenzen
  • In Hochgeschwindigkeits-Signalisierungsanwendungen kann das Kommunikationsmedium Probleme wie beispielsweise eine Intersymbol Interferenz bewirken. Die Integrationsknoten des Integrators werden verwendet, um eine Intersymbol Interferenz unter Verwendung einer Ausgleichsschaltung und einer akkumulier ten Spannungsoffset-Annulierungsschaltung zu kompensieren. Um die Intersymbol Interferenz zu kompensieren, kann ein Filter entweder bei dem Treiber oder bei dem Empfänger verwendet werden. Der Integrator ansich stellt eine Form von Filter (einen angepassten Filter) und einige Änderungen können eine Form von Ausgleich zum substanziellen Entgegnen der Intersymbol Interferenz aufweisen.
  • In 26A kompensiert eine Ausgleichsschaltung 900 die Intersymbol Interferenz durch Anlegen eines Teils der Ladung, welche für das vorhergehende Datenbit akkumuliert worden ist, an das neue Datenbit durch Ausgleichen des Vor- ladebetrages auf den Integrationsknoten während des Vorladezyklusses. Die Gradzahlig- und Ungradzahlig-Empfänger 780 empfangen Datenbits von zwei benachbarten Datenzyklen wie beispielsweise ein gradzahliger und ein ungradzahliger Zyklus. Der Gradzahlig-Empfänger 780-even empfängt Daten in einer Phase des Taktes und der Ungradzahlig-Empfänger 780-odd empfängt Daten auf der anderen Phase des Taktes. Die Ausgleichsschaltung 900 ist zwischen den Ausgängen der Gradzahlig- und Ungradzahlig-Empfängern gekoppelt.
  • Die Ausgleichsschaltung 900 kompensiert die Intersymbol Interferenz dynamisch während Datenbits empfangen werden durch Anlegen eines Teils der Integrationsspannung, welche an einem Integrationsknoten eines vorab empfangenen Bits erzeugt wurde, um die Integrationsknoten für das nächste Bit vorzuladen. Die Ausgleichsschaltung 900 weist einen ersten Operationsverstärker 902 auf, welcher in Reihe mit einem ersten NMOS Transistor 904 verbunden ist. Der Operationsverstärker 902 ist in einer Einheitsverstärkungskonfiguration mit seinem positiven Eingang (+) verbunden mit einem der Integrationsknoten (D) des Integrators 780-even verbunden. Der erste NMOS Transistor 904 ist zwischen dem Ausgang des Operationsverstärkers 902 und dem Integrationsknoten (C) eines benachbarten Empfänger 780-odd verbunden. Das Gate des ersten NMOS Transistors 904 wird durch den Ausgang des Inverters 906 gesteuert, welcher das Komplement des Vorladesignals, Vorladen B und Leistung von Ausgleichsverhältnissteuerspannung 908 empfängt. Die Ausgleichsverhältnissteuerspan nung 908 bestimmt den Betrag der Ladung welche dem Integrationsknoten während des Vorladezyklusses durch Steuern des Widerstandes des ersten NMOS Transistors 904 zugeführt wird, wenn das Vorladesignal aktiv ist. Die Ausgleichsschaltung 900 koppelt den C Ausgang des Gradzahlig-Integrators 780-even mit dem D Ausgang des Ungradzahlig-Integrators 780-odd unter Verwendung eines zweiten Operationsverstärkers 912 und eines zweiten NMOS Transistors 914.
  • Die A und B Knoten der Ungradzahlig- und Gradzahlig-Integratoren sind auf dieselbe Art und Weise wie die C und D Knoten verbunden, werden jedoch der Einfachheit halber nicht gezeigt. Ferner werden identische Operationsverstärkerschaltungen (nicht gezeigt) zum Transferieren der Ladung von dem Ungradzahlig-Integratorausgang A-odd bis D-odd an die Gradzahlig-Ausgänge A-even bis D-even vorgesehen.
  • In 26C bilden die Vorladetransistoren der Vorladeschaltung 470 des Integrators in Kombination mit der Ausgleichsschaltung gemäß 26B einen Spannungsteiler 920 in welchem R1 den äquivalenten Widerstand des Vorladetransistors 474 und R2 einen variablen Widerstand des Transistors 904 darstellt. Während der Vorladephase des Ungradzahlig-Empfängers 780-odd wird die Spannung auf den Integrationsknoten des Empfängers in dem ungradzahligen Empfänger unter Verwendung von VPrecharge vorgeladen, welche auf die während der Integrationsphase des Gradzahlig-Empfängers akkumulierten Spannung basiert.
  • Ausgleichsverhältnis Steuerspannung 908 bestimmt den Betrag der Ladung, welche während des Vorladezyklusses zugeführt wird. Die Ausgleichsverhältnissteuerspannung 908 kann in einem Register geladen werden und als eine analoge Spannung an einen Digital-Analogkonverter zugeführt werden.
  • Eingangsspannung-Offsetfehler-Kompensator
  • Der Eingangsspannung-Offsetfehler beinhaltet die dem in dem Vorverstärker, dem Integrator und dem Leseverstärker inhärenten Spannungsoffset,. Um die akkumulierten Spannungsoffsets des Vorverstärkers, Integrators und Leseverstärkers zu kompensieren, wird ein Abgleich auf den Vorladespannungspegel der Integrationsknoten des Integrators in jedem Empfänger durchgeführt.
  • In 27A weist eine Spannungsoffset-Annulierungsschaltung 930 einen Offset-Transistor, NMOS Transistor 932 welcher parallel zu den Operationsverstärker 902 und dem Transistor 904 der oben beschriebenen Ausgleichsschaltung mit Masse angeordnet ist. Eine Offset-Steuerspannung 934 wird dem Gate des Offset-Transistors 932 zum Abgleichen der Spannung VD am Integrationsknoten D zugeführt.
  • 27B zeigt ein Schaltdiagramm des äquivalenten Widerstandes für verschiedene Komponenten. Äquivalente Widerstände R1 und R2 wurden oben gemäß 25C beschrieben. Die Spannungsoffset-Annulierungsschaltung 930 entspricht dem äquivalenten variablen Widerstand R3. Obwohl die Spannungsoffset-Annulierungsschaltung 930 hinsichtlich eines einzelnen Integrationsknoten beschrieben wurde, kann dieselbe Schaltung 930 vorzugsweise für jeden Integrationsknoten angewendet werden.
  • Die Offset-Steuerspannung 934 kann in einem Register gespeichert werden und an einen Digital-Analogkonverter ausgegeben werden.
  • Abgleichen des Timings des Systemtaktes unter Verwendung eines Integrationsempfängers
  • In dem Ausführungsbeispiel, welches nachstehend hinsichtlich der 28A, 28B, 28C und 28D beschrieben wird, wird ein Integrationsempfänger als ein Phasendetektor in der Taktrückgewinnungsschaltung 751 gemäß 18 verwendet.
  • Gemäß 28A steigen die akkumulierten Ausgangsspannungen zwischen den Integrationsknoten während einer ersten Phase des Systemtaktes und sinken während einer zweiten Phase des Systemtaktes, wenn das Systemtaktsignal durch einen Integrator integriert wird (beispielsweise wenn der Integrator als ein Phasendetektor in einem Verzögerungsregelkreis (DLL) oder einem Phasenregelkreis (PLL) arbeitet). Die Periode des Systemtaktes Tcycle ist als 2T definiert und jede Phase des Systemtaktes erstreckt sich über ein Intervall T. Am Ende der zweiten Phase des Systemtaktes entspricht die akkumulierte Ausgangsspannung null. Die Spannungen steigen und sinken mit einer Rate, welche dem Integrationsstrom (i) geteilt durch die Kapazität (C) entspricht. Die Maximalspannung zwischen den Ausgangsknoten tritt auf, wenn die erste Phase auf die zweite Phase übergeht und entspricht Integrationsstrom i geteilt durch die Kapazität C multipliziert mit der Zeit t (d.h. (i/C)·t).
  • In 28B werden gemäß einem Ausführungsbeispiel des Integrators 334 als Phasendetektor statische Stromquellen 940 dem Integrator 334 an den Knoten B und D durch Verbinden der kapazitiven Elemente 436, 438 hinzugefügt. Wenn die statischen Stromquellen freigegeben sind, erzeugen sie denselben Strombetrag δ, welcher von den Integrationsknoten subtrahiert wird. Jede statische Stromquelle 940 wird getrennt mit Freigeben links und Freigeben rechts Signalen freigegeben. In einem alternativen Ausführungsbeispiel erhöhen die statischen Stromquellen des Betrag des Stroms, welcher an die Integrationsknoten wie beispielsweise Integrationsknoten A und C zugeführt wird. Durch Addieren oder Subtrahieren des Stromes δ von den Integrationsknoten kann das Systemtiming durch Bruchteile der Zykluszeit unabhängig von einem Prozess, Spannung und Temperaturen abgeglichen werden.
  • In 28C ist beispielsweise ein Graph der Spannung zwischen den Integrationsknoten A und C gezeigt, wenn ein statischer Strom an die Integrationsknoten angelegt wird. Die Integratorausgangsspannung wird mit einer Rate erhöht, welche i/C entspricht und mit einer Rate abgesenkt, welche dem Integrationsstrom i plus dem statischen Strom δ (i + δ) geteilt durch die Kapazität (C) (d.h. v = (i + δ)/C) entspricht. Am Ende der Systemtaktperiode 2t weist die integrierte Ausgangsspannung einen negativen Wert auf. Somit bewirkt der zusätzliche statische Strom δ, dass ein Nulldurchgang während der zweiten Phase des Systemtaktes früher auftritt. Die Differenz in dem Timing dieses Nulldurchgangs und dem Ende der zweiten Phase des Systemtaktes wird als τ bezeichnet. Da die Taktrückgewinnungschaltung gemäß 18 das Timing des Systemtaktes auf dem Chip abgleicht, um die Nullübergänge der akkumulierten Spannungsintegration an dem Integrationsknoten anpasst, wird diese Differenz in dem Timing oder der Timingoffset τ zum Verschieben der Phase des Systemtaktes durch einen vorbestimmten Betrag verwendet. Der Timingoffset τ wird durch die folgende Beziehung definiert: τ = (δ/(1 + δ))·tcycle,wobei tcycle die Periode des Systemtaktes darstellt, welche 2t entspricht.
  • Es sei darauf hingewiesen, dass der Timingoffset τ unabhängig vom Prozess, der Spannung und der Temperatur ist und dem Verhältnis des zusätzlichen Stromes zum Gesamtstrom entspricht. Somit stellt der Timingoffset τ eine einfache und kostengünstige Art und Weise dar, einen Phasenoffset vorzusehen.
  • Die statischen Stromquellen 940 sind dieselben und daher wird lediglich die statische Stromquelle 940-1 beschrieben. Zwei NMOS Transistoren 941 und 942 sind in Reihe zwischen dem Integrationsknoten und Masse (ground) verbunden. Ein Freigabesignal bewirkt, dass der NMOS Transistor 941 aktiv wird und erlaubt einem statischen Strom δ zu fließen. Da der Transistor 942 eine Stromquelle darstellt, ist der Transistor 942 mit einer Biasspannung VBIAS verbunden. Die Größe der Biasspannung wird durch den gewünschten Offsetstrom gesetzt. Alternativ dazu kann die geschaltete statische Stromquelle 940-2 dazu verwendet werden, einen negativen Timingoffset -τ zu produzieren.
  • In 28D ist ein alternatives Ausführungsbeispiel eines Phasendetektors durch Verbindung einer Delta-Kondensatorschaltung 944 mit einem der kapazitiven Elemente des Integrationsknoten vorgesehen. Die Delta-Kondensatorschaltung gleicht die Kapazität auf einer Seite des Integrators aus und somit wird die Ausgangsspannung in 28C auftauchen. Wenn sich das enable-Signal auf einem hohen Pegel befindet, bzw. hoch ist, gibt der Inverter 945 das Delta-Kondensatorelement 946 zur Stromakkumulation frei.
  • Multi-PAM
  • Gemäß 6 und den bislang beschriebenen Ausführungsbeispielen der Erfindung weisen über jede Signalleitung der Busübertragenen Signale eine von zwei Spannungspegeln auf, welche eine binäre Null oder Eins für eine binäre digitale Kommunikation darstellen. Beispielsweise eine Ausgangsspannung, welche dem Spannungspegel VTERM entspricht, welche durch die Spannungsquelle an einem Ende des Abflusswiderstandes Z0 gesetzt ist, kann eine binäre Null darstellen, während ein Ausgangsspannungspegel von VTERM-(I·Z0) kann eine binäre Eins darstellen, wobei die Ausgangstreiberschaltung als Senke für einen Strombetrag von I verwendet wird. Auf diese Art und Weise können die Bustreiberschaltungen als geschaltete Stromquellen implementiert werden, welche als Stromsenke dienen, wenn binäre Einsen auf die Signalleitungen getrieben werden. Wenn Daten empfangen werden, detektieren Empfängerschaltungen, ob die Spannung auf der Signalleitung größer oder kleiner als VTERM-0,5(I·Z0) ist, um festzustellen, ob die Daten eine binäre Null oder Eins darstellen. In einem Ausführungsbeispiel werden Daten an jeder Flanke des Systemtaktes übertragen und empfangen, um eine Bitrate zu erreichen, welche der zweifachen der Frequenz des Systemtaktes entspricht. In einem alternativen Ausführungsbeispiel werden Daten einmal pro Taktzyklus des Systemtaktes übertragen.
  • Obwohl die Multi-PAM Signalisierung gemäß der vorliegenden Erfindung hinsichtlich eines Busses einer Strombetriebsart bzw. eines Strommodus beschrieben worden ist, kann die Multi-PAM Signalisierung ebenfalls in einem Bus mit einer Spannungsbetriebsart bzw. eines Strommodus verwendet werden.
  • In verschiedenen Ausführungsbeispielen der vorliegenden Erfindung wird die Datenrate auf dem Bus erhöht, ohne die Systemtaktfrequenz oder die Anzahl der Signalleitungen zu erhöhen. Ausgangstreiber erzeugen und Empfänger detektie ren Multi-Phasenamplituden modulierte (Multi-PAM) Signale, welche multiple (k) Bits erlauben, als eine von 2k möglichen Spannungen oder Datensymbolen bei jeder Taktflanke übertragen oder empfangen zu werden. Beispielsweise in einem 4-PAM System werden zwei Bits durch 22 oder vier Spannungen oder mögliche Datensymbole dargestellt. Und zwei Bits werden bei jeder Taktflanke durch Übertragen der geeigneten der vier Spannungen übertragen. Somit ist die Datenrate eines 4-PAM Systems zweimal so hoch wie die eines Binär- oder 2-PAM Systems.
  • Multi-PAM wird üblicherweise nicht in Multi-Abfallbussystem (multi-drop bus systems) aufgrund des geringeren Signal-Rauschverhältnis in Systemen verwendet, in welchen selbst das Signal-Rauschverhältnis von binären Signalen kaum ausreichend ist. Speichersysteme gemäß dem Stand der Technik wurden lediglich als binäre Systeme implementiert. Ein Integrationsempfänger gemäß der Erfindung wird insbesondere in einem Multi-PAM System zum Erhöhen des Signal-Rauschverhältnisses auf einem akzeptablen Pegel verwendet.
  • 29 zeigt einen Graphen eines Ausführungsbeispiels von den 4-PAM Signalisierungsspannungen. In einem Ausführungsbeispiel werden Multi-PAM Spannungspegel aufeinander folgenden binären Werten oder Symbolen wie beispielsweise 00, 01, 10 und 11 von der niedrigsten Spannung zu der höchsten Spannung zugewiesen. In dem Ausführungsbeispiel von 29 werden die binären Werte den Spannungspegeln unter Verwendung von Gray-Codierung zugewiesen. Eine Gray-Codierung reduziert die Wahrscheinlichkeit von Dualbitfehlern, da lediglich eines der beiden Bits bei jedem Übergang zwischen den Spannungspegeln verändert wird. Wenn ein empfangenes 4-PAM Spannungssymbol als ein benachbartes Symbol missinterpretiert wird, tritt ein Einzelbitfehler auf.
  • Die Y-Achse zeigt die assoziierten 4-PAM Ausgangsspannungen VOUT für jedes Symbol. Um die geeignete Spannung zum Übertragen eines 4-PAM Symbols vorzusehen, dient der Ausgangstreiber als Senke für einen vorbestimmten Strombetrag für dieses Signal. Insbesondere ist jedes Signal mit einem anderen Strombetrag assoziiert. Um ein "00" zu übertragen, versenkt der Ausgangstreiber keinen Strom und die Signalleitung wird auf UTERM hochgezogen. Um ein "01" zu übertragen, versenkt der Busausgangstreiber einen vorbestimmten Strombetrag I01, um zu bewirken, dass die Ausgangsspannung VOUT VTERM-1/3(I·Z0) beträgt, wobei I01 1/I entspricht. Um eine "11" zu übertragen, versenkt der Busausgangstreiber einen vorbestimmten Strombetrag I11, um zu bewirken, dass die Ausgangsspannung VOUT VTERM-2/3(I·Z0) entspricht, wobei I11 2/3 I entspricht. Um eine "10" zu übertragen, versenkt der Busausgangstreiber einen vorbestimmten Strombetrag I, um zu bewirken, dass die Ausgangsspannung VOUT VTERM-(I·Z0) entspricht.
  • Um die Rauschimmunität zu verbessern, identifiziert der 4-PAM Empfänger ein empfangenes Signal basierend auf einem Spannungsbereich oder einem Bereich von Spannungen, welche mit diesem Symbol assoziiert sind. Ein Referenzspannungssatz VREFL0, VREFM und VREFL1 dient als Schwellwerte zum Definieren der mit jedem 4-PAM Symbol assoziierten Spannungen. Die Referenzspannungen VREFL0, VREFM und VREFL1 werden als Mittelpunktspannung zwischen benachbarten Symbolen gesetzt. Beispielsweise ist das Symbol "00" mit dem Spannungsbereich von VREFL0 bis VTERM assoziiert. Das Symbol "10" wird mit einem Spannungsbereich von VREFL1 bis VTERM-(I·Z0) assoziiert. Das Symbol "11" ist mit einem Spannungsbereich von VREFL1 bis VREFM assoziiert. Das Symbol "01" ist mit dem Spannungsbereich von VREFM bis VREFL0 assoziiert. Die Referenzspannungen VREFL0, VREFM und VREFL1 stellen Schwellwertspannungen dar, an denen ein Multi-PAM Datenbit als eines aus dem benachbarten Bitsatz bestimmt wird. Wenn beispielsweise die Spannung des empfangenen Symbols zwischen VREFM und VREFL0 beträgt, wird das Bit als "01" darstellend bestimmt.
  • 4-PAM Symbole oder Signale erlauben ebenfalls eine direkte Kompatibilität mit 2-PAM oder binärer Signalisierung. Wenn in einem 4-PAM Betriebsart bzw. Modus betrieben wird, werden die empfangenen Datenbits mit den drei Referenzspannungen VREFL0, VREFM und VREFL1 verglichen, um das 4-PAM Symbol und die assoziierten zwei Bits zu bestimmen. Da das höchstwertigste Bit (most significant bit MSB) durch Vergleichen des empfangenen Datenbits mit VREFM erhalten wird, kann das Multi-PAM System als ein 2-PAM System durch Ignorieren niederwertigsten Bits (least significant bit LSB) und durch Verwendung des MSB verwendet werden. Um 2-PAM Symbole unter Verwendung des Gray-Codes von 29 zu überfragen, wird das LSB auf null (low) gesetzt, während das MSB die Ausgangsspannung bestimmt.
  • Eine Multi-PAM Signalisierung erhöht die Datenrate mit einer geringen Erhöhung der Leistungsaufnahme, da die Anzahl der Eingangs/Ausgangs (E/A) Pins und die Systemtaktfrequenz die gleichen wie bei der binären Signalisierung verwendet ist. Ein Hauptfaktor bei der Leistungsaufnahme von CMOS Schaltungen ist die CV2F Leistung, welche direkt von der Systemtaktfrequenz abhängt. Somit führt eine Erhöhung der Systemtaktfrequenz zum Erhöhen der Datenrate zu einer direkten Erhöhung der Leistungsaufnahme. Obwohl zusätzliche Leistung für die zusätzliche unten beschriebene Multi-PAM Schnittstelle verwendet wird, ist diese Erhöhung der Leistung viel geringer als die Erhöhung der Leistung, wenn entweder die Anzahl der E/A Pins oder die Systemtaktfrequenz zur Erhöhung der Datenrate erhöht wird.
  • Eine Multi-PAM Signalisierung erhöht ebenfalls die Datenrate ohne eine entsprechende Erhöhung in der elektromagnetischen Interferenz (EMI). Wenn die Datenrate durch Erhöhung der Anzahl E/A Pins oder durch Erhöhen der Frequenz erhöht worden wäre, wäre die EMI proportional erhöht worden. Da eine Multi-PAM Signalisierung nicht die Anzahl der E/A Pins erhöht, wird die EMI nicht erhöht, wenn die Gesamtspannungsamplitude der Multi-PAM E/A Pins dieselbe wie bei einer binären Signalisierung bleibt. Die Gesamtspannungsamplitude kann durch Vorsehen einer höheren Spannungsspanne (voltage margin) zum Verbessern der Systemzuverlässigkeit erhöht werden. Obwohl die EMI sich entsprechend erhöhen würde, ist diese Erhöhung kleiner als bei einer Erhöhung der Anzahl der E/A Pins mit einer binären Signalisierung.
  • Die unten beschriebenen Schaltungen verwenden 4-PAM Signalisierung aber sie können zur Verwendung in einer 8-PAM, 16-PAM oder im Allgemeinen einer N-PAM Signalisierung erweitert werden
  • Multi-PAM Ausgangstreiber
  • In 30 wird eine 4-PAM Ausgangstreiberschaltung 950 mit Stromsteuerbits (CCtrl<6:0>) zum Erzeugen der gewünschten Ausgangsspannungspegel über einen Satz von Prozess, einer Spannung und Temperatur (PVT) Zustände auf dem Chip verwendet. In dem Ausgangstreiber 950 sind eine erste Treiberschaltung 952 und eine zweite Treiberschaltung 954 mit einem I/O Pin 956 verbunden. Die erste Treiberschaltung 952 treibt das LSB während die zweite Treiberschaltung 954 das MSB treibt. Die erste Treiberschaltung 952 und die zweite Treiberschaltung weist einen Satz von Treiberblöcken 958 auf, welche parallel verbunden sind. Da die Treiberblocks dieselben Komponenten aufweisen, wird ein Treiberblock 958 beschrieben. Jeder Treiberblock weist einen binär gewichteten Treibertransistor 960-0 mit einem gezeigten Breiten-zu-Längen (W/L) Verhältnis. Die Treibertransistoren 960 der zweiten Treiberschaltung 954 sind zweimal so groß wie die Treibertransistoren der ersten Treiberschaltung 952, da die zweite Treiberschaltung 954 die MSB treibt, während die erste Treiberschaltung 952 die LSB treiben. Mit anderen Worten die MSB werden mit einem doppelten Strom im Vergleich zu dem LSB getrieben.
  • In dem Treiberblock 958 werden die gradzahligen und ungradzahligen Datenbits auf die Treibertransistoren 960 über die Durchlass- bzw. Passiergates 962 und einen Inverter 964 gemultiplext. Ungradzahlige Daten werden bei einer Anstiegsflanke des Takts übertragen während gradzahlige Daten während einer Abfallflanke des Takts übertragen werden. NAND Gates 966, 968 sind mit einem Stromsteuerbit null <0> und mit dem LSB ungradzahligen Datenbit und dem LSB gradzahligen Datenbit verbunden. Wenn das entsprechende Stromsteuerbit null <0> hoch ist bzw. sich auf einem hohen Pegel befindet, reagieren die NAND Gates 966, 968 auf die ungradzahligen und gradzahligen Daten. Wenn das ent sprechende Stromsteuerbit niedrig ist bzw. sich auf einem niedrigen Pegel befindet, ist der Ausgang der NAND Gates 966, 968 niedrig bzw. befindet sich auf einem niedrigen Pegel und der Treiberblock 958 reagiert nicht auf das Datenbit. Die Stromsteuerbits sehen einen spezifizierten Strombetrag vor, um zu bewirken, dass der gewünschte Spannungshub unabhängig von den PVT Zuständen ist. Die Schaltung gemäß 28 verwendet sieben Stromsteuerbits. Techniken zum Bestimmen des Setzens von Stromsteuerbits entsprechend den PVT Zuständen sind nicht Teil der vorliegenden Erfindung aber stellt einen Teil des Kontextes dar, in welchem die vorliegenden Erfindung betrieben wird und wird daher nicht weiter beschrieben.
  • Durchlassgates 962 weisen zwei Transistorpaare auf, wobei jedes Paar einen PMOS Transistor 972, 974 parallel mit einem NMOS Transistor 976, 978 aufweist. Die Takt- und Takt_b-Signale (clock, clock_B) sind off in gegengesetzter Art und Weise mit den Gates der Transistoren der Transistorpaare verbunden.
  • Obwohl 30 zeigt, dass die erste Treiberschaltung 952 das LSB treibt und die zweite Treiberschaltung das MSB 954 treibt, treibt die erste Treiberschaltung 954 in einem alternativen Ausführungsbeispiel das MSB und die zweite Treiberschaltung treibt LSB. Alternativ dazu kann jedes beliebige Codierschema zum Anordnen von Kombinationslogik erzeugt werden, um die Datenbits vor Senden der kombinierten Datenbits an den Treiberblock 958 zu kombinieren.
  • Die unten gezeigte Tabelle 1 zeigt zwei 4-PAM Codierungsschemata, welche unter Verwendung des Ausgangstreibers 950 gemäß 28 implementiert werden können.
  • Tabelle 1: Kodierungs-Schemata
    Figure 00760001
  • In einem weiteren in 31 gezeigten Ausführungsbeispiel verwendet ein 4-PAM Ausgangstreiber 980 Stromsteuerbits zum Produzieren des spezifizierten Strombetrages, was in die gewünschten Ausgangsspannungspegel resultiert. Zwei Sätze 981-1 und 981-2 von binär gewichteten Transistoren 982-986 kombinieren die Stromsteuerbits mit einer 4-PAM Signalerzeugung. Die Stromsteuerbits steuern direkt die Strom gesteuerten NMOS Transistoren 982-2, 984-2, 986-2, welche jeweils in Reihe mit den Treibertransistoren 982-1, 984-1, 986-1 verbunden sind, welche die Daten empfangen. Für ungradzahlige Daten bewirken die Treibertransistoren 982-1, 984-1, 986-1 einen Stromfluss in den I/O Pin 956, wenn das entsprechende Datenbit und das Taktsignal hoch sind bzw. sich auf einem hohen Pegel befinden. Das assoziierte Stromsteuerbit ist hoch, um die NMOS Transistoren 982-2, 984-2 und 986-2 in einen aktiven Zustand zu versetzen.
  • Die Schaltung für gradzahlige Daten wird nicht gezeigt, aber ein getrennter Satz von Stromsteuer NMOS Transistoren sind in Reihe mit einem Satz von Treibertransistoren verbunden, welche auf das logische "und" des entsprechenden Datenbits und dem Komplement des Taktsignals clock_B für gradzahlige Daten antwortet. Die Ausgangsspannungen der Schaltungen von 30 und 31 weisen eine gds Verzerrung auf. In 32 zeigt ein Graph die GDS Verzerrung. Die X-Achse zeigt die Drain-Source Spannung und die Y-Achse zeigt den Drainstrom. 32 zeigt die Datenbits, welche nicht in dem Gray-Code codiert sind und den Effekt der gds Verzerrung auf der Ausgangsspannung VOUT. 32C zeigt Datenbits in einem Gray-Code und den Effekt der gds Verzerrung auf die Ausgangsspannung VOUT Wenn die Ausgangsspannung VOUT verringert wird, verringert sich ebenfalls die inkrementale Spannungsdifferenz zwischen benachbarten Bitpaaren. Die Spannungsinkremente zwischen den 4-PAM Spannungen sind aufgrund der gds Verzerrung nicht gleich.
  • In 33A korrigiert ein 4-PAM Ausgangstreiber 1000 die gds Verzerrung. Der Einfachheit halber sind die Stromsteuerbits nicht gezeigt. Die gds Verzerrung wird durch Ausgleich des Breite-zu-Länge-(W/L)Verhältnisses der Transistoren 1002, 1004 und 1006 durch die Faktoren α und β derart abgeglichen, dass β>α>1 ist und die inkrementelle Spannungsdifferenz zwischen benachbarten 4-PAM Pegeln konstant ist. Die Transistoren 1002, 1004 und 1006 weisen ein Breite-zu-Länge Verhältnis von W/L, α(W/L) und β(W/L) auf. Beispielsweise werden die Eingangssignale A, B und C von den MSB und LSB der zu übertragenen Signale abgeleitet um die in der Tabelle 2 unten beschriebenen 4-PAM Pegel zu erzeugen. Dieser Ausgangstreiber verwendet Kombinationslogik 1007 um die A, B und C Eingänge gemäß der zu übertragenen Datenbits zu erzeugen.
  • Tabelle 2: Mapping of Data Bits to ABC Inputs and Encoding Schemes
    Figure 00780001
  • In der Kombinationslogik 1007 erzeugt ein OR-Gate (ODER-Gatter) 1008 ein A-Signal durch Durchführen einer OR-(oder)Operation zwischen dem LSB und MSB. Der B-Eingang stellt den MSB dar. Ein UND-Gate 1009 erzeugt das C-Signal durch Durchführen einer UND-Operation zwischen dem LSB und MSB. In 33B codiert die Kombinationslogik 1007 die LSB und MSB unter Verwendung des Gray-Codes. Die Kombinationslogikschaltung 1007 von 33B stellt die gleiche Kombinationslogikschaltung 1007 von 33 mit der Ausnahme dar, dass ein UND-Gate 1009A das Komplement des LSB anstatt des LSB zur Erzeugung des C-Signals empfängt.
  • Auf einem Chip befindliche single-endet Ausgangstreiber gemäß 30, 31 und 32 erzeugen Schaltungsrauschen. Beispielsweise wenn die Transistoren in dem Ausgangstreiber vom Versenken von keinem Strom wie beispielsweise beim Treiben, des "00" Signals zum Versenken eines maximalen Stromes wie beispielsweise beim Treiben des Gray codierten "10" Symbols übergeht, fließt der Strom durch den I/O Pin 956 und durch einen Massepin. Der Pfad zwischen dem I/O Pin 956 und Masse weist eine inhärente Induktivität auf, welche dem Stromfluss entgegensteht und ein signifikantes Schaltrauschen erzeugt (d.h. Massepreller (ground bounce)). Da die Spannungsspannen für eine Multi-PAM Signalisierung geringer sind als die Spannungsspannen für eine binäre Signalisierung, kann Schaltrauschen Fehler erzeugen.
  • Zur Reduzierung der Empfindlichkeit gegenüber Schaltrauschen können die Ausgangstreiber einen konstanten oder semikonstanten Strom einer Masse unabhängig von dem getriebenen Ausgangsstrom vorsehen. Wie in 34 gezeigt wird jeder single-ended Transistorzweig 960 (30) und 986 (31) in den Ausgangstreibern von 30 und 31 durch ein Differenzialpaar 1010 ersetzt.
  • Wenn der Ausgangstreiber einen Ausgangsstrom von dem I/O Pin 956 versenkt, wird der Strom durch den Transistor N1 1012 nach Masse gesteuert. Wenn der Transistor N1 1012 inaktiv ist, wird der Transistor N2 1014 aktiv und erlaubt demselben oder im Wesentlichen demselben Strombetrag nach Masse zu fließen. Auf diese Art und Weise fließt ein im Wesentlichen konstanter Strombetrag kontinuierlich nach Masse, um einen großen Teil des Ausgangstreiber-Schaltrauschens zu eliminieren und eine geräuschfreie Masse auf dem Chip vorzusehen, wodurch die Performance der 4-PAM Signalisierung verbessert wird. Das Signal VR, welches den Transistor N2 1014 steuert, ist das Komplement zu dem Signal Vi, das Signal welches den Transistor N1 1012 treibt. Alternativ dazu stellt das Signal VR, welches den Transistor N2 1014 treibt, eine Referenzspannung zwischen null und Vi dar. Die Stromquelle 1016 versenkt einen vorbestimmten Strombetrag I0 nach Masse in Antwort auf eine Eingangsspannung VCNTRL.
  • 35 zeigt ein weiteres Ausführungsbeispiel eines Multi-PAM Ausgangstreibers, welcher die Schaltung von 33A kombiniert, welche eine GDS Verzerrung eliminiert, mit der Schaltung von 34 zum Reduzieren der Empfindlichkeit von Schaltrauschen kombiniert.
  • In 36 wird ein weiterer gds kompensierter 4-PAM Ausgangstreiber gezeigt. In dem 4-PAM Ausgangstreiber treiben die A, B und C Signale NMOS 1018, 1020, 1022 gleicher Größe und Breite W. Gemäß der vorliegenden Erfindung treiben die Signale B und C ebenfalls NMOS Transistoren 1024, 1026 mit einer Breite von WB und WC zur Kompensation der gds Verzerrung. Die Breiten dieser NMOS Transistoren 1024 und 1026 nämlich WB und WC werden derart ausgewählt, dass die Differenz zwischen Ausgangspegeln für benachbarte Bits im Wesentlichen die gleiche wie beispielsweise 1/3 (I·Z0). Die Breiten der Transistoren 1018–1026 weisen die folgende Beziehung auf WB<WC<<W.
  • In 37A korrigiert ein 4-PAM Ausgangstreiber die gds Verzerrung und sieht eine Stromsteuerung vor. Wie oben beschrieben bestimmen die Signale A, B und C die Ausgangsspannung oder Symbol gemäß der in der Tabelle 2 gezeigten Gray codierten binären Signalisierung. Zusätzlich bestimmen drei Sätze von Stromsteuer-Kalibrierungsbits, CC, CCB und CCC den Strombetrag, welcher dem Ausgangstreiber für verschiedene Kombinationen A, B und C zugeführt wird. Der erste Satz von Steuerbits CC sieht eine primäre Stromsteuerung vor, während der zweite und dritte Satz von Steuerbits CCB und CCC eine Feinabstimmung des Strombetrages vorsehen. Der erste Satz von Stromsteuerbits CC weist N-Bits auf. Der zweite Satz von Stromsteuerbis CCB weist n1-Bits und der dritte Satz von Stromsteuerbits CCC weist n2-Bits auf. In einem Ausführungsbeispiel ist die Beziehung zwischen der Anzahl der Stromsteuerbits wie folgt: n1≤n2<N.
  • Es sind verschiedene Verhältnisse zwischen N, n1 und n2 in alternativen Ausführungsbeispielen möglich.
  • Jede der A, B und C Signale sind mit einem Stromtreibblock 1040 zum Treiben eines mit dem Symbol assoziierten vorbestimmten Strombetrags assoziiert. Jeder Stromtreibblock 1040 weist einen oder mehr Sätze von gestapelten (stacked) Transistorpaaren 1042 auf, welche mit jedem Satz der Stromsteuerbits für den Stromtreibblock 1040 assoziiert sind. Beispielsweise der Stromtreibblock 1040-1, welcher das A-Signal treibt, empfängt die Stromsteuerbits CC. Der Stromsteuerblock 1040-2, welcher das B-Signal treibt, empfängt Stromsteuerbits CC und CCB. Der durch den Stromtreibblock 1040-2 zugeführte Strombetrag wird zur gds-Verzerrung unter Verwendung der CCB Bits abgeglichen. Der Stromtreibblock 1040-3, welcher das C-Signal treibt, empfängt die Stromsteuerbits CC und CCC. Der durch den Stromtreibblock 10403 zugeführte Strombetrag wird zur GDS-Verzerrung unter Verwendung der CCC Bits abgeglichen.
  • Gemäß 37B ist ein Satz von gestapelten (stacked) Transistorenpaaren 1042 gezeigt. Jedes gestapelte Transistorenpaar (1042) weist zwei in Reihe geschaltet NMOS Transistoren 1046, 1048 auf. Der untere NMOS Transistor 1046 wird mit einem der mit dem Stromtreibblock 1040 assoziierten der A, B oder C Signale verbunden. Der obere NMOS Transistor 1048 verbindet mit einem Stromsteuer bit. Der untere NMOS Transistor 1046 ist vorzugsweise breiter als der obere NMOS Transistor 1048. Da N CC Bits vorhanden sind, sind N gestapelte Transistorenpaare vorhanden. Beispielsweise weist der Stromsteuerblock 1040 N gestapelte Transistorenpaare 1042-1 bis 1042-N auf und jedes gestapelte Transistorenpaar ist mit einem der Stromsteuerbits CC<0> bis CC<N-1> verbunden.
  • Die Transistoren der gestapelten Transistorenpaare sind binär gewichtet hinsichtlich einer minimalen Breite von W1 der oberen Transistoren und W2 der unteren Transistoren. Die Breiten W1 und W2 werden ausgesucht, um die Ausgangseigenschaften wie beispielsweise Ausgangswiderstand und Kapazität zu bestimmen. In der Regel werden die Breiten W1 und W2 derart ausgewählt, dass W1 kleiner als W2 ist.
  • Das Schaltbild von 37B verwendet ebenfalls die Sätze von gestapelten Transistorenpaaren, welche mit dem CCB und CCC Stromsteuerbits assoziiert sind.
  • Wie in 38 gezeigt, bestimmt eine Stromsteuerkalibrierungsschaltung 1050 die Einstellungen für die Stromsteuerbits CC, CCB und CCC durch Auswählen einer Stromsteuer-Referenzspannung VREF und durch Vergleichen der Stromsteuer-Referenzspannung VREF mit einer Spannung am Mittelpunkt zwischen zwei Kalibrierungsausgangsspannungen VOUT-1 und VOUT-2. Die Stromsteuerkalibrierungsschaltung 1050 bestimmt Einstellungen für jede der Sätze der Stromsteuerbits CC, CCB und CCC für jede 4-PAM Ausgangsspannung, sodass VOUT-1 und VOUT-2 jedes benachbarte Paar von Strompegeln der Schaltung vorsieht.
  • Ein Mulitiplexor 1052 empfängt die drei 4-PAM Referenzspannung VREFL0, VREFM und VREFL1. Ein Auswahlreferenzspannungssignal SelRef wählt eine der Referenzspannungen als die ausgewählte Stromsteuer-Referenzspannung VREF aus. Ein Komperator 1054 vergleicht die ausgewählte Stromsteuer-Referenzspannung VREF mit einer Mittelpunktspannung VX und erzeugt ein Vergleichssignal.
  • Zum Erzeugen der Mittelpunktspannung VX versenkt der Ausgangstreiber 1 1056 einen ersten Strombetrag zum Vorsehen der ersten Ausgangsspannung VOUT-1 und der Ausgangstreiber 2 1058 versenkt einen zweiten Strombetrag zum Vorsehen der zweiten Ausgangsspannung VOUT-2 Zwei Durchlassgates-Paare 1060, 1062 dienen als Widerstandsteiler zum Vorsehen der Mittelpunktspannung VX zwischen der ersten Ausgangsspannung VOUT-1 und der zweiten Ausgangsspannung VOUT-2 in Antwort auf eine Stromsteuerfreigabe und des komplementären Signals.
  • Eine Zustandsmaschine (state machine) 1064 weist einen ersten, zweiten und dritten Zähler 1066-1, 1066-2 und 1066-3 auf, welche den ersten, zweiten und dritten Satz von Stromsteuerbits CC, CCB und CCC vorsehen, wenn das Vergleichssignal anzeigt, dass das Mittelpunktsignal VX größer als die Referenzspannung VREF ist, erhöht die Zustandsmaschine 1064 einen assoziierten Satz von Stromsteuerbits um eins, um die Strommenge zu erhöhen, welche durch den Ausgangstreiber versenkt wird, wodurch die Mittelpunktspannung gesenkt wird. Wenn das Mittelpunktsignal VX kleiner als die Stromsteuer-Referenzspannung VREF ist, senkt die Zustandsmaschine 1064 die assoziierten Stromsteuerbits um eins, wodurch die Mittelpunktspannung erhöht wird.
  • In einem Ausführungsbeispiel werden die Stromsteuerbits während einer Einschaltsequenz kalibriert. Die Theorie des Betriebs zu Kalibrierung der Stromsteuerbits ist wie folgt. Der erste Satz von Stromsteuerbits CC sieht eine primäre Stromsteuerung für jeden Stromsteuerblock 1040 vor. Zur Kompensation der gds Verzerrung führen die CCB und CCC Stromsteuerbits eine Feinabstimmung des mit dem Gray codierten "11" und "10" Signals assoziierten Strommenge durch. Die Stromsteuerbits werden in der folgenden Reihenfolge kalibriert: CC, CCB und CCC.
  • In einem alternativen Ausführungsbeispiel können die Stromsteuerbits nach Einschalten in Antwort auf auslösende Ereignisse wie beispielsweise ein Ablauf einer Zeitperiode oder in Antwort auf einen Schwellenwert von Fehlern kalibriert werden.
  • Gemäß 32B wird der erste und Hauptsatz von Stromsteuerbits CC unter Verwendung der Spannungsdifferenz zwischen den "00" und "01" Symbolen gesetzt. Der erste Satz von Stromsteuerbits CC wird zum Vorsehen eines Strombetrages gesetzt, um die Ausgangsspannung für das "01" Symbol vorzusehen, sodass VREFL0 in dem Mittelpunkt zwischen der Ausgangsspannung für das "00" Symbol und der Ausgangsspannung für das "01" Symbol platziert ist. Da die Differenz in der Ausgangsspannung VOUT am größten zwischen den "00" und "01" Symbolen ist, wird die Spannungsdifferenz zwischen den "01" und "11" Signalen sowie zwischen den "11" und "10" Symbolen während der Systemkalibrierung auf die Spannungsdifferenz der "00" und "10" Symbolen gesetzt.
  • Gemäß 32B ist die Spannungsdifferenz zwischen dem "01" Symbol und dem "11" Symbol aufgrund der GDS Verzerrung ohne Kompensation geringer als die Spannungsdifferenz zwischen dem "00" Symbol und dem "01" Symbol. Zur Kompensation der GDS Verzerrung wird die Ausgangsspannung für das "11" Symbol durch Erhöhen des durch den Ausgangstreiber versenkten Strombetrages verringert. Der zweite Satz von Stromsteuerbits CCB wird zum Erhöhen der durch den Ausgangstreiber versenkten Spannung gesetzt, sodass die Ausgangsspannung dem gewünschten Spannungspegel entspricht, wenn die Mittelpunktspannung zwischen der Ausgangsspannung für das "01" Symbol und "11" VREFM entspricht.
  • Schließlich wird der dritte Satz der Stromsteuerbits CCC zum Kompensieren der GDS Verzerrung zwischen der mit dem "11" Symbol assoziierten Spannung und der mit dem "10" Symbol assoziierten Spannung abgeglichen.
  • Gemäß den 38, 39A und 39B wird der Betrieb der Schaltung 1050 einschließlich der Zustandsmaschine 1064 beschrieben. Das Flussablaufdiagramm gemäß 39 verwendet Gray codierte Ausgangsspannungen. In Schritt 1070 werden das Stromsteuerfreigabesignal (CCEN) und das Komplement (CCENB) gesetzt, um die Durchlass bzw. Passiergatepaare 1060 und 1062 aktiviert und gibt die Mittelpunktspannung VX wie oben beschrieben aus.
  • Drei Hauptblöcke von den Schritten 1072, 1074 und 1076 setzen die Stromsteuerbits CC, CCB und CCC.
  • In Block 1072 setzt Schritt 1078 die anfänglichen Zustände zum Bestimmen der Einstellungen für den ersten Satz der Stromsteuerbits CC. Die Zustandsmaschine 1064 gibt das ausgewählte Referenzspannungssignal (SelRef) aus, welches bewirkt, dass der Multiplexor 1054 die Referenzsspannung VREFL0 an den Komperator 1054 ausgibt. Ein "00" Symbol wird dem Ausgangstreiber 1 1056 durch Ausgeben der Mulit-PAM Bitauswahlsignale A1, B1 und C1 mit Werten von null zugeführt. Ein "01" Symbol wird dem Ausgangstreiber 2 1058 durch Ausgeben der Multi-PAM Bitauswahlsignale A2 mit einem Wert von eins B2 und C2 mit einem Wert von null zugeführt. Der anfängliche Zustand der ersten zweiten und dritten Stromsteuerbits ist wie folgt: CC = {1 0...0}; CCB = {1 0...0}; und CCC = {1 0...0}.
  • Die Stromsteuerbits werden anfänglich derart gesetzt, dass das gestapelte Transistorpaar aktiviert wird, welches den meisten Strom versenkt.
  • In Schritt 1080 geben die Ausgangstreiber 1 und 2 die Spannungen entsprechend den Symbolen "00" und "01" aus und die Mittelpunktspannung VX wird erzeugt. In Schritt 1082 vergleicht der Komperator 1054 die Mittelpunktspannung VX mit der ausgewählten Referenzspannung VREFL0 Wenn die Mittelpunktspannung sich innerhalb eines wertniedrigsten Bits der Referenzspannung VREFL0 befindet, dann weist der erste Satz des Stromsteuerbits die richtige Einstellung auf. Die Zustandsmaschine 1058 bestimmt, dass die Mittelpunktspannung VX sich innerhalb des wertniedrigsten Bits der Referenzspannung VREFL0 befindet, wenn die Stromsteuerbits anfangen zwischen zwei Einstellungen zu oszillieren. Mit anderen Worten der Ausgang des Komperators wird zwischen null und eins wechseln.
  • In Schritt 1084 augmentiert die Zustandsmaschine 1064 den ersten Satz von Stromsteuerbits in Abhängigkeit von dem Vergleichsergebnis, wenn die Mittelpunktspannung VX sich nicht innerhalb des wertniedrigsten Bits der Referenzspannung VREFL0 befindet. Der Begriff "Augment" wird dazu verwendet, entweder ein Erhöhen oder ein Absenken der Stromsteuerbits anzuzeigen. Der Vorgang schreitet weiter zu Schritt 1080.
  • Wenn in Schritt 1082 die Zustandsmaschine 1064 bestimmt, dass die Mittelpunktspannung VX sich innerhalb eines wertniedrigsten Bits der Referenzspannung befindet, schreitet der Vorgang zu Schritt 1086 zum Kalibrieren des zweiten Satzes der Stromsteuerbits CCB weiter.
  • In Schritt 1086 werden die anfänglichen Zustände zur Kalibrierung des zweiten Satzes der Stromsteuerbits CCB gesetzt. Die Zustandsmaschine 1064 gibt das Auswahlreferenzspannungssignai (SelRef) aus, welches bewirkt, dass der Multiplexor 1054 die Referenzspannung VREFM an den Komperator 1045 ausgibt. Ein "01" Symbol wird dem Ausgangstreiber 1 1056 durch Ausgeben der Multi-PAM Bitauswahlsignale A mit einem Wert von eins und B1 und C1 mit Werten von null zugeführt. Ein "11" Symbol wird dem Ausgangstreiber 2 1058 durch Ausgeben von Multi-PAM Bitauswahlsignale A2 und B2 mit einem Wert von eins und C2 mit einem Wert von null zuführen. Der Zustand des ersten Satzes von Stromsteuersignalen CC verbleibt unverändert. Der anfängliche Zustand des zweiten und dritten Satzes von Stromsteuerbits CCB und CCC ist wie folgt: CCB = {1 0 ...0}; CCC = {1 0 0...0}.
  • In Schritt 1088 geben die Ausgangstreiber 1 1056 und 2 1058 die Spannungen entsprechend den Symbolen "01" und "11" aus und die Durchlassgatepaare 1060, 1062 geben die Mittelpunktspannung VX aus. In Schritt 1090 vergleicht der Komperator 1054 die Mittelpunktspannung VX mit der ausgewählten Referenzspannung VREFM. Wenn die Mittelpunktspannung nicht innerhalb des wertniedrigsten Bits der Referenzspannung VREFM wie oben hinsichtlich VREFL0 in Schritt 1092 fällt, augmentiert die Zustandsmaschine 1064 den zweiten Satz der Stromsteuerbits CCB um eins und der Vorgang wird am Schritt 1086 wiederholt.
  • Wenn die Mittelpunktspannung innerhalb des wertniedrigsten Bits der Referenzspannung VREFM wie oben hinsichtlich VREFL0 beschrieben fällt, dann weist der zweite Satz der Stromsteuerbits CCB eine geeignete Einstellung auf und der Prozess schreitet zu Schritt 1094 zur Kalibrierung des dritten Satzes von Stromsteuerbits CCC weiter.
  • In Schritt 1094 werden die anfänglichen Zustände zur Kalibrierung des dritten Satzes von Stromsteuerbits CCC gesetzt. Die Zustandsmaschine 1064 gibt das ausgewählte Referenzspannungssignal (SelRef) aus, welches bewirkt, dass der Multiplexor 1054 die Referenzspannung VREFL1 an den Komperator 1054 ausgibt. Ein "11" Symbol wird dem Ausgangstreiber 1 1056 durch Ausgeben eines Mulit-PAM Bitauswahlsignals A mit einem Wert von eins und B und C mit Werten von null zugeführt. Ein "10" Symbol wird dem Ausgangstreiber 2 1058 durch Ausgeben der Multi-PAM Bitauswahlsignale A2 und B2 mit einem Wert von eins und C2 mit einem Wert von null zugeführt. Der Zustand des ersten und zweiten Satzes von Stromsteuersignalen C und CCB bleibt unverändert. Der anfängliche Zustand des dritten Satzes von Stromsteuerbits CCC ist wie folgt: CCC = {1 0 0...0}.
  • In Schritt 1096 geben die Ausgangstreiber 1 1056 und 2 1058 die Spannungen entsprechend den Symbolen "11" und "10" aus und die Durchlassgatepaare 1060, 1062 geben die Mittelpunktspannung VX aus. In Schritt 1098 vergleicht der Komperator 1054 die Mittelpunktspannung VX mit der ausgewählten Referenzspannung VREFL1. Wenn die Mittelpunktspannung sich nicht innerhalb des wertniedrigsten Bits der Referenzspannung VREFL1 wie oben hinsichtlich VREFL0 in Schritt 1000 befindet, augmentiert die Zustandsmaschine den dritten Satz der Stromsteuerbits CCC um eins und der Prozess wiederholt Schritt 1094. In Schritt 1098 werden die geeigneten Einstellungen für den ersten, zweiten und dritten Satz von Stromsteuerbits CC, CCB und CCC bestimmt und die Kalibrierung ist beendet.
  • Mulit-PAM Empfänger
  • Gemäß 40 weist ein 4-PAM Empfänger 1110 einen höchstwertigsten Bit (MSB) Empfängerblock 1112, welcher die Eingangsspannung Vin empfängt und das höchstwertigste Bit des 4-PAM Signals für gradzahlige und ungradzahlige Phasen des Systemtaktes erzeugt. Der 4-PAM Empfänger 1110 weist ebenfalls einen LSB Empfängerblock 1114 auf, welcher die Eingangsspannung Vin empfängt und das wertniedrigste Bit des 4-PAM Signals für die gradzahligen und ungradzahligen Phasen des Systemtaktes erzeugt. Eine Empfänger-Timingsschaltung 1116 erzeugt Vorlade- und Lesesignale für die gradzahligen und ungradzahligen Phasen des Systemtaktes entsprechend den oben beschriebenen Timingdiagrammen und Schaltungen. Die Empfänger-Timingschaltung 1116 empfängt den Signaltakt und sieht die Vorlade- und Lesesignale für den MSB Empfänger 1112 und den LSB Empfänger 1114 vor. Ein Biasgenerator 1118 erzeugt Biasspannungen, welche durch die Empfänger-Timingschaltung 1116, den MSB Empfänger 1112 und den LSB Empfänger 1114 verwendet werden.
  • In dem MSB Empfänger 1112 wird die Eingangsspannung VIN mit der Referenzspannung VREFM verglichen, um das MSB zu erzeugen. In dem LBS Empfänger 1114 wird die Eingangsspannung VIN mit VREFL0 und VREFL1 Referenzspannungen verglichen, um das LSB zu erzeugen.
  • In 41 wird ein Ausführungsbeispiel eines MSB Empfängers 1112A und eines LSB Empfängers 1114A detaillierter gezeigt. In dieser Implementierung vergleicht der MSB Empfänger 1112A die Eingangsspannung VIN mit der Referenzspannung VREFM in dem Vorverstärker 1120. Der MSB Vorverstärker 11290 empfängt die Eingangsspannung VIN und sieht zwei Differenzialausgangsspannungspaare VPDATA und VPDATAB und VNDATA und VNDATAB während jeder Phase des Taktzyklusses für die gradzahligen und ungradzahligen MSB Integratoren 1121 vor. Der MSB Vorverstärker 1120 wird nachstehend detaillierter beschrieben.
  • Die MSB Integratoren 1121 geben zwei Differenzialintegrations-Spannungspaare an Knoten A, B, C und D aus. In einer Implementierung verwendet der MSB Integrator 1121 den Integrator gemäß 11C. In einer weiteren Implementierung verwenden die MSB Integratoren 1121 den Integrator gemäß 12. Jeder MSB Integrator 1121 liefert die Integrationsspannungen an die korrespondierenden (gradzahligen und ungradzahligen) MSB Leseverstärker 1122. In einer Implementierung verwenden die MSB Leseverstärker 1122 den Leseverstärker gemäß 14A. In einer alternativen Implementierung verwenden die MSB Leseverstärker den Leseverstärker gemäß 14B.
  • In dem LSB Empfänger 1114A vergleicht der LSB Vorverstärker 1123 die Eingangsspannung VIN mit den Referenzspannungen VREFL0 und VREFL1 vor der Integration. Der LSB Vorverstärker 1123 empfängt die Eingangsspannung VIN und sieht zwei Differenzialausgangsspannungspaare VPDATA und VPDATAB und VNDATA und VNDATAB während jeder Phase des Taktzyklusses für die gradzahligen und ungradzahligen LSB Integratoren 1124 vor.
  • Die LSB Integratoren 1124 und die LSB Leseverstärker 1125 sind die gleichen wie die MSB Integratoren 1121 und MSB Leseverstärker 1122, welche oben beschrieben worden sind.
  • In einem alternativen Ausführungsbeispiel werden die MSB und LSB Integratoren 1121 und 1124 nicht verwendet und der Leseverstärker gemäß 15 wird verwendet. Mit anderen Worten der Leseverstärker gemäß 15, welcher die Integrationsfunktion innerhalb des Leseverstärkers durchführt, ersetzt jedes Integrator-Leseverstärkerpaar.
  • Gemäß 42 werden der MSB Vorverstärker 1120 und der LSB Vorverstärker 1123 gemäß 41 in einem alternativen Ausführungsbeispiel nicht verwendet und die Integratoren 1126, 1127 vergleichen die Eingangsspannung VIN mit der Referenzspannung. Die MSB Referenzspannung VREFM wird den MSB Integratoren 1126 zugeführt. Die LSB Referenzspannungen VREFL0 und VREFL1 werden direkt den LSB Integratoren 1127 zugeführt. Die MSB und LSB Leseverstärker 1128 und 1129 sind die gleichen wie die MSB und LSB Leseverstärker von 41. In einer Implementierung verwenden die MSB Integratoren 1126 die Schaltung gemäß 11B. In einer alternativen Implementierung verwenden die MSB Integratoren 1126 die Schaltung von 11C.
  • Verschiedene Ausführungsformen der LSB Integratoren 1127 werden nachfolgend beschrieben. Die LSB Leseverstärker 1129 sind die gleichen wie die MSB Leseverstärker.
  • In 43 empfängt ein Multi-PAM Empfänger 1130 die durch den Ausgangstreiber übermittelten Multi-PAM Symbole. Insbesondere empfängt der 4-PAM Empfänger 1130 ein 4-PAM Eingangssignal VIN und decodiert es. In dem MSB Empfänger 1112C vergleicht ein Latching-Komperator 1132 die Werte der Spannung des empfangenen Eingangssignals VIN mit der Referenzspannung VREFM und speichert (latched) den Wert des Vergleichsergebnisses B in Antwort auf ein Empfangstaktsignal. In dem LSB Empfänger 1114C vergleichen zwei Latching-Komperatoren 1134 und 1136 den Wert der Spannung des empfangenen Eingangssignals VIN mit den Referenzspannungen VREFL0 und VREFL1 und speichert (latched) den Wert des Ergebnisses des Vergleichs A und C in Antwort auf das Empfangstaktsignal.
  • Der Ausgang B von dem MSB Empfänger 1112C repräsentiert das MSB. Um das LSB zu decodieren werden Signale von den Komperatorausgängen B, A und C durch eine Kombinationslogik 1138 geführt. Die Kombinationslogik 1138 decodiert Gray codierte Signale gemäß der oben gezeigten Tabelle 2. Der 4-PAM Eingangsempfänger benötigt eine zusätzliche Takt-Ausgangslatenz aufgrund der Kombinationslogik 1138.
  • Das Timing des Empfangstaktsignals ist derart, dass die Latching-Komperatoren 1132–1136 die Eingangsdaten zwischen den 4-PAM Signalübergängen abtasten. Da Daten auf beiden Flanken des Empfangstaktes gesendet werden, werden zwei Empfangsschaltungen 1130 verwendet, nämlich eine für ungradzahlige Daten und eine für gradzahlige Daten. Herkömmliche Latching-Komperatoren sind empfänglich für Hochfrequenz-Rauschzacken, welche insbesondere in Multi-PAM Systemen Fehler während des Latches bewirken. Eine oben beschriebene Implementierung der Latching-Komperatoren als Integrationsempfänger reduziert die Empfindlichkeit des Ausgangssignals gegenüber Rauschen, da das Ausgangssignal von der Integration der Spannung des Eingangssignals VIN über einen Teil oder den gesamten Zyklus abhängt.
  • In CMOS steuert der Integrator einen Integrationsstrom gemäß den relativen Spannungen an den Eingängen. Der ideale sättigende Integrator integriert nicht die Differenz zwischen den Eingangsspannungen, sondern einen vorbestimmten Strombetrag für die Zeit während der ein Eingang eine Spannung aufweist, welche größer als die Spannung an dem anderen Eingang ist. Zum Verbessern des Integrationsvorgangs bereitet der Vorverstärker die Eingangssignale VIN auf, um eine konstante Differenzialspannung mit einer Polarität vorzusehen, welche von der relativen Polarität der Eingangssignale abhängt. Somit integriert der Integrator den Integrationsstrom basierend darauf, welcher der beiden Eingänge die höhere Spannung aufweist und nicht basierend auf der tatsächlichen Spannungsdifferenz zwischen den beiden Eingängen, wie beispielsweise eine Integrierung der Polarität über der Zeit anstatt einer Amplitude über die Zeit.
  • Ein Vorverstärker kann als ein Widerstands-belastetes Differenzialpaar implementiert werden, welche eine Differenzialspannung von ±ΔV an ihren Ausgängen vorsieht, welche IR entspricht. Der oben gemäß 14 beschriebene Leseverstärker und Latch wird mit dem Mulit-PAM Integrator betrieben, verstärkt das Integrationsergebnis auf den vollen CMOS Spannungspegel, welcher eine Eins oder Null darstellt und speichert den vollen CMOS Spannungspegel.
  • In 44 kombiniert ein Vorverstärker 1150 die Funktion des Vorverstärkers der Differenz zwischen der Eingangsspannung VIN und der Referenzspannung mit der Funktion des Decodierens der 4-PAM Eingangsspannungen in die MSB und LSB, um die Eingangs-Ausgangslatenz von der Kombinationslogik 1138 zu reduzieren. Der Vorverstärker 1150 wird in der Komperatorschaltung verwendet, welche das LSB bestimmt, ein einfaches Widerstands-belastetes Differenzialpaar als Vorverstärker in der Schaltung verwendet wird, welche die MSB bestimmt. Unter Verwendung des Vorverstärkers 1150 werden lediglich zwei Komperatoren von 43 zum Empfangen eines Datenbits, d.h. ein Komperator für das MSB und der andere Komperator für das LSB verwendet. Die Schaltung reduziert ebenfalls die Eingangs-Ausgangslatenz, benötigt weniger Chipfläche und reduziert die Leistungsaufnahme.
  • Um das LSB von den Gray codierten 4-PAM Pegeln zu erzeugen, wenn die Eingangsspannung VIN zwischen der von VREFL0 und VREFL1 befindet, sehen die Differenzialtransistorenpaare 1157-1 und 1157-2 eine Ausgangsspannung VLP vor, welche der Versorgungsspannung VDD entspricht. Wenn die Eingangsspannung VIN sich nicht zwischen der VREFL0 Und VREFL1 befindet, sehen die Differenzialtransistorenpaare 1175-1 und 1175-2 eine Ausgangsspannung VLP vor, welche der Versorgungsspannung VDD minus des Biasstromes i multipliziert mit dem Wert des pull up Widerstandes R entspricht. Die Ausgangsspannung VLP wird einer Komperatorschaltung oder einem Integrationsempfänger zugeführt. In einem alternativen Ausführungsbeispiel wird der Widerstand mit einer aktiven Last wie beispielsweise ein PMOS mit Gate auf Masse ersetzt. In einem alternativen Ausführungsbeispiel wird die Vorverstärkerschaltung durch Substituieren von PMOS Stromquellen und PMOS Differenzialpaare für die NMOS Stromquellen und NMOS Differenzialpaare "ausgetauscht".
  • Zum Vorsehen eines Differenzialausgangs VLP und VLP_B wird eine angepasste PMOS Stromquelle 1156 verwendet. Tabelle 3 beschreibt unten die Ausgangsspannungen als Funktion der Eingangsspannung VIN.
  • Tabelle 3
    Figure 00930001
  • In den 45A und 45B wird die PMOS Stromquelle 156 gemäß 44 eliminiert. Es gestaltet sich als schwierig, eine PMOS Stromquelle 156 (44) zu bauen, welche genau mit den NMOS Stromquellen 1158, 1160 exakt angepasst ist. In Kombination sehen die NMOS und PMOS Vorverstärker 1170 und 1200 zwei Differenzialausgangsspannungspaare VNDATA und VNDATA_B und VPDATA und VPDATA_B für das LSB vor. Tabelle 4 beschreibt unten die Ausgangsspannungen von den Vorverstärkerschaltungen als Funktion der Eingangssignale VIN.
  • Tabelle 4
    Figure 00930002
  • Figure 00940001
  • 45A zeigt einen NMOS Vorverstärker 1170 für Eingangssignale VIN mit einem Gleichtaktbereich in der Nähe der Versorgungsspannung (common mode range). Zwei Differenzialpaare 1172, 1174 und 1176, 1178 vergleichen das Eingangssignal VIN mit zwei Referenzspannungen VREFL0 und VREFL1. Die Referenzspannungen, Signalpegel und relative Spannungspegel sind bereits oben beschrieben worden. Lasttransistoren (load transistor) 1180, 1184 welche als Widerstandslasten gezeigt sind, sehen einen Strompfad zum Fließen durch die Transistoren des Differenzialpaares von der Versorgungsspannung VDD vor. Die Transistoren des ersten Differenzialpaares 1172, 1174 empfangen die Referenzspannung VREFL0 und das Eingangssignal VIN differenziell an ihren Gates. Die Source des ersten Differenzialpaares 1172, 1174 sind mit einem Stromquellentransistor 1175 verbunden, welcher einen Strom i in Antwort auf eine Biasspannung VBIASN liefert, welche ihren Gates zugeführt wird. Die Drain der Transistoren 1172, 1174 des ersten Differenzialpaares sehen die Ausgänge VOUT, VOUT_B vor. Wenn die Differenz zwischen der Differenzialeingangsspannung (VIN-VREFL0) positiv ist, dann ist die Differenzialausgangsspannung (VNDATA-VNDATA_B) positiv.
  • Die Transistoren des zweiten Differenzialpaares 1176, 1178 empfangen das Eingangssignal VIN und die Referenzspannung VREFL1 differenziell an ihren Gates. Die Source des zweiten Differenzialpaares 1176, 1178 sind mit dem Stromquellentransistor 1179 verbunden, welcher einen Strom i an das zweite Differenzialpaar in Antwort auf die Biasspannung VBIASN an dem Gate des Transistors 1192 zuführt. Ohm'sche Lasten 1180 und 1184 (resistive loads) sind zwischen der Versorgungsspannung und den entsprechenden Drains des zweiten Differenzialtransistorpaares 1176, 1178 verbunden. Die Drains des zweiten Differenzialpaares 1176, 1178 sehen die Differenzialausgänge VNDATA, VNDATA_B vor. Wenn die Differenz zwischen den Differenzialeingangsspannungen (VIN-VREFL1) negativ ist, wird der Differenzialausgang (VNDATA-VNDATA_B) positiv.
  • Um den gesamten Stromhub bzw. Stromauslenkung (current swing) auszugleichen, sieht ein weiterer Stromquellentransistor 1194 einen zusätzlichen Strom an VNDATA_B über den Transistor 1196 vor. Der Transistor 1196 wird hinzugefügt, um auf einfache Art und Weise die Stromanpassung an die Transistoren 1175 und 1179 zu verbessern.
  • Die Schaltung gemäß 45A implementiert eine Komperatorfunktion innerhalb des Vorverstärkers zum Bestimmen, wann das Eingangssignal VIN kleiner als VREFL0 und größer als VREFL1 (d.h. zwischen VREFL0 und VREFL1) ist. Wenn das Eingangssignal VIN sich innerhalb dieses Bereiches befindet, sind die Transistoren 1172 und 1176 aktiv und die Transistoren 1174 und 1178 sind inaktiv. Diesen Zuständen entspricht der durch den Widerstand 1180 fließende Strom Ia 2I und der durch den Widerstand 1182 fließende Strom Ib entspricht I. Die Differenzialausgangsspannung (VNDATA-VNDATA_B) entspricht dem negativen Betrag des Produktes des Stromes I mit dem Widerstand R (d.h. -IR). Wenn sich die Eingangsspannung VIN außerhalb des durch VREFL0 und VREFL1 befindet, dann sind entweder die Transistoren 1172 und 1178 aktiv oder die Transistoren 1174 und 1176 sind aktiv während die anderen Transistoren in den Differenzialpaaren inaktiv sind. Unter diesen Zuständen entspricht der Strom Ia I, der Strom Ib entspricht 2I und die Differenzialausgangsspannung (VNDATA-VNDATA_B) entspricht dem Produkt des Stromes und des Widerstandes (d.h. +IR).
  • In 45B wird ein Vorverstärker für Eingangssignale mit einem Gleichtaktbereich (common mode Tange) in der Nähe von Masse (ground) verwendet. Die Schaltung von 45B stellt eine PMOS Implementierung der Schaltung gemäß 45A dar. Das erste Differenzialpaar 1201, 1204 empfängt die Eingangsspannung VIN und die Referenzspannung VREFL0 an ihren Gates und produziert Ausgangsspannung VPDATA und VPDATA_B an ihren Drain. Wenn der Differenzialeingang (VIN-VREFL0) positiv ist, dann ist das Vorzeichen der Differenz der Diffe renzialausgangsspannung (VPDATA-VPDATA_B) positiv. Das erste Differenzialpaar 1202, 1204 wird mit Strom von einem Stromquellentransistor 1206 versorgt. Der Stromquellentransistor wird mit VBIASP an seinem Gate vorgespannt (Bias) und ist zwischen der Versorgungsspannung VDD und dem Source der Transistoren 1202, 1204 verbunden. Ein Lastwiderstandspaar 1208 und 1210 mit einem Widerstand R ist zwischen den Drains der Transistoren 1202, 1204 und Masse verbunden. Ein zweites Differenzialpaar 1212, 1214 empfängt die Eingangsspannung VIN und die Referenzspannung VREFL1 an ihren Gates und erzeugt Differenzialausgänge VPDATA und VPDATA_B, sodass, wenn das Vorzeichen der Differenz der Differenzialeingangsspannungen (VIN und VREFL1) negativ ist, das Vorzeichen der Differenz der Differenzialausgangsspannungen (VPDATA-VPDATA_B) positiv ist. Widerstände 1216 und 1218 mit einem Widerstand R sind zwischen den Drains des zweiten Differenzialpaares 1212, 1214 und Masse (ground) verbunden. Ein Stromquellentransistor 1220 ist zwischen der Versorgungsspannung VDD und den Source des zweiten Differenzialpaares 1212, 1214 verbunden und liefert einen Strom I. Ein weiterer Stromquellentransistor 1222 liefert einen Strom I an VPDATA über einen Transistor 1224, welcher in dem aktiven Zustand durch VREFL1 vorgespannt (Bias) ist. Die Stromquellentransistoren 1206, 1220 und 1222 weisen mit einer Biasspannung VBIASP verbundene Gates auf.
  • Wenn das Eingangssignal kleiner als VREFL0 und größer als VREFL1 ist (d.h. das Eingangssignal ist in einem Bereich zwischen den beiden Referenzspannungen), dann entspricht der durch die Transistoren 1208 und 1210 fließende Strom Ia I und der Strom Ib entspricht 2I und die Differenzialausgangsspannung (VPDATA-VPDATA_B) entspricht dem negativen Betrag des Produktes des Stromes I und des Widerstands (d.h. -IR). Wenn sich das Eingangssignal außerhalb des durch die Referenzspannungen VREFL0 Und VREFL1 definierten Bereichs befindet, entspricht der durch den Transistor 1108 fließende Strom Ia 2I und der durch den Widerstand 1210 fließende Strom Ib entspricht I. Die Differenzialausgangsspannung (VPDATA-VPDATA_B) entspricht dem Produkt aus dem Strom I und dem Widerstand R (+IR). Der Vorverstärker 1200 führt eine Komperator- und Verstärkerfunktion ähnlich dem Verstärker 1170 gemäß 45A durch. Wenn die Vorverstärker von
  • 45A und 45B beide verwendet werden, sehen die Vorverstärker ein Differenzialspannungsausgangspaar vor und jeder Vorverstärker wird mit einer anderen Gleichtaktspannung zur Verwendung mit dem Integrator betrieben.
  • In 46 empfängt ein 4-PAM Vorverstärker für das MSB das Eingangssignal VIN, vergleicht das Eingangssignal mit einer vorbestimmten Spannung VR und sieht zwei Differenzialausgangsspannungspaare VNDATA und VNDATA_B und VPDATA und VPDATA_B für das MSB vor. In einem Ausführungsbeispiel entspricht die vorbestimmte Spannung VR dem Komplement der Eingangsspannung VIN_B. In einem alternativen Ausführungsbeispiel entspricht die vorbestimmte Spannung VR VREFM. Ein PMOS Vorverstärker 1252 sieht Ausgänge VPDATA und VPDATA_B vor. Ein NMOS Vorverstärker 1254 sieht Ausgänge VNDATA und VNDATA_B vor. Die PMOS und NMOS Vorverstärker 1252 und 1254 werden auf gleiche Art und Weise wie die PMOS und NMOS Vorverstärker 1200 und 1170 gemäß 45A und 45B mit der Ausnahme betrieben, dass die vorbestimmte Spannung VR verwendet wird und die Lastwiderstände R mit Transistoren implementiert werden. Einem Empfänger kann der Vorverstärker 1250 gemäß 46 mit den Integratoren von 11C und 12 verwendet werden. Zusätzlich kann der Vorverstärker 1250 direkt mit dem Leseverstärker gemäß 15 verwendet werden.
  • Multi-PAM Integrator
  • In 47 kombiniert ein LSB gefalteter Integrator (LSB folded integrator) 1330 die Funktion des Vergleichens der Referenzspannungen mit dem Integrationsprozess. Insbesondere wird der Integrator 1330 zum Bestimmen des LSB verwendet. Das PAM Eingangssignal kann direkt an den Integrator 1330 über den Bus ohne durch den Vorverstärker zu gehen zugeführt werden. Alternativ dazu bereitet ein oben beschriebener Multi-PAM Verstärker das empfangene 4-PAM Eingangssignal für eine nachfolgende Integration auf. Zum Bestimmen des MSB des 4-PAM Signals kann der Integrator gemäß den 11A, 11B oder 13 ohne Ladung oder alternativ dazu durch Zuführen der mittleren Referenzspannung VREFM, wie oben beschrieben, an den VIN_B Eingang verwendet werden.
  • Der Integrator 1330 empfängt ein Multipegeleingangssignal VIN und vergleicht dieses Signal mit zwei Referenzspannungspegeln VREFL0 und VREFL1, zum Implementieren einer Komperatorfunktion in Kombination mit einer Integratorfunktion. Die Schaltung von 47 ist der Schaltung von 11B ähnlich mit der Ausnahme, dass zwei stromsteuernde Transistorenpaare und zwei Stromquellen hinzugefügt wurden. Diese zusätzlichen Stromsteuerpaare und Stromquellen implementieren einen Fensterkomperator zum Bestimmen, ob ein Multipegeleingangssignal VIN sich innerhalb eines vordefinierten Spannungspegelbereiches befindet. In Kombination mit dem zweiten Integrator, welcher das MSB bestimmt wird jeder der vier Zustände von VIN wie oben beschrieben decodiert.
  • 48 zeigt verschiedene Spannungsreferenzpegel VREFL0, VREFM und VREFL1, vier Zustände VIN<VREFL1, VREFL1<VIN<VREFM, VREFM<VIN<VREFL0 und VIN>VREFL0 und zwei Bits, nämlich das MSB und das LSB, welche durch Vergleichen des Eingangssignal VIN mit den Spannungspegeln der vier Zustände abgeleitet wurden. Der Integrator gemäß 47 vergleicht das Eingangssignal VIN mit den unteren und oberen Referenzspannungen VREFL0 und VREFL1 um das niedrigstwertigste Bit (least significant bit LSB) für die vier Zustände zu bestimmen. Ein weiterer Integrator vergleicht VIN mit der Mittelspannung VREFM, um das höchstwertigste Bit (most significant bit MSB) für die vier Zustände zu bestimmen. Jeder der oben beschriebenen Integratoren kann, modifiziert werden, diesen Vergleich durch Zuführen von VIN und der Referenzspannung VREFM als Differenzialeingangssignal durchzuführen.
  • 48 zeigt ebenfalls den Wert des Stromes iA, iB, iC und iD für jeden Zustand, welcher durch die Integrationsknoten des Integrators gemäß 47 fließt. Wenn sich die Eingangsspannung VIN zwischen VREFL0 und VREFL1 befindet, dann entsprechen die Ströme iA, iB, iC und iD 2i, i, i und 2i. Wenn sich die Eingangsspannung VIN nicht zwischen VREFL0 und VREFL1 befindet dann entspricht der Strom iA, iB, iC und iD jeweils i, 2i, 2i und i.
  • Gemäß 47 sieht ein erstes Stromsteuertransistorpaar 1332, 1334 einen Pfad für den Strom i von der Stromquelle 1336 zum Fließen zu den Integrationsknoten A und B ein zweites Stromsteuertransistorpaar 1338, 1340 sieht einen Pfad für den Strom i von der Stromquelle 1342 zum Fließen zu den kapazitiven Elementen 436, 438 vor, welche jeweils mit den Integrationsknoten A und B verbunden sind. Die kapazitiven Elemente 436, 438 wurden bereits oben beschrieben. Eine zusätzliche Stromquelle 1344 sieht einen Strom i am Knoten B über den Transistor 1346 vor, welcher durch die Spannung VREFL1 vorgespannt ist (Bias). Eine Vorladeschaltung, welche oben gemäß 11B beschrieben worden ist, lädt die Integrationsknoten A und B auf Masse vor.
  • Das dritte Stromsteuertransistorpaar 1352, 1354 sieht einen Pfad für einen Strom i zum Fließen von dem kapazitiven Element 436 am Integrationsknoten C durch die Stromquelle 1156 nach Masse (ground) vor. Ein viertes Stromsteuertransistorpaar 1358, 1360 sieht einen Pfad für einen Strom i zum Fließen von der Stromquelle 1362 von dem kapazitiven Element 438 am Integrationsknoten D vor. Eine zusätzliche Stromquelle 1346 dient als Senke für den Strom vom Integrationsknoten C über den Transistor 1366, welcher in einem aktiven Zustand durch die Referenzspannung VREFL0 vorgespannt (Bias) ist. Die Vorladeschaltung 460 lädt die Integrationsknoten C und D auf die Versorgungsspannung VDD vor. Die Stromquellen 1336, 1342, 1344, 1356, 1362, 1364 dienen als Quelle oder Senke für denselben Strombetrag i.
  • Gemäß 48 sind die Zustände des Integrators wie folgt unterscheidbar. Wenn VIN größer als VREFL0 oder kleiner als VREFL1 ist, wird der Knoten A mit einem Strom i aufgeladen, der Knoten B wird mit einem Strom 2i aufgeladen, der Knoten C wird mit einem Strom 2i entladen und der Knoten D wird mit einem Strom i entladen. Wenn VIN kleiner als VREFL0 und größer als VREFL1 ist, wird der Knoten A mit einem Strom 2i geladen, der Knoten B wird mit einem Strom i geladen, der Knoten C wird mit einem Strom i entladen und der Knoten D wird mit einem Strom 2i entladen. Wenn sich VIN zwischen VREFL0 und VREFL1 befindet, wird die Ausgangsspannung VOUT des Integrators, welcher durch die folgende Beziehung (VA – VB) + (VC – VD) definiert wird, als eine logische Eins interpretiert wird, ansonsten wird die Ausgangsspannung VOUT als eine logische Null durch den nachfolgenden Leseverstärker wie beispielsweise der Leseverstärker 600 von 14 interpretiert und in dem Latch 650 (14) gespeichert.
  • In einem alternativen Ausführungsbeispiel sind die Integrationsknoten A und C mit einem Ende des kapazitiven Elementes 436 verbunden, während das andere Ende des kapazitiven Elementes 436 mit Masse (ground) verbunden ist und die Integrationsknoten B und D sind mit einem Ende des kapazitiven Elementes 438 verbunden, während das andere Ende des kapazitiven Elementes 438 mit Masse verbunden ist.
  • In einem weiteren Ausführungsbeispiel sind die Integrationsknoten des Multi-PAM Integrators 1330 mit der Ausgleichsschaltung 900 gemäß 26A gekoppelt, um Intersymbol Interferenz zu kompensieren. In einem weiteren alternativen Ausführungsbeispiel ist die Spannungsoffset-Annulierungsschaltung 930 gemäß 27A mit den Integrationsknoten des Multi-PAM Integrators 1330 verbunden. In noch einem weiteren alternativen Ausführungsbeispiel sind die statischen Stromquellen 940 mit den Integrationsknoten des Mulit-PAM Integrator 1330 verbunden. Alternativ dazu ist die Delta-Kondensatorschaltung 944 gemäß 28D mit einem der Integrationsknoten des Multi-PAM Integrators 1330 gekoppelt.
  • Das Multi-PAM Empfängersystem arbeitet gemäß dem Timingdiagramm von 8. In einem weiteren Ausführungsbeispiel wird das Multi-PAM Empfängersystem als Empfänger 780 in der Multiphasenkonfiguration gemäß 24 verwendet und wird gemäß dem Timingdiagramm von 25 betrieben.
  • In einem alternativen Ausführungsbeispiel wird das Timingdiagramm von 16 auf das Multi-PAM Empfängersystem angewendet. In noch einem weiteren Ausführungsbeispiel wird die Schaltung zum Erzeugen des "zuverlässigen Datenfensters" gemäß 17B mit dem Multi-PAM Empfängersystem verwendet. In noch einem weiteren alternativen Ausführungsbeispiel wird der Multi-PAM Integ rationsempfänger als ein Phasendetektor in der Taktrückgewinnungsschaltung 751 gemäß 18. Alternativ dazu setzt das Abgleichsystem gemäß 20 das Timing für jeden Empfänger in einem System mit einer Vielzahl von Integrationsempfängern. In einem alternativen Ausführungsbeispiel gleicht die Abgleichschaltung gemäß 23A das Timing der Vorlade- und Ladesignale für einen Satz von Pins ab, welche eingehende Signale empfangen.
  • Multi-PAM Referenzspannungsgenerator
  • In 49 erzeugt ein 4-PAM Referenzspannungsgenerator 1380 die Mulit-PAM Referenzspannungen VREFL0, VREFM und VREFL1 aus externen Spannungen VTERM und VREF, welche an den Eingangspins 1382, 1384 zugeführt werden. Einheitsverstärker 1386, 1388 empfangen die Eingangsspannungen VTERM und VREF und geben sie aus. Ein Spannungsteiler mit in Reihe geschalteten Transistoren R1, R2 und R3 ist zwischen den Ausgänge des Einheitverstärkungs-Verstärker 1386 und 1388 gekoppelt. Die niedrigste Spannung VREF wird zum Treiben von VREF, über einen Leistungstreiber 1390 ausgewählt. Leistungstreiber 1392, 1394 sind zwischen Widerständen R3, R2 und R2 gekoppelt, um Referenzspannungen VREFL0 und VREFM vorzusehen. Die Leistungstreiber 1390–1394 sind als Einheitsverstärkungs-Verstärker verbunden. In einem Ausführungsbeispiel werden die Widerstandswerte derart ausgewählt, dass die Widerstände R2 und R3 den doppelten Widerstand des Widerstand R1 aufweist und VREF, welches von extern zugeführt wird, entspricht der gewünschten VREF1 Spannung.
  • Eine beispielhafte Multi-PAM Empfänger-Timingschaltung
  • In 50 ist eine Empfänger-Timingschaltung 1116 von 40 gezeigt. Die Empfänger-Timingschaltung 1116 wird gemäß dem Timingdiagramm von 17C betrieben. Der Systemtakt wird einem Phasentrenner 1402 zum Erzeugen Phasen-ausgerichteten Systemtaktsignal und ein komplementäres Systemtaktsignal eingegeben. Empfängerverzögerungsgeneratoren 1404 verzögern das Signal und das komplementäre Signal gemäß den Fenstersteuersignalen. Pha sentrenner 1406 erzeugen das Vorladesignal und das komplementäre Vorladesignal für ungradzahlige und gradzahlige Daten.
  • Da die Empfängerverzögerungsgeneratoren einen festen oder "Zusatz" (overhead) verzögerung zusätzlich zu der spezifischen Verzögerung vorsehen, sieht das Verzögerungselement 1407 denselben Verzögerungsbetrag wie der wahre Systemtaktsignal vor, um das Lesesignal zu erzeugen, um eine gewünschte Phasenbeziehung zwischen dem Vorlade- und Lesesignal zu erzeugen. Um das Lesesignal zu erzeugen, verzögert das Verzögerungselement 1407 das echte Systemsignal für die gleiche Zeit wie die Empfängerverzögerungsgeneratoren 1404. In einer Implementierung des Verzögerungselementes 1407 wird der echte Systemtakt durch vier Inverter 1408 verzögert, welche die gleiche Verzögerung wie eine feste oder inhärente Verzögerung des Verzögerungsgeneratorblockes 1404 vorsieht. Zwei Phasentrenner 1410 erzeugen das wahre und das komplementäre Lesesignal für gradzahlige und ungradzahlige Daten. In einem idealen Ausführungsbeispiel sehen die Empfängerverzögerungsgeneratoren 1404 keinen festen Verzögerungsbetrag zusätzlich zu einer spezifischen Verzögerung vor und das Verzögerungselement 1407 wird nicht verwendet.
  • In 51 wird ein Schaltbild eines Ausführungsbeispiels des Empfängerverzögerungsgenerators 1404 gezeigt. Drei Fenstersteuerungssignale (Fenstersteuerung 0, Fenstersteuerung 1 und Fenstersteuerung 0) bestimmen den Betrag der Verzögerung des Eingangssignals. Das Eingangssignal wird an dem Multiplexor 1416 durch zwei Pfade zugeführt, wobei der erste Pfad einen ersten Satz von drei Invertern 1418 und der zweite Pfad einen zweiten Satz von Invertern 1418 und den ersten Satz von Inverter 1420 aufweist. Fenstersteuerung 2 wählt entweder den ersten oder zweiten Pfad aus während Fenstersteuerung 0 und Fenstersteuerung 1 gleichen den von den Invertern 1418-1 und 1418-0 gesehenen Ausgangslastfaktor ab.
  • Um den Betrag der Verzögerung zu erhöhen sind auswählbare Verzögerungselemente 1422 mit den Knoten 1423-1, 1423-2 zwischen dem Inverter des ersten Satzes von Invertern 1418 verbunden. Fenstersteuerung 1 steuert die auswählbaren Verzögerungselemente 1422-1 und 1422-2. Fenstersteuerung 2 steuert die auswählbaren Verzögerungselemente 1422-3 und 1422-4. Auswählbare Verzögerungselementpaare sind binär gewichtet. Auswählbare Verzögerungselemente 1422-3 und 1422-4 fügen zweimal soviel Verzögerung wie die auswählbaren Verzögerungselemente 1422-1 und 1422-2 hinzu. Jedes auswählbare Verzögerungselement erhöht den Betrag der Verzögerung des Eingangssignals. Da die auswählbaren Verzögerungselemente die gleichen darstellen mit der Ausnahme der binären Wichtung, wird der Betrieb des auswählbaren Verzögerungselementes 1422-1 hier beschrieben. Wenn die Fenstersteuerung aktiviert ist, wird das Durchlassgatepaar 1424 aktiv und koppelt ein Verzögerungselement 1426 an einen ersten Satz von Invertern 1418. In dem Verzögerungselement 1426 sind die ersten und zweiten Verzögerungsblock 1428 und 1430 in Reihe zwischen der Versorgungsspannung und Masse verbunden. Ein erster Verzögerungsblock 1428 weist einen PMOS Transistor 1432 auf, dessen Source und Drain zusammen mit der Versorgungsspannung verbunden sind. Der zweite Verzögerungsblock 1430 weist einen NMOS Transistor 1438 auf, dessen Source und Drain zusammen mit Masse verbunden sind.
  • Durch Hinzufügen eine kapazitiven Last in dem Eingangssignalpfad wird das Eingangssignal verzögert. Der Betrag der Verzögerung ist proportional zu den Knoten 1423-1 und 1423-2 hinzugefügten kapazitiven Last.
  • Ein beispielhaftes Multi-PAM System
  • In 52A verwendet eine Halbleitervorrichtung 1450 die Mulit-PAM Ausgangstreiber und Empfänger der vorliegenden Erfindung. Ein Steuerpfad 1452 empfängt ein Steuersignal von einem Steuereingangsausgang (I/O Pin) 1454. Steuersignale werden sowohl auf den gradzahligen und ungradzahligen Phasen des Systemtaktes empfangen. Ein ungradzahlige Modus-Integrationsempfänger 1456 bestimmt die Steuersignale in der ungradzahligen Phase während ein gradzahliger Modus-Integrationsempfänger 1458 die Steuersignale während der gradzah ligen Phase bestimmt. Mit der Ausnahme, dass sie an verschiedenen Phasen aktiv sind, entsprechen sich die gradzahligen und ungradzahligen Modus-Integrationsempfänger 1456 und 1458.
  • In dem ungradzahligen Modus-Integrationsempfänger 1456 decodiert eine Serie von Komponenten 1460 das MSB von dem Steuersignal und eine zweite Serie von Komponenten 1462 decodiert das LSB von dem Steuersignal. Jede Serie von Komponenten weist ein Multi-PAM Vorverstärker 1464, ein Multi-PAM Integrator 1466 und ein Latch 1468 auf, welche oben beschrieben worden sind. Wie oben beschrieben, weist der Vorverstärker 1464-2 eine zusätzliche Logik 1470 auf in der zweiten Serie von Komponenten 1462, welche das LSB bestimmen. Die decodierten Steuersignale werden einem I/O Controller 1472 zugeführt.
  • In dem Datenpfad 1455 wird das Datensignal von dem Daten I/O Pin 1447 empfangen. Wie oben beschrieben werden gradzahlige und ungradzahlige Daten durch einen ungradzahligen Modus-Integrationsempfänger 1476 und einem gradzahligen Modus-Integrationsempfänger 1478 empfangen und decodiert. Der Datenpfad 1455 weist einen ungradzahligen Modus-Ausgangstreiber 1480 und einen gradzahligen Ausgangstreiber 1482 zum Ausgeben eines Multi-PAM Signals auf den Datenbus 1474 auf. Ungeachtet davon, dass sie auf verschiedenen Phasen des Systemtaktes aktiv sind, entsprechen sich die ungradzahlig und gradzahlig Modus-Ausgangstreiber 1480 und 1482.
  • In dem gradzahligen Modus-Ausgangstreiber 1480 empfängt eine oben beschriebene Logikschaltung 1484 die LSB und MSB von einer anderen Schaltung wie beispielsweise einem Speicher 1486. Die Logikschaltung 1484 erzeugt oben beschriebene Multi-PAM A, B und C Signale, welche den Multi-PAM Decoder 1488 zugeführt werden. Der Multi-PAM Decoder 1488 gibt drei Spannungspegel VA, VB und VC aus, welche an einen Ausgangstreiber 1490 zugeführt werden.
  • Ein I/O Controller 1472 kommuniziert mit dem Speicher 1486 zum Synchronisieren des Timings der Steuersignale und Datensignale.
  • Gemäß 41 und einem alternativen Ausführungsbeispiel teilen die gradzahlig und ungradzahlig Modus-Integrationsempfänger für den Steuerpfad 1452 und den Datenpfad 1455 einen einzelnen Vorverstärker. In einem weiteren alternativen Ausführungsbeispiel wird kein Vorverstärker wie gemäß 42 gezeigt verwendet.
  • 52B zeigt ein Blockdiagramm eines Chips unter Verwendung eines alternativen Ausführungsbeispiels eines Multi-PAM Empfängersystems gemäß der vorliegenden Erfindung. Dieses Ausführungsbeispiel ist das gleiche wie in 52A mit der Ausnahme, dass der gleiche Ausgangstreiber 1490 zum Treiben sowohl der gradzahligen als auch der ungradzahligen Modusdaten verwendet wird.
  • Automatische Detektion eines Multi-PAM Modus
  • In 53 wird eine Montage (package) und Schaltungskonfiguration zum automatischen Detektierens verwendet, ob eine Vorrichtung in einem 2-PAM oder einem 4-PAM installiert ist. Der untere Bereich der Vorrichtungsverpackung 1500 weist eine "footprint" von Metallkontakten 1502 auf. Insbesondere zwei Kontakte 1504 und 1506 werden zum Bestimmen verwendet, ob das Paket in einem 2-PAM oder einem 4-PAM System installiert ist. In einem 2-PAM System werden die Kontakte 1504 und 1506 nicht mit den Referenzspannungen VREFL0 und VREFL1 verbunden sein. In einem 4-PAM System, werden die Kontakte 1504 und 1506 mit den Referenzspannungen VREFL0 und VREFL1 verbunden sein. In der Vorrichtung sind die Transistoren 1508, 1510 schwache Transistoren zum pull up und pull down von Leitungen 1512 und 1514 die Versorgungsspannung und Masse. In einem 2-PAM System, wenn die Referenzspannungen VREFL0 und VREFL1 nicht zugeführt werden, sind die Leitungen 1512 und 1514 auf Masse und der Versorgungsspannung, somit gibt der Komperator 1516 eine Null als Modussignal aus. In einem 4-PAM System, wenn die Referenzspannungen VREFL0 und VREFL1 zugeführt werden, sind die Leitungen 1512 und 1514 auf VREFL0 und VREFL1. somit gibt der Komperator 1516 eine Eins als Modussignal aus und 4-PAM Modus wird freigegeben.
  • Multi-PAM Vorrichtung und Bus
  • In 54A ist eine exemplarische Slave-Vorrichtung 1518 dazu in der Lage, entweder bei 2-PAM oder bei 4-PAM gemäß einem Ausführungsbeispiel der Erfindung betrieben zu werden, um eine Kompatibilität mit 2-PAM Systemen und 4-PAM Systeme vorzusehen. Ein Steuerblock 1519 sieht Steuersignale an den Steuersignalleitungen des Busses vor. Die Steuersignale werden bei 2-PAM betrieben. Datenschnittstellenblöcke 1520 treiben und empfangen eine Teilmenge der Datensignale auf dem Datenbus. In einer Implementierung stellt jede Teilmenge von Daten ein Byte dar. Jeder Datenschnittstellenblock 1520 kann bei 2-PAM und 4-PAM betrieben werden. In einem Ausführungsbeispiel bestimmt die Schaltung gemäß 53, ob die Slave-Vorrichtung bei 2-PAM oder 4-PAM betrieben wird.
  • 54B zeigt ein Diagramm eines beispielhaften Altdatenbusses (legacy data bus), welcher bei 2-PAM unter Verwendung der Vorrichtung gemäß 54A betrieben wird. Die Master-Vorrichtung 1521 und Speichervorrichtung 1522 werden bei 2-PAM betrieben.
  • 54C zeigt ein Diagramm eines beispielhaften Datenbusses, welcher bei 4-PAM unter Verwendung der Vorrichtung gemäß 54A betrieben wird. Die Master-Vorrichtung 1524 und die Speichervorrichtung 1526 werden bei 4-PAM betrieben.
  • Steuern der Datenrate in einem 2-PAM/4-PAM System
  • In 55 verbindet ein Multi-PAM Bus 320 den Speichercontroller 321 mit Speicher 322. In dem Speichercontroller 321 können die Busausgangstreiber 323 und die Empfänger 324 entweder in einem 2-PAM oder 4-PAM Modus betrieben werden. In einem Ausführungsbeispiel verwenden die Steuer-, Adress- und Datensignale denselben Multi-PAM Modus wie beispielsweise 4-PAM. Da 4-PAM jedoch empfindlicher gegenüber Fehlern von Rauschen als 2-PAM ist, verwen den die Steuersignale den 2-PAM Modus zum Verbessern der Systemzuverlässigkeit.
  • Zusätzlich hierzu können die Daten zwischen den 2-PAM Modus und dem 4-PAM Modus wechseln. Durch Setzen des LSB auf null und durch Verwenden des MSB zum Übertragen von Daten wird eine 4-PAM Signalisierung in eine 2-PAM Signalisierung umgewandelt. Eine 2-PAM Signalisierung reduziert die Datenrate um die Hälfte, erhöht jedoch die Signalspannungsspannen (voltage margin).
  • Zum Steuern der Datenrate tauscht ein Mustergenerator 1530 zu Beginn des Systembetriebs Daten mit den Speicher 322 aus und bestimmt die Fehlerrate. Wenn die Fehlerrate oberhalb eines vorbestimmten Schwellwertes liegt, wird 2-PAM Signalisierung verwendet. In einer Implementierung bestimmt der Mustergenerator periodisch die Fehlerrate und bestimmt, ob das System bei 2-PAM oder 4-PAM zu betreiben ist.
  • In 56 ist ein Flussablaufdiagramm eines Verfahrens zum Bestimmen gezeigt, ob ein Datenbus 320 (55) mit 2-PAM oder 4-PAM zu betreiben ist. In Schritt 1550 konfiguriert der Buscontroller 321 (55) beim Hochfahren das System für eine 4-PAM Signalisierung. In Schritt 1552 überträgt der Mustergenerator 1530 des Buscontrollers 321 (55) eine Datensequenz an Speicher 322 (55). In Schritt 1554 liest der Mustergenerator 1530 (55) die Datensequenz von den Speichern 322 (55). In Schritt 1565 wird die Anzahl der Fehler, soweit vorhanden, und die Fehlerrate der Datensequenz bestimmt. In Schritt 1558 konfiguriert der Buscontroller 321 das System zur 4-PAM Signalisierung, wenn die Fehleranzahl kleiner als ein erster Schwellenwert ist, ansonsten konfiguriert der Buscontroller 321 das System zur 2-PAM Signalisierung. In Schritt 1560 wartet der Buscontroller 321 eine vorbestimmte Zeitperiode. In Schritt 1562 konfiguriert der Buscontroller 321 das System zur 4-PAM Signalisierung, dann wird der Vorgang in Schritt 1552 wiederholt.
  • Fehlerkorrektur
  • Übertragungsfehler in einem Multi-PAM System können durch Ändern des PAM Modus und durch Ändern der Busgeschwindigkeit korrigiert werden.
  • Gemäß 57 ist ein Verfahren zum Korrigieren von Fehlern in einem Multi-PAM System gemäß 55 gezeigt. In Schritt 1570 wird das System mit 4-PAM betrieben. In Schritt 1572 werden die LSB und MSB geschaltet, wenn ein Fehler auftritt und das System wird weiterhin bei 4-PAM betrieben. Mit anderen Worten eine erste binäre Ziffer wird als LSB zugeordnet und eine zweite binäre Ziffer als MSB zugeordnet. Um die LSB und MSB zu schalten, wird das erste Binärzeichen als MSB zugeordnet und das zweite Binärzeichen wird als LSB in dem Transmitter (Ausgangstreiber) und dem Empfänger jeweils zugeordnet. Auf diese Art und Weise kann die Signatur der übertragenen Daten verändert werden und der Fehler kann korrigiert werden. In Schritt 1574 wird das System dann mit 2-PAM betrieben, wenn ein weiterer Fehler auftritt, was eine Standardbinärsignalisierung darstellt. In Schritt 1576 wird die Geschwindigkeit des Datenbusses reduziert und das System wird weiter mit 2-PAM betrieben, wenn noch ein weiterer Fehler auftritt. In Schritt 1578 wird die fehlerfreie Zeit kontinuierlich überwacht und gemessen, wenn das System in Betrieb ist. Wenn die fehlerfreie Zeit einer ersten vorbestimmten Zeit entspricht, wird die Geschwindigkeit des Datenbusses erhöht und das System wird weiter mit 2-PAM betrieben. Wenn die fehlerfreie Zeit wiederholt einer zweiten vorbestimmten Zeit entspricht, wird die Datenbusgeschwindigkeit erhöht, die zweite vorbestimmte Zeit wird erhöht und das System wird weiterhin mit 2-PAM betrieben, bis die zweite vorbestimmte Zeit einem PAM Schwellenwert entspricht. Wenn die zweite vorbestimmte Zeit dem PAM Schwellenwert entspricht, wird das System mit 4-PAM betrieben.
  • In einem alternativen Ausführungsbeispiel wird die Busgeschwindigkeit um die Hälfte reduziert und Daten werden unter Verwendung von 4-PAM wieder übertragen, wenn ein Fehler auftritt. Wenn die erste Wiederübertragung fehlschlägt, wechselt das System in den 2-PAM Modus und verbleibt einer reduzierten Busgeschwindigkeit.
  • Bidirektionale simultane Übertragung
  • In 58 wird der Multi-PAM Empfänger gemäß einem Ausführungsbeispiel zum Unterstützen einer simultanen bidirektionalen Kommunikation verwendet, in welcher eine Vielzahl von Ausgangstreibern simultan dieselbe Bussignalleitung treiben. Eine Signalleitung 320-1 eines Busses wird an einen Speichercontroller 321 und einen Speicher 322 angeschlossen. Der Speichercontroller 321 und der Speicher 322 weisen Busausgangstreiber 323 und Empfänger auf, welche an der Signalleitung 320-1 angeschlossen sind. Beide Ausgangstreiber 323 übertragen simultan ein 2-PAM Signal. Die 2-PAM Signale werden gewissermaßen auf dem Bus addiert. Da der Speichercontroller 321 und der Speicher 322 zu jeder Zeit wissen, welche Signale sie auf dem Bus übertragen haben, kann der Speichercontroller 321 und der Speicher 322 ihre eigenen Signale von den empfangenen Signalen subtrahieren. Auf diese Art und Weise wird die effektive Datenrate der Signalleitung 320-1 verdoppelt.
  • Zum Erreichen eines bidirektionalen Busses müssen drei Spannungspegel auf dem Bus vorhanden sein. Es macht es jedoch schwierig für andere Vorrichtungen auf dem Bus einen einzelnen "Eins" Pegel zu unterscheiden. Die Vorrichtung in der Mitte des Busses wäre nicht in der Lage, zu bestimmen, welche andere Komponente Daten überträgt. Dieses Problem wird durch Verwendung eines 4-PAM Busses und dadurch gelöst, dass eine Vorrichtung eine "Eins" auf zwei Drittel des vollen Spannungshubes überträgt und die andere Vorrichtung eine "Eins" bei einem Drittel des vollen Spannungshubes überträgt. Auf diese Art und Weise können die Vorrichtungen in der Mitte des Busses anhand der Spannungspegel unterscheiden, welche andere Vorrichtung Information übermittelt.
  • In 59 ist ein Timingdiagramm der Überlagerung der Signale gezeigt. Unter Verwendung des Multi-PAM Empfängers kann die Sequenz der überlagerten Datenbits bestimmt werden.
  • Die Effizienz des Speichersubsystems hängt oftmals von dem Verhältnis der Leseoperationen zu den Schreiboperationen ab. In typischen Speichersystemen kann eine Leseoperation unmittelbar einer Schreiboperation ohne Verzögerung folgen, eine Schreiboperation nach einer Leseoperation muss eine vorbestimmte Zeitdauer vor der Leseoperation abwarten. Diese vorbestimmte Zeitdauer beträgt minimal einen Taktzyklus. Da die Frequenz des Schaltens von Schreib- zu Leseoperationen erhöht wird, wird die effektive Buseffizienz reduziert. Durch Verwenden einer simultanen bidirektionalen Übertragung kann eine Anwendung, welche den Bus bei einer fünfzigprozentigen Datenrate (in jeder Richtung) betreibt, kann dem Bus erlauben hundertprozentig effektiv zu sein. Durch Schalten von einer 4-PAM Übertragung auf eine simultane bidirektionale Übertragung kann die Effizienz erhöht werden.
  • In einem weiteren Ausführungsbeispiel stellt die 4-PAM Codierung zwei Ströme von binären Daten dar, sodass zwei Lese- oder zwei Schreiboperationen von zwei unterschiedlichen Speicherorten auf dem Bus während eines einzelnen Datenzyklusses codiert werden. Ein derartiger Speicher weist zwei Datenports auf. In einem Ausführungsbeispiel sind die Ports für die Hälfte des Speichers vorgesehen, sodass jeder Port Daten von lediglich einer Hälfte des Speichers ausliest. Ein durch das System gesetzte bidirektional-Modusbit bestimmt, ob das System in dem simultanen bidirektionalen Modus oder einem der PAM Modus betrieben wird. Das System wählt denjenigen Modus aus, welcher die Effizienz in Abhängigkeit von der Mischung der Lese- und Schreibvorgänge in der Anwendung maximiert. Für eine Anwendung mit einem gleichen Prozentsatz von Lesen und Schreiben wird eine simultane bidirektionale Übertragung ausgewählt. Für eine Anwendung mit signifikant mehr Lese- als Schreiboperationen wird eine 4-PAM Übertragung ausgewählt. Ein Beispiel einer Anwendung mit gleichen Prozenten von Lesen- und Schreibeoperation stellt einen Datenpuffer dar. Ein Beispiel einer Anwendung mit signifikant mehr Lese- als Schreiboperationen stellt eine Verweistabelle (look-up table) dar.
  • Multi-PAM Empfängertestverfahren
  • Herkömmliches digitales Testen beinhaltet die Verwendung von 2-PAM Signalen, sodass ein Mittel zum Evaluieren von Multi-PAM Signalen benötigt wird. Ein 2-PAM Signal wird durch sein Augendiagramm charakterisiert. Das Augendiagramm stellt die Übertragungsspannungsbereiche und Signalübertragungszeiten dar, für welche eine Datenübertragung erfolgreich ist. Die Weite jedes Auges stellt den Bereich der Signalübergangszeiten im Vergleich zu einer idealen Center-Zeit, welche noch in eine erfolgreiche Datenübertragung resultiert. Die Höhe jedes Auges stellt den Spannungsfehlerbetrag und Rauschen dar, welches die zu testende Vorrichtung tolerieren kann. Im Allgemeinen stellt ein größeres Auge eine verbesserte Vorrichtungseigenschaft dar. Ein größeres Auge bedeutet höhere Timing und Spannungsspannen und bedeutet eine verbesserte Toleranz hinsichtlich Rauschens und Timingskew.
  • Ein Testen bestimmt den Bereich der Übertragungsspannungen und der Signalübergangszeiten, für welche die getestete Vorrichtung erfolgreich Daten empfangen kann und vergleicht diesen Bereich mit einigen Spannungs- und Timingmerkmalen, welche für das System geeignet sind. Empfängertesten kann durch wiederholtes Senden von Daten an die zu testende Vorrichtung unter Verwendung von verschiedenen Übertragungsspannungen und Signalübertragungszeiten und durch Messen des Bereichs, für welche die Übertragung erfolgreich war, erfolgen. Gemäß 60A weist ein 4-PAM Signal sechs mögliche 2-PAM Übergänge auf. Jede dieser Übergänge wird ihr eigenes Augenmuster aufweisen.
  • Ein Empfängertesten kann durch individuelles Messen der sechs Augen und durch Vergleichen jedes von ihnen mit Timing- und Spannungsmerkmalen durchgeführt werden. Wie in 60B gezeigt, werden die korrespondierenden Augenmuster überlagert (beispielsweise logisch mit UND verbunden) nachdem das Auge über jeden Übergang bestimmt worden ist, um die Gesamtvorrichtungsperformance-Charakteristika zu erzeugen.
  • Obwohl die vorliegenden Erfindung detailliert hinsichtlich der bestimmten bevorzugten Versionen beschrieben worden ist sind andere Versionen möglich. Somit sollte der Geist und der Schutzumfang der beigefügten Ansprüche nicht durch die Beschreibung der bevorzugten Versionen der Beschreibung beschränkt werden.

Claims (48)

  1. Ausgangstreiber zum Treiben eines Multi-Drop-Bus, wobei ein Ausgangssymbol zumindest zwei Bits einschließlich eines höchstwertigsten Bits (MSB) und eines niedrigstwertigsten Bits (LSB) darstellt, mit einer ersten Treiberschaltung (952) zum Treiben des LSB durch Erzeugen einer das LSB darstellenden LSB-Symbolkomponente, und einer zweiten Treiberschaltung (954) zum Treiben des MSB durch Erzeugen einer das MSB darstellenden MSB-Symbolkomponente, wobei die LSB-Symbolkomponente mit der MSB-Symbolkomponente kombiniert wird, um das Ausgangssymbol vorzusehen, wobei das MSB oder das LSB mit ungefähr dem doppelten Strom getrieben wird wie das andere des MSB oder des LSB.
  2. Ausgangstreiber nach Anspruch 1, wobei die erste Treiberschaltung (952) parallel zu der zweiten Treiberschaltung (954) gekoppelt ist.
  3. Ausgangstreiber nach Anspruch 1, wobei die erste Treiberschaltung (952) mindestens einen ersten Treibertransistor (960-0, 960-1) aufweist, wobei die zweite Treiberschaltung (954) mindestens einen zweiten Treibertransistor (960-3, 960-4) aufweist, wobei die ersten und zweiten Treiberschaltungen die gleiche Anzahl von Treibertransistoren aufweisen, wobei die ersten Treibertransistoren (960-0, 960-1) der ersten Treiberschaltung zweimal soviel Strom wie die zweiten Treibertransistoren (960-3, 960-4) der zweiten Treiberschaltung (954) vorsehen.
  4. Ausgangstreiber nach Anspruch 1, wobei die erste Treiberschaltung (952) mindestens einen ersten Treibertransistor (960-0, 960-1) aufweist, wobei die ersten Treibertransistoren in Bezug auf einander binär gewichtet sind, um korrespondierende gewichtete Strommengen als Antwort auf das LSB vorzusehen, wobei die zweite Treiberschaltung (950) mindestens einen zweiten Treibertransistor (960-3, 960-4) aufweist, wobei die zweiten Treibertransistoren in Bezug auf einander binär gewichtet sind, um entsprechende gewichtete Strombeträge in Antwort auf das MSB vorzusehen, wobei die ersten und zweiten Treiberschaltungen die gleiche Anzahl von Treibertransistoren aufweisen.
  5. Ausgangstreiber nach Anspruch 3, wobei ein Satz von Stromsteuersignalen (CCtrl) korrespondierende erste und zweite Treibertransistoren (960-0, 960-1, 960-3, 960-4) freigeben und sperren.
  6. Ausgangstreiber nach Anspruch 1, wobei die erste Treiberschaltung (952) mindestens einen Treibertransistor (960-1) aufweist und die zweite Treiberschaltung (954) mindestens einen Treibertransistor (960-3) aufweist und wobei ein entsprechender Treibertransistor (960-2) in der ersten oder zweiten Treiberschaltung ungefähr die doppelte Größe eines entsprechenden Treibertransistors (960-1) in der anderen Treiberschaltung, der ersten oder zweiten Treiberschaltung aufweist.
  7. Ausgangstreiber nach Anspruch 1, wobei die erste und zweite Treiberschaltung Treibertransistoren (1012, 1014) zum Treiben des Ausgangssymbols aufweist, wobei ein entsprechender Treibertransistor (1012, 1014) einen Teil eines entsprechenden Differenzialpaares (1010) darstellt, welches einen semikonstanten Strom nach Masse unabhängig von dem getriebenen Ausgangssymbol vorsieht.
  8. Ausgangstreiber nach Anspruch 1, wobei die erste Treiberschaltung (952) einen ersten Satz von binär-gewichteten Treibertransistoren (960-0, 960-1) aufweist und wobei die zweite Treiberschaltung (954) einen entsprechenden zweiten Satz von binär-gewichteten Treibertransistoren (960-3, 960-4) aufweist und wobei ein entsprechender Treibertransistor (960-3, 960-4) in dem ersten oder zweiten Satz von binär-gewichteten Treibertransistoren ungefähr die doppelte Größe eines entsprechenden Treibertransistors (960-0, 960-1) in dem anderen Satz des ersten oder zweiten Satzes von Treibertransistoren aufweist.
  9. Ausgangstreiber nach Anspruch 8, wobei die erste Treiberschaltung (981-1) ferner einen ersten Satz von Stromsteuertransistoren aufweist, wobei ein entsprechender Stromsteuertransistor in Reihe mit einem entsprechenden Treibertransistor des ersten Satzes von binär-gewichteten Treibertransistoren gekoppelt ist und ein entsprechendes Stromsteuerbit eines Satzes von Stromsteuerbits an seinem Steueranschluss empfängt.
  10. Ausgangstreiber nach Anspruch 9, wobei die zweite Treiberschaltung (981-2) ferner einen zweiten Satz von Stromsteuertransistoren aufweist, wobei ein entsprechender Stromsteuertransistor des zweiten Satzes von Stromsteuertransistoren in Reihe mit einem entsprechenden Treibertransistor des zweiten Satzes von binär-gewichteten Treibertransistoren gekoppelt ist und ein entsprechendes Stromsteuerbit des Satzes von Stromsteuerbits an seinem Steueranschluss empfängt.
  11. Ausgangstreiber nach Anspruch 8, wobei ein entsprechender Treibertransistor in der ersten und zweiten Treiberschaltung zum Empfangen des MSB oder des LSB über eine entsprechende Steuerschaltung gekoppelt ist, wobei die entsprechende Steuerschaltung steuert, ob der entsprechende Treibertransistor auf das MSB und das LSB basierend auf einem Stromsteuerbit eines Satzes von Stromsteuerbits (CCrtl) antworten soll.
  12. Ausgangstreiber nach Anspruch 10 oder 11, wobei der Satz von Stromsteuerbits (CCtrl) basierend auf Prozess-, Spannungs- und Temperatur-(PVT) Bedingungen bestimmt wird.
  13. Ausgangstreiber zum Treiben eines Ausgangssymbols, welches zwei oder mehr Bits einschließlich eines höchstwertigsten Bits (MSB) und eines niedrigstwertigsten Bits (LSB) darstellt, mit einer Logikschaltung zum Erzeugen eines Satzes von Transistorfreigabesignalen basierend auf einem Zustand des MSB und des LSB, wobei der Satz von Transistorfreigabesignalen erste, zweite und dritte Transistorfreigabesignale (A, B, C) aufweist, und einem Satz von gewichteten Transistoren einschließlich erster, zweiter und dritter Transistoren (1002, 1004, 1006), welche jeweils ein entsprechendes erstes, zweites und drittes Breite-Längen (W/L)-Verhältnis aufweisen und welche jeweils auf ein entsprechendes Transistorfreigabesignal des ersten, zweiten und dritten Transistorfreigabesignals (A, B, C) ansprechen, wobei die ersten, zweiten und dritten W/L-Verhältnisse unterschiedlich sind, um eine gds-Verzerrung in dem Ausgangssymbol zu korrigieren, welches durch den Ausgangstreiber getrieben wird.
  14. Ausgangstreiber nach Anspruch 13, ferner mit vierten und fünften Transistoren (1020, 1022) jeweils mit dem selben W/L-Verhältnis wie das des ersten Transistors, wobei die vierten und fünften Transistoren auf entsprechende Transistorfreigabesignale der zweiten und dritten Transistorfreigabesignale (B, C) ansprechen.
  15. Ausgangstreiber nach Anspruch 13, ferner mit: einem Satz von Stromsteuertransistoren, welche auf Stromsteuersignale ansprechen, welche mit dem Satz von gewichteten Transistoren gekoppelt sind, um einen dem Ausgangstreiber zugeführten Strombetrag abzugleichen.
  16. Ausgangstreiber nach Anspruch 13, wobei ein entsprechender Transistor der ersten, zweiten und dritten Transistoren einen Teil eines entsprechenden Differentialpaares (1010) darstellt, welches einen semi-konstanten Strom nach Masse unabhängig von dem getriebenen Ausgangssymbol vorsieht.
  17. Ausgangstreiber zum Treiben eines Ausgangssymbols, welches zwei oder mehr Bits einschließlich eines höchstwertigsten Bits (MSB) und eines niedrigstwertigsten Bits (LSB) darstellt, mit einer Logikschaltung (1007) zum Erzeugen eines Satzes von Transistorfreigabesignalen gemäß dem Zustand des MSB und des LSB, und einem Satz von Treiberblöcken, wobei jeder Treiberblock auf einen der Transistorfreigabesignale anspricht, wobei jeder Treiberblock mindestens einen Treibertransistor aufweist, welcher auf einen der Transistorfreigabesignale anspricht, wobei ein entsprechender Treiberblock der mindestens einen Untermenge der Treiberblöcke mindestens einen gds-Kompensationstransistor (1024, 1026) aufweist, welcher parallel zu dem mindestens einen Treibertransistor (1020, 1022) in dem entsprechenden Treiberblock gekoppelt ist, wobei der zumindest eine gds-Kompensationstransistor (1024, 1026) einen Strom vorsieht, welcher zur Kompensation der gds-Verzerrung in dem von dem Ausgangstreiber getriebenen Ausgangssymbol einstellbar ist.
  18. Ausgangstreiber nach Anspruch 7, wobei jeder Treibertransistor einen Strom vorsieht, welcher durch einen Stromsteuer-Kalibrierungsbit eines ersten Satzes von Stromsteuer-Kalibrierungsbits (CC) einstellbar ist.
  19. Ausgangstreiber nach Anspruch 18, wobei jeder Treibertransistor in Reihe mit einem Stromsteuertransistor gekoppelt ist, welcher ein Stromsteuer-Kalibrierungsbit eines Satzes von Stromsteuer-Kalibrierungsbits (CC, CCB, CCC) empfängt.
  20. Ausgangstreiber nach Anspruch 17, wobei der durch den mindestens einen gds-Kompensationstransistor vorgesehene Strom durch mindestens ein Stromsteuerbit (CC, CCB, CCC) einstellbar ist.
  21. Ausgangstreiber nach Anspruch 18, wobei der zumindest eine gds-Kompensationstransistor in einem entsprechenden Treiberblock eine Vielzahl von gds-Kompensationstransistoren aufweist, wobei ein Strom durch jeden der Vielzahl der gds-Kompensationstransistoren durch ein entsprechendes Stromsteuer-Kalibrierungsbit eines zweiten Satzes von Stromsteuer-Kalibrierungsbits (CCB) einstellbar ist.
  22. Ausgangstreiber nach Anspruch 21, wobei der zweite Satz der Stromsteuer-Kalibrierungsbits eine geringere Anzahl von Bits als der erste Satz von Stromsteuer-Kalibrierungsbits (CC) aufweist.
  23. Ausgangstreiber nach Anspruch 21, ferner mit einer Vielzahl von Stromsteuertransistoren, wobei ein entsprechender Stromsteuertransistor der Vielzahl von Stromsteuertransistoren in Reihe mit einem entsprechenden gds-Kompensationstransistor einer Vielzahl von gds-Kompensationstransistoren gekoppelt ist und ein Stromsteuer-Kalibrierungsbit des zweiten Satzes von Stromsteuer-Kalibrierungsbits (CCB) empfängt.
  24. Ausgangstreiber zum Treiben eines Ausgangssymbols, welches zwei oder mehr Bits einschließlich eines höchtswertigsten Bits (MSB) und eines niedrigstwertigsten Bits (LSB) darstellt, mit einer Logikschaltung (1007) zum Erzeugen eines Satzes von Transistorfreigabesignalen gemäß einem Zustand des MSB und des LSB, und einem Satz von Treiberblöcken (1040-1, 1040-2), 1040-3), wobei jeder Treiberblock einen Satz von Treibertransistoren aufweist, wobei die Treibertransistoren in einem entsprechenden Treiberblock binär-gewichtet hinisichtlich einander ausgestaltet sind und auf ein entsprechendes Transistorfreigabesignal der Transistorfreigabesignale (A, B, C) ansprechen, wobei ein entsprechender Treibertransistor in einem Satz von Treibertransistoren einen Strom vorsieht, welcher durch ein entsprechendes Stromsteuer-Kalibrierungsbit eines ersten Satzes von Stromsteuer-Kalibrierungsbits (CC) einstellbar ist.
  25. Ausgangstreiber nach Anspruch 24, wobei jeder Treiberblock (1040-1, 1040-2, 1040-3) ferner einen ersten Satz von Stromsteuertransistoren aufweist, wobei ein entsprechender Stromsteuertransistor in jedem ersten Satz von Stromsteuertransistoren auf ein entsprechendes Stromsteuer-Kalibrierungsbit des ersten Satzes von Stromsteuer-Kalibrierungsbits (CC) anspricht.
  26. Ausgangstreiber nach Anspruch 25, wobei ein entsprechender Stromsteuertransistor in jedem Treiberblock (1040-1, 1040-2, 1040-3) in Reihe mit einem entsprechenden Treibertransistor gekoppelt ist.
  27. Ausgangstreiber nach Anspruch 26, wobei mindestens ein Treiberblock eines Satzes von Treiberblöcken eine Vielzahl von gds-Kompensationstransistoren aufweist, wobei ein Strom durch einen entsprechenden gds-Kompensationstransistor der Vielzahl von gds-Kompensationstransistoren durch einen entsprechenden Stromsteuer-Kalibrierungsbit eines zweiten Satzes von Stromsteuer-Kalibrierungsbits (CCB) einstellbar ist.
  28. Ausgangstreiber nach Anspruch 7, ferner mit einem zweiten Satz von Stromsteuertransistoren, welche jeweils in Reihe mit einem entsprechenden gds-Kompensationstransistor gekoppelt sind und auf ein entsprechendes Bit in dem zweiten Satz von Stromsteuer-Kalibrierungsbits (CCB) ansprechen.
  29. Busempfänger zum Empfangen eines Eingangssymbols, welches zwei oder mehr Bits einschließlich eines höchstwertigsten Bits (MSB) und eines niedrigstwertigsten Bits (LSB) darstellt, mit einem MSB Latchkomperator zum Vergleichen des Eingangssignals mit einer MSB-Schwellwertspannung, um ein erstes binäres Ausgangssignal zu erzeugen, welches einen Zustand des MSB darstellt, einem ersten LSB Latchkomperator zum Vergleichen des Eingangssymbols mit einer ersten Referenzspannung, um ein zweites binäres Ausgangssignal zu Erzeugen, welches die Beziehung zwischen dem Eingangssymbol und der ersten Referenzspannung darstellt, einem zweiten LSB Latchkomperator zum Vergleichen des Eingangssymbols mit einer zweiten Referenzspannung, um ein drittes binäres Ausgangssignal zu erzeugen, welches die Beziehung zwischen dem Eingangssymbol und der zweiten Referenzspannung darstellt, und einem Logikblock zum Erzeugen eines vierten binären Ausgangssignals, welches einen Zustand des LSB gemäß dem ersten, zweiten und dritten binären Ausgangssignal darstellt.
  30. Busempfänger nach Anspruch 29, wobei die ersten, zweiten und dritten Latchkomperatoren ihre entsprechenden binären Ausgangssignale synchronisiert mit einem Taktsignal erzeugen.
  31. Busempfänger zum Empfangen eines Eingangssymbols, welches zwei oder mehr Bits darstellt, wobei jedes Bit mit mindestens einer Schwellwertspannung eines Satzes von Schwellwertspannungen assoziiert ist, mit: einem Höchstwertigsten-Bit-(MSB)-Empfänger zum Empfangen des Eingangssymbols und zum Vorsehen eines MSB-Logiksignals, welches ein höchstwertigstes Bit des Eingangssymbols darstellt, und einem Niedristwertigsten-Bits-(LSB)-Empfänger zum Empfangen des Eingangssymbols und zum Vorsehen eines LSB Logiksignals, welches ein niedrigstwertigstes Bit des Eingangssymbols darstellt.
  32. Busempfänger nach Anspruch 31, wobei der MSB-Empfänger und der LSB-Empfänger aufweisen: mindestens einen Integrator zum Erzeugen von Integrationsspannungen an Integrationsknoten durch Integrieren von Ladung gemäß einer Spannung, welche mit dem Eingangssymbol assoziiert ist und gemäß einer oder mehreren Schwellwertspannungen des Satzes von Schwellwertspannungen, und mindestens einem Leseempfänger zum Empfangen der Integrationsspannungen des mindestens einen Integrators zum Erzeugen eines Logiksignals des entsprechenden Empfängers.
  33. Busempfänger nach Anspruch 31, wobei der MSB-Empfänger und der LSB-Empfänger aufweist: zumindest einen Vorverstärker zum Erzeugen des Eingangssymbols durch Abgleichen eines nicht aufbereiteten Eingangssymbols gemäß der Beziehung des nicht aufbereiteten Eingangssymbols mit Spannungsbereichen, welche durch die Spannungen des Satzes von Schwellwertspannungen definiert sind, mindestens einem Integrator zum Erzeugen von Integrationsspannungen an Integrationsknoten durch Integrieren einer Ladung gemäß einer Spannung, welche mit dem Eingangssymbol assoziiert ist, und mindestens einem Leseverstärker zum Empfangen der Integrationsspannungen von dem mindestens einen Integrator zum Erzeugen mindestens eines Logiksignals, welches eine Beziehung des Eingangssymbols mit einer oder mehreren Schwellwertspannungen des Satzes von Schwellwertspannungen darstellt.
  34. Speicher, mit einem Array von Speicherzellen, einem Adressdecoder, einer Vielzahl von Busempfängern zum Empfangen einer Adresse und ebenfalls zum Empfangen von Eingangssymbolen, wobei jedes Eingangssymbol eine vorbestimmte Anzahl von Bits darstellt, wobei jedes Bit mit einem Spannungspegelbereich assoziiert ist, wobei ein Satz Schwellwertspannungen jeden Spannungspegelbereich definiert, mit einem Höchtswertigsten-Bit-(MSB)-Empfänger zum Bestimmen eines MSB des Eingangssymbols gemäß einer ersten Schwellwertspannung des Satzes von Schwellwertspannungen, und einem Niedrigstwertigsten-Bit-(LSB)-Empfänger zum Bestimmen eines LSB des Eingangssymbols gemäß zweiten und dritten Schwellwertspannungen des Satzes von Schwellwertspannungen, einer E/A-Schaltung zum Speichern des MSB des Eingangssymbols und des LSB des Eingangssymbols in einer Teilmenge von Speicherzellen des Arrays von Speicherzellen.
  35. Speicher nach Anspruch 34, wobei die erste Schwellwertspannung geringer als die zweite Schwellwertspannung ist, und wobei die erste Schwellwertspannung größer als die dritte Schwellwertspannung ist.
  36. Speicher nach Anspruch 34, wobei der MSB-Empfänger aufweist: mindestens einen MSB-Integrator zum Erzeugen von Integrationsspannungen an Integrationsknoten durch Integrieren einer Ladung gemäß einer Spannung des Eingangssymbols hinsichtlich der ersten Schwellwertspannung, und mindestens einen MSB-Leseverstärker zum Empfangen der Integrationsspannungen von dem mindestens einen MSB-Integrationsintegrator zum Erzeugen mindestens eines MSB-Logiksignals, welches die Beziehung des Eingangssymbols mit der ersten Schwellwertspannung darstellt, und wobei der LSB-Empfänger aufweist: mindestens einen LSB-Integrator zum Erzeugen von Integrationsspannungen an Integrationsknoten durch Integrieren von Ladung, welche mit der Spannung des Eingangssymbols assoziiert ist, welches hinsichtlich der zweiten und dritten Schwellwertspannungen ausgegeben wird, und mindestens einen LSB-Leseverstärker zum Empfangen der Integrationsspannungen von dem mindestens einen LSB-Integrator zum Erzeugen mindestens eines LSB-Logiksignals, welches die Beziehung des Eingangssymbols mit den zweiten und dritten Schwellwertspannungen darstellt, wobei die E/A-Schaltung Signale, welche das MSB-Logiksignal und das LSB-Logiksignal darstellen, in einer Teilmenge von Speicherzellen des Speicherarrays speichert, welche durch die Adresse spezifiziert ist.
  37. Speicher nach Anspruch 34, wobei der MSB-Empfänger aufweist: mindestens einen MSB-Vorverstärker zum Erzeugen eines MSB vorverstärkten Signals gemäß einer Beziehung des Eingangssymbols mit einer ersten Schwellwertspannung des Satzes von Schwellwertspannungen, mindestens einen MSB-Integrator zum Akkumulieren von Ladung zum Produzieren einer Ausgangsspannung gemäß dem MSB vorverstärkten Signal während eines Integrationszeitintervalls, welches durch ein Start-Integrations-Timingereignis und ein Ende-Integrations-Timingereignis definiert ist, und mindestens einen MSB-Leseverstärker zum Abtasten und Konvertieren der Ausgangsspannung von dem MSB-Integrator in ein MSB-Logiksignal, welches einen MSB-Zustand des Eingangssignals darstellt, und wobei der LSB-Empfänger aufweist: mindestens einen LSB-Vorverstärker zum Erzeugen eines LSB vorverstärkten Signals gemäß einer Beziehung zwischen dem Eingangssymbol und einer zweiten und dritten Schwellwertspannung des Satzes von Schwellwertspannungen, mindestens einen LSB-Integrator zum Akkumulieren von Ladungen zum Produzieren einer Ausgangsspannung gemäß dem LSB vorverstärkten Signal während eines Integrationszeitintervalls, welches durch ein Start-Integrations-Timingereignis und ein End-Integrations-Timingereignis definiert ist, und mindestens einen LSB-Leseverstärker zum Abtasten und Konvertieren der Ausgangsspannung von dem MSB-Integrator in ein LSB-Logiksignal, welches einen LSB-Zustand der Eingangsspannung darstellt, wobei die E/A-Schaltung Signale, welche das MSB-Logiksignal und das LSB-Logiksignal darstellen, in einer Teilmenge von Speicherzellen des Speicherarrays speichert, welches durch die Adresse spezifiziert ist.
  38. Speicher nach Anspruch 37, wobei die erste Schwellwertspannung kleiner als die zweite Schwellwertspannung ist und wobei die erste Schwellwertspannung größer als die dritte Schwellwertspannung ist.
  39. Speicher nach Anspruch 34, weiterhin mit: einer Modus-Detektionsschaltung zum Zuführen eines PAM-Modussignals, um zu bewirken, dass der MSB-Empfänger und der LSB-Empfänger entweder in einem 4-PAM oder in einem 2-PAM-Modus betrieben werden.
  40. Bussystem, mit einer Signalleitung, einem ersten Ausgangstreiber zum Senden eines ersten Datensignals auf der Signalleitung, einem zweiten Ausgangstreiber zum Senden eines zweiten Datensignals auf der Signalleitung simultan mit dem ersten Datensignal derart, dass die ersten und zweiten Datensignale überlagert werden, um ein überlagertes Datensignal auf der Signalleitung zu erzeugen, wobei das überlagerte Datensignal eine Vielzahl von Spannungspegeln aufweist, welche die Kombinationen der simultan gesendeten Datensignale darstellen, einem ersten Empfänger zum Empfangen des überlagerten Signals, um eine digitale Darstellung des überlagerten Datensignals zu bestimmen, und zum Identifizieren des durch den zweiten Ausgangstreiber gesendeten Datensignals aus dem überlagerten Datensignal, und einem zweiten Empfänger zum Empfangen des überlagerten Signals zum Bestimmen einer digitalen Darstellung des überlagerten Datensignals und zum Identifizieren des von dem ersten Ausgangstreiber gesendeten Datensignals aus dem überlagerten Datensignal.
  41. Speichersystem, mit einem Bus mit einer Vielzahl von Signalleitungen, einer Vielzahl von Ausgangstreibern zum Treiben eines Ausgangssymbols, welches eine vorbestimmte Anzahl von Bits einschließlich eines höchstwertigsten Bits (MSB) und eines niedrigstwertigsten Bits (LSB) darstellt, auf einer ersten Teilmenge der Signalleitungen und einer Vielzahl von Empfängern, jeweils zum Empfangen des Ausgangssymbols von einer entsprechenden Signalleitung als ein Eingangssymbol, wobei jedes Eingangssymbol eine vorbestimmte Anzahl von Bits darstellt, wobei die Empfänger eine Vielzahl von Logiksignalen ausgeben, welche den Zustand des MSB und des LSB des Eingangssymbols darstellen.
  42. Speichersystem nach Anspruch 41, wobei das Speichersystem als ein 4-PAM derart betrieben wird, dass das Ausgangssymbol ein MSB und ein LSB aufweist, und wobei das Speichersystem als ein 2-PAM-System durch Setzen des LSB des Ausgangssymbols auf Null betrieben wird, um ein 2-PAM-Symbol zu erzeugen.
  43. Speichersystem nach Anspruch 41, wobei der erste Satz von Signalleitungen Steuersignalleitungen und Datensignalleitungen aufweist, wobei die Steuersignalleitungen 2-PAM darstellen und die Datensignalleitungen 4-PAM darstellen.
  44. Speichersystem nach Anspruch 41, wobei das Speichersystem auf ein Modussignal anspricht, um zwischen 4-PAM und 2-PAM zu schalten.
  45. Speichersystem nach Anspruch 44, wobei das Modussignal durch eine Hardwareeinstellung bestimmt ist.
  46. Speichersystem nach Anspruch 41, wobei das Speichersystem auf detektierte Fehler anspricht, um zwischen 4-PAM und 2-PAM zu schalten.
  47. Speichersystem, mit: einem Bus mit einer Vielzahl von Signalleitungen, wobei eine ersten Teilmenge von Signalleitungen mit einer Vielzahl von Ausgangstreibers gekoppelt ist, wobei jeder Ausgangstreiber ein Ausgangssymbol, welches zwei Bits einschließlich eines höchstwertigsten Bits (MSB) und eines niedrigstwertigsten Bits (LSB) darstellt, auf der Signalleitung treibt, wobei jeder Ausgangstreiber aufweist: einen ersten Treiberblock zum Erzeugen einer das MSB darstellenden MSB-Symbolkomponente, und einem zweiten Treiberblock zum Erzeugen einer das LSB darstellenden LSB-Symbolkomponente, wobei die LSB-Symbolkomponente mit der MSB-Symbolkomponente kombiniert wird, um das Ausgangssymbol vorzusehen, wobei eine zweite Teilmenge der Signalleitungen einschließlich der ersten Teilmenge von Signalleitungen mit einer Vielzahl von Busempfängern zum Empfangen einer Adresse und Ausgangssymbolen gekoppelt ist, wobei die empfangenen Ausgangssymbole Eingangssymbole darstellen, wobei jedes Eingangssymbol eine vorbestimmte Anzahl von Bits darstellt, wobei jedes Bit mit einem bestimmten Bereich von Spannungspegel assoziiert ist, wobei ein Satz von Schwellwertspannungen jeden bestimmten Bereich von Spannungspegeln definiert, wobei jeder Busempfänger aufweist: einen Höchstwertigst-Bit-(MSB)-Empfänger zum Bestimmen des MSB des Eingangssymbols basierend auf einer ersten Schwellwertspannung des Satzes von Schwellwertspannungen, und einen Niedrigstwertigst-Bit-(LSB)-Empfänger zum Bestimmen des LSB des Eingangssymbols basierend auf zweiten und dritten Schwellwertspannungen des Satzes von Schwellwertspannungen.
  48. Gerät zum Senden von Daten auf einen Multi-Drop-Bus unter Verwendung von Multi-Pegelsignalen, mit Mittel zum Senden eines Ausgangssymbols, welches mindestens zwei Bits einschließlich eines höchstwertigsten Bits (MSB) und eines niedrigstwertigsten Bits (LSB) darstellt, Mittel zum Empfangen des Ausgangssymbols, wobei das empfangene Ausgangssymbol ein Eingangsymbol darstellt, Mittel zum Erzeugen von Integrationsspannungen durch Integrieren von Ladung an zumindest einem Integrationsknoten gemäß einem Zustand des Eingangssymbols, und Mittel zum Bestimmen des MSB und des LSB gemäß den Integrationsspannungen.
DE20122739U 2000-01-06 2001-01-05 Kommunikationsschnittstelle mit mehrstufiger niedriger Verzögerung Expired - Lifetime DE20122739U1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE20122739U DE20122739U1 (de) 2000-01-06 2001-01-05 Kommunikationsschnittstelle mit mehrstufiger niedriger Verzögerung

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/478,916 2000-01-06
US09/478,916 US7124221B1 (en) 1999-10-19 2000-01-06 Low latency multi-level communication interface
DE20122739U DE20122739U1 (de) 2000-01-06 2001-01-05 Kommunikationsschnittstelle mit mehrstufiger niedriger Verzögerung

Publications (1)

Publication Number Publication Date
DE20122739U1 true DE20122739U1 (de) 2007-08-23

Family

ID=23901899

Family Applications (1)

Application Number Title Priority Date Filing Date
DE20122739U Expired - Lifetime DE20122739U1 (de) 2000-01-06 2001-01-05 Kommunikationsschnittstelle mit mehrstufiger niedriger Verzögerung

Country Status (5)

Country Link
EP (1) EP1402329B1 (de)
JP (1) JP4841786B2 (de)
AU (1) AU2768801A (de)
DE (1) DE20122739U1 (de)
WO (1) WO2001050228A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013007694A1 (de) * 2013-05-03 2014-11-06 Eisenmann Ag Wechseleinrichtung für Beschichtungsmedien und Beschichtungssystem zum Beschichten von Gegenständen

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7308058B2 (en) * 2003-10-27 2007-12-11 Rambus Inc. Transparent multi-mode PAM interface
KR100588752B1 (ko) * 2005-04-26 2006-06-12 매그나칩 반도체 유한회사 차동 전류 구동 방식의 전송 시스템
US8242796B2 (en) * 2008-02-21 2012-08-14 Advantest (Singapore) Pte Ltd Transmit/receive unit, and methods and apparatus for transmitting signals between transmit/receive units
WO2013150704A1 (ja) * 2012-04-03 2013-10-10 パナソニック株式会社 映像データ送信装置及び受信装置
JP5909692B2 (ja) * 2012-04-03 2016-04-27 パナソニックＩｐマネジメント株式会社 映像データ送信装置及び受信装置
US10365833B2 (en) * 2016-01-22 2019-07-30 Micron Technology, Inc. Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures
JP7001314B2 (ja) 2017-08-08 2022-01-19 ラピスセミコンダクタ株式会社 信号伝送装置及び信号伝送システム
US10446198B2 (en) 2017-10-02 2019-10-15 Micron Technology, Inc. Multiple concurrent modulation schemes in a memory system
US10355893B2 (en) 2017-10-02 2019-07-16 Micron Technology, Inc. Multiplexing distinct signals on a single pin of a memory device
US11403241B2 (en) 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US10490245B2 (en) * 2017-10-02 2019-11-26 Micron Technology, Inc. Memory system that supports dual-mode modulation
US10725913B2 (en) 2017-10-02 2020-07-28 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
US10998011B2 (en) * 2018-08-21 2021-05-04 Micron Technology, Inc. Drive strength calibration for multi-level signaling
KR20220028694A (ko) 2020-08-31 2022-03-08 삼성전자주식회사 멀티 레벨 신호 수신기 및 이를 포함하는 메모리 시스템
KR20220034561A (ko) 2020-09-11 2022-03-18 삼성전자주식회사 멀티 레벨 신호 생성을 위한 송신기 및 이를 포함하는 메모리 시스템
KR102418191B1 (ko) * 2020-12-30 2022-07-06 한양대학교 산학협력단 저전력 pam-4 출력 송신기
KR102292736B1 (ko) * 2021-02-10 2021-08-23 한양대학교 산학협력단 고차 pam 구동 회로

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694862A (en) * 1979-12-28 1981-07-31 Fujitsu Ltd Signal transmission circuit
JPS5870662A (ja) * 1981-10-23 1983-04-27 Hitachi Ltd デイジタル集積回路
JP2932612B2 (ja) * 1990-05-28 1999-08-09 日本電気株式会社 半導体メモリ
JPH0514419A (ja) * 1991-07-04 1993-01-22 Honda Motor Co Ltd デ―タ伝送方法
US5426739A (en) * 1992-03-16 1995-06-20 Opti, Inc. Local bus - I/O Bus Computer Architecture
NL9300684A (nl) * 1993-04-22 1994-11-16 Oce Nederland Bv Werkwijze voor het halftonen van gedigitaliseerde grijswaardebeelden en beeldbewerkingsinrichting geschikt voor het uitvoeren van een dergelijke werkwijze.
US5796781A (en) * 1993-07-09 1998-08-18 Technitrol, Inc. Data receiver having bias restoration
KR100311072B1 (ko) * 1993-08-31 2001-12-15 윤종용 다치중첩진폭변조의기저대역신호발생장치
US5740201A (en) 1993-12-10 1998-04-14 International Business Machines Corporation Dual differential and binary data transmission arrangement
FR2718910B1 (fr) * 1994-04-18 1996-05-31 Sat Dispositif de décision à seuils adaptatifs pour modulation à multiétat.
US5872468A (en) * 1997-06-12 1999-02-16 Northern Telecom Limited Level detector circuit, interface and method for interpreting and processing multi-level signals
JP3693214B2 (ja) * 1997-11-19 2005-09-07 株式会社ルネサステクノロジ 多値信号伝送方法および多値信号伝送システム
EP0924907A3 (de) * 1997-12-16 2002-04-17 Ncr International Inc. Multiplexierte Übertragung unter Verwendung von Pulsamplitudenmodulation
KR100292625B1 (ko) * 1998-06-29 2001-07-12 박종섭 고속인터페이스장치
JP2000183981A (ja) * 1998-12-16 2000-06-30 Nec Corp データ伝送システム
JP2001119441A (ja) * 1999-10-18 2001-04-27 Matsushita Electric Ind Co Ltd データ送信回路、データ受信回路及びデータ送受信システム
JP2001118377A (ja) * 1999-10-19 2001-04-27 Mitsubishi Electric Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013007694A1 (de) * 2013-05-03 2014-11-06 Eisenmann Ag Wechseleinrichtung für Beschichtungsmedien und Beschichtungssystem zum Beschichten von Gegenständen

Also Published As

Publication number Publication date
AU2768801A (en) 2001-07-16
JP4841786B2 (ja) 2011-12-21
WO2001050228A2 (en) 2001-07-12
EP1402329A4 (de) 2005-03-02
JP2004531909A (ja) 2004-10-14
EP1402329B1 (de) 2018-06-27
EP1402329A2 (de) 2004-03-31
WO2001050228A3 (en) 2003-12-31

Similar Documents

Publication Publication Date Title
DE69936097T2 (de) Hochgeschwindigkeitssignalisierung zur schnittstellenbildung von vlsi cmos-schaltungsanordnungen
DE20122739U1 (de) Kommunikationsschnittstelle mit mehrstufiger niedriger Verzögerung
DE60036457T2 (de) Gerät und verfahren um von der topographie abhängig zu signalisieren
DE69833467T2 (de) Zeitgeberschaltung, Vorrichtung und System für integrierten Halbleiterschaltkreis unter deren Anwendung und Signalübertragungssystem
DE60036425T2 (de) Beseitigung einer Gleichtaktspannung in einem differenziellen Empfänger
DE102012204991B4 (de) Speichereinrichtungen, Systeme und Verfahren unter Verwendung einer Befehls/Adressenkalibrierung
US6396329B1 (en) Method and apparatus for receiving high speed signals with low latency
US9544169B2 (en) Multiphase receiver with equalization circuitry
DE3853814T2 (de) Integrierte Halbleiterschaltung.
DE102005022684B4 (de) DFE-Eingabepuffer, Entzerreinheit, Speicherbauelement, Speichersystem und Entzerrverfahren
DE102012217836A1 (de) Daten-getriebener Ladungspumpe-Transmitter für differenzielle Signalübertragung
DE10326925A1 (de) Speichersystem und Steuerungsverfahren dafür
DE102004025900A1 (de) Leselatenz-Steuerschaltung
DE4432925A1 (de) Halbleiterspeichervorrichtung
DE102005013238B4 (de) Verfahren und Einrichtung zum Übertragen von Justierinformation für Datenschnittstellen-Treiber eines RAM-Bausteins
DE102004017863A1 (de) Schaltung
DE102006022124A1 (de) Eingangsschaltung mit aktualisiertem Ausgangssignal, das mit Taktsignal synchronisiert ist
DE102004027883A1 (de) Integrierte Speicherschaltungsbausteine und Betriebsverfahren, die ausgeführt sind, um Datenbits mit einer niedrigeren Rate in einer Testbetriebsart auszugeben
DE102006009983A1 (de) Schnittstelle zwischen zwei Chips mit asymmetrischen Übertragungswiderständen
DE102004061299B4 (de) Direktzugriffsspeicher und Eingangspuffer mit Differenzverstärker
DE102007015643B4 (de) Verfahren und Vorrichtung zum Übertragen von ausgehenden Nutzsignalen und eines ausgehenden Taktsignals
US20240233805A1 (en) Reference potential generating circuit and control method thereof
DE102008035952A1 (de) Integtrierte Schaltungsanordnung zum Empfang differentieller und single-ended Signale
DE202012013710U1 (de) Speichereinrichtungen und -systeme unter Verwendung einer Befehls/Adressenkalibrierung

Legal Events

Date Code Title Description
R207 Utility model specification

Effective date: 20070927

R151 Term of protection extended to 8 years

Effective date: 20070823

R152 Term of protection extended to 10 years

Effective date: 20090227

R071 Expiry of right