JPH11154859A - 多値信号伝送方法および多値信号伝送システム並びに半導体集積回路 - Google Patents
多値信号伝送方法および多値信号伝送システム並びに半導体集積回路Info
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- JPH11154859A JPH11154859A JP9318057A JP31805797A JPH11154859A JP H11154859 A JPH11154859 A JP H11154859A JP 9318057 A JP9318057 A JP 9318057A JP 31805797 A JP31805797 A JP 31805797A JP H11154859 A JPH11154859 A JP H11154859A
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Abstract
(57)【要約】 （修正有）
【課題】 信号を送信する側の出力バッファ回路が複数
の電源電圧を必要とせず一つの電源電圧で動作して多値
レベルの信号を送信可能なデータ伝送技術を提供する。 【解決手段】 異なるオン抵抗を有し第１電源電圧端子
ＶDDと出力端子ＯＵＴ間に並列接続された複数（２のｎ
乗）のＰチャネルＭＯＳＦＥＴＱ１，Ｑ２と、異なるオ
ン抵抗を有し出力端子と第２電源電圧端子ＶSS間に並列
接続された複数のＮチャネルＭＯＳＦＥＴＱ３，Ｑ
４と、内部回路より複数ビットのデータ信号を受けてＭ
ＯＳＦＥＴを選択的にオン状態にする出力制御回路１２
とで送信側の出力バッファ回路１０を構成し、出力端子
と受信側の入力端子ＩＮとの間に接続される伝送線路３
００の受信側端部に伝送線路とほぼ同一のインピーダン
スを有する終端抵抗Ｒｅの一端を接続し、終端抵抗の他
端を第１電源電圧および第２電源電圧の中間レベルとさ
れた外部電源電圧端子ＶTTに接続する。
の電源電圧を必要とせず一つの電源電圧で動作して多値
レベルの信号を送信可能なデータ伝送技術を提供する。 【解決手段】 異なるオン抵抗を有し第１電源電圧端子
ＶDDと出力端子ＯＵＴ間に並列接続された複数（２のｎ
乗）のＰチャネルＭＯＳＦＥＴＱ１，Ｑ２と、異なるオ
ン抵抗を有し出力端子と第２電源電圧端子ＶSS間に並列
接続された複数のＮチャネルＭＯＳＦＥＴＱ３，Ｑ
４と、内部回路より複数ビットのデータ信号を受けてＭ
ＯＳＦＥＴを選択的にオン状態にする出力制御回路１２
とで送信側の出力バッファ回路１０を構成し、出力端子
と受信側の入力端子ＩＮとの間に接続される伝送線路３
００の受信側端部に伝送線路とほぼ同一のインピーダン
スを有する終端抵抗Ｒｅの一端を接続し、終端抵抗の他
端を第１電源電圧および第２電源電圧の中間レベルとさ
れた外部電源電圧端子ＶTTに接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路間
のデータ伝送技術さらにはディジタル集積回路間の多値
レベルの信号伝送に適用して特に有効な技術に関する。
のデータ伝送技術さらにはディジタル集積回路間の多値
レベルの信号伝送に適用して特に有効な技術に関する。
【０００２】
【従来の技術】従来、ロジックＬＳＩ（大規模半導体集
積回路）のようなディジタル集積回路間のデータ伝送
は、“１”，“０”の２つの論理レベルを有する信号に
よる伝送が一般的であった。しかしながら、かかる２値
信号によるデータ伝送方式では、１本の信号線で１ビッ
トの情報しか伝送できないため、ＡＳＩＣ（特殊用途向
け半導体集積回路）のようなカスタムＬＳＩにおいて
は、信号線の数および入出力ピンの本数が非常に多くな
る。
積回路）のようなディジタル集積回路間のデータ伝送
は、“１”，“０”の２つの論理レベルを有する信号に
よる伝送が一般的であった。しかしながら、かかる２値
信号によるデータ伝送方式では、１本の信号線で１ビッ
トの情報しか伝送できないため、ＡＳＩＣ（特殊用途向
け半導体集積回路）のようなカスタムＬＳＩにおいて
は、信号線の数および入出力ピンの本数が非常に多くな
る。
【０００３】そこで、１本の信号線に多値レベルの信号
をのせて送受信する方式が提案されている（特開平５−
３３６１７４号、特開平６−２７０６８７号等）。かか
る多値信号方式によれば、例えば１本の信号線に４値レ
ベルの信号をのせることにより、１本の信号線で２ビッ
トのデータを伝送できるため信号線の本数およびＬＳＩ
の入出力ピン数を大幅に減らすことができる。
をのせて送受信する方式が提案されている（特開平５−
３３６１７４号、特開平６−２７０６８７号等）。かか
る多値信号方式によれば、例えば１本の信号線に４値レ
ベルの信号をのせることにより、１本の信号線で２ビッ
トのデータを伝送できるため信号線の本数およびＬＳＩ
の入出力ピン数を大幅に減らすことができる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来提
案されている多値信号を用いたデータ伝送方式は、信号
の送信側のバッファ回路が複数の電源電圧で動作する回
路方式であった。例えば４値の場合には４つの電源電
圧、８値の場合には８つの電源電圧を必要とする。その
ため、ＬＳＩに対して外部から複数の電源電圧を供給す
るか内部に電源回路を設けることが必要となり、外部に
電源回路を設ける方式では実装密度が低下してしまうと
ともに、内部電源回路方式ではチップサイズが増大して
しまうという問題点があることが明らかになった。
案されている多値信号を用いたデータ伝送方式は、信号
の送信側のバッファ回路が複数の電源電圧で動作する回
路方式であった。例えば４値の場合には４つの電源電
圧、８値の場合には８つの電源電圧を必要とする。その
ため、ＬＳＩに対して外部から複数の電源電圧を供給す
るか内部に電源回路を設けることが必要となり、外部に
電源回路を設ける方式では実装密度が低下してしまうと
ともに、内部電源回路方式ではチップサイズが増大して
しまうという問題点があることが明らかになった。
【０００５】この発明は上記のような問題点に着目して
なされたものでその目的とするところは、信号を送信す
る側の出力バッファ回路が複数の電源電圧を必要とせず
一つの電源電圧で動作して多値レベルの信号を送信可能
なデータ伝送技術を提供することにある。
なされたものでその目的とするところは、信号を送信す
る側の出力バッファ回路が複数の電源電圧を必要とせず
一つの電源電圧で動作して多値レベルの信号を送信可能
なデータ伝送技術を提供することにある。
【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００８】すなわち、互いに異なるオン抵抗を有し第
１電源電圧端子と出力端子との間に並列形態に接続され
た複数（２のｎ乗）のＰチャネルＭＯＳＦＥＴと、互い
に異なるオン抵抗を有し出力端子と第２電源電圧端子と
の間に並列形態に接続された複数のＮチャネルＭＯＳＦ
ＥＴと、内部回路より複数ビット（ｎビット）のデータ
信号を受けて上記ＭＯＳＦＥＴを選択的にオン状態にす
る信号を形成する出力制御回路とにより送信側の出力バ
ッファ回路を構成するとともに、上記出力端子と受信側
の入力端子との間に接続される伝送線路の受信側端部に
当該伝送線路とほぼ同一のインピーダンスを有する終端
抵抗の一端を接続し、この終端抵抗の他端を上記第１電
源電圧および第２電源電圧の中間レベルとされた外部電
源電圧端子に接続するようにしたものである。
１電源電圧端子と出力端子との間に並列形態に接続され
た複数（２のｎ乗）のＰチャネルＭＯＳＦＥＴと、互い
に異なるオン抵抗を有し出力端子と第２電源電圧端子と
の間に並列形態に接続された複数のＮチャネルＭＯＳＦ
ＥＴと、内部回路より複数ビット（ｎビット）のデータ
信号を受けて上記ＭＯＳＦＥＴを選択的にオン状態にす
る信号を形成する出力制御回路とにより送信側の出力バ
ッファ回路を構成するとともに、上記出力端子と受信側
の入力端子との間に接続される伝送線路の受信側端部に
当該伝送線路とほぼ同一のインピーダンスを有する終端
抵抗の一端を接続し、この終端抵抗の他端を上記第１電
源電圧および第２電源電圧の中間レベルとされた外部電
源電圧端子に接続するようにしたものである。
【０００９】上記した手段によれば、第１電源電圧端子
と出力端子との間および出力端子と第２電源電圧端子と
の間に接続された複数のＭＯＳＦＥＴが、出力されるｎ
ビットのデータに応じていずれかがオン状態とされ、そ
のオン状態のＭＯＳＦＥＴの抵抗と伝送線路終端の終端
抵抗との比によって外部電源電圧を分圧した電位が受信
側のＬＳＩの入力バッファ回路に入力されることにより
１本の信号線で多値レベルの信号を送信することができ
る。このとき送信側のＬＳＩの出力バッファ回路の電源
電圧は２値信号の伝送時と同じく２電源であるため、内
部電源回路が不用となり、チップサイズを低減すること
ができるとともに、消費電力も抑えることができる。
と出力端子との間および出力端子と第２電源電圧端子と
の間に接続された複数のＭＯＳＦＥＴが、出力されるｎ
ビットのデータに応じていずれかがオン状態とされ、そ
のオン状態のＭＯＳＦＥＴの抵抗と伝送線路終端の終端
抵抗との比によって外部電源電圧を分圧した電位が受信
側のＬＳＩの入力バッファ回路に入力されることにより
１本の信号線で多値レベルの信号を送信することができ
る。このとき送信側のＬＳＩの出力バッファ回路の電源
電圧は２値信号の伝送時と同じく２電源であるため、内
部電源回路が不用となり、チップサイズを低減すること
ができるとともに、消費電力も抑えることができる。
【００１０】また、外部電源電圧もひとつで良いため外
付けの電源回路も簡単な回路で済むという利点がある。
さらに、伝送線路の終端と外部電源電圧端子との間に伝
送線路とほぼ同一のインピーダンスを有する終端抵抗が
接続されているため、伝送線路終端での信号の反射を防
止しつつ受信側のＬＳＩに入力される信号のノイズを吸
収することができ、回路の誤動作を防止することができ
る。
付けの電源回路も簡単な回路で済むという利点がある。
さらに、伝送線路の終端と外部電源電圧端子との間に伝
送線路とほぼ同一のインピーダンスを有する終端抵抗が
接続されているため、伝送線路終端での信号の反射を防
止しつつ受信側のＬＳＩに入力される信号のノイズを吸
収することができ、回路の誤動作を防止することができ
る。
【００１１】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１２】図１において、１００はデータ送信側のＬ
ＳＩ、１０はそのＬＳＩ１００に設けられた出力バッフ
ァ回路、２００はデータ受信側のＬＳＩ、２０はそのＬ
ＳＩ２００に設けられた入力バッファ回路で、これらの
ＬＳＩ１００，２００は特に制限されないが１枚のプリ
ント基板の所定の位置に実装される。また３００は、上
記プリント基板に形成されたプリント配線または同軸ケ
ーブル等からなり、上記ＬＳＩ１００および２００間を
接続する伝送線路としての信号線である。なお、図示し
ないが、上記ＬＳＩ間で双方向のデータ送信を可能にす
る場合には、ＬＳＩ１００にＬＳＩ２００の入力バッフ
ァ回路２０と同様な入力バッファ回路が、またＬＳＩ２
００にはＬＳＩ１００の出力バッファ回路１０と同様な
出力バッファ回路が設けられる。
ＳＩ、１０はそのＬＳＩ１００に設けられた出力バッフ
ァ回路、２００はデータ受信側のＬＳＩ、２０はそのＬ
ＳＩ２００に設けられた入力バッファ回路で、これらの
ＬＳＩ１００，２００は特に制限されないが１枚のプリ
ント基板の所定の位置に実装される。また３００は、上
記プリント基板に形成されたプリント配線または同軸ケ
ーブル等からなり、上記ＬＳＩ１００および２００間を
接続する伝送線路としての信号線である。なお、図示し
ないが、上記ＬＳＩ間で双方向のデータ送信を可能にす
る場合には、ＬＳＩ１００にＬＳＩ２００の入力バッフ
ァ回路２０と同様な入力バッファ回路が、またＬＳＩ２
００にはＬＳＩ１００の出力バッファ回路１０と同様な
出力バッファ回路が設けられる。
【００１３】この実施例における出力バッファ回路は、
例えば３．３Ｖのような電源電圧端子ＶDDと出力端子Ｏ
ＵＴとの間に並列形態に接続された２個のＰチャネルＭ
ＯＳＦＥＴ Ｑ１およびＱ２と、出力端子ＯＵＴと電源
電圧端子ＶSS（接地電位）との間に並列形態に接続され
た２個のＮチャネルＭＯＳＦＥＴ Ｑ３，Ｑ４とからな
る出力段１１と、上記各ＭＯＳＦＥＴ Ｑ１〜Ｑ４のゲ
ートを制御して内部回路から供給される２ビットの出力
データ信号Ｓ１，Ｓ２に応じて選択的にオン状態にする
信号を形成する出力制御回路１２とから構成されてい
る。
例えば３．３Ｖのような電源電圧端子ＶDDと出力端子Ｏ
ＵＴとの間に並列形態に接続された２個のＰチャネルＭ
ＯＳＦＥＴ Ｑ１およびＱ２と、出力端子ＯＵＴと電源
電圧端子ＶSS（接地電位）との間に並列形態に接続され
た２個のＮチャネルＭＯＳＦＥＴ Ｑ３，Ｑ４とからな
る出力段１１と、上記各ＭＯＳＦＥＴ Ｑ１〜Ｑ４のゲ
ートを制御して内部回路から供給される２ビットの出力
データ信号Ｓ１，Ｓ２に応じて選択的にオン状態にする
信号を形成する出力制御回路１２とから構成されてい
る。
【００１４】特に制限されないが、上記出力制御回路１
２は出力データ信号Ｓ１，Ｓ２を入力信号とするＯＲゲ
ート回路Ｇ１および同じく出力データ信号Ｓ１，Ｓ２を
入力信号とするＡＮＤゲート回路Ｇ２とから構成されて
おり、ＯＲゲート回路Ｇ１の出力信号は上記出力段１１
のＰチャネルＭＯＳＦＥＴ Ｑ２のゲート端子に、また
ＡＮＤゲート回路Ｇ２の出力信号は上記Ｎチャネル出力
ＭＯＳＦＥＴ Ｑ４のゲート端子にそれぞれ供給されて
いる。一方、上記出力段１１のＭＯＳＦＥＴＱ１，Ｑ３
のゲート端子には上記出力データ信号Ｓ１，Ｓ２のうち
の一方の信号Ｓ１が供給されるように構成されている。
２は出力データ信号Ｓ１，Ｓ２を入力信号とするＯＲゲ
ート回路Ｇ１および同じく出力データ信号Ｓ１，Ｓ２を
入力信号とするＡＮＤゲート回路Ｇ２とから構成されて
おり、ＯＲゲート回路Ｇ１の出力信号は上記出力段１１
のＰチャネルＭＯＳＦＥＴ Ｑ２のゲート端子に、また
ＡＮＤゲート回路Ｇ２の出力信号は上記Ｎチャネル出力
ＭＯＳＦＥＴ Ｑ４のゲート端子にそれぞれ供給されて
いる。一方、上記出力段１１のＭＯＳＦＥＴＱ１，Ｑ３
のゲート端子には上記出力データ信号Ｓ１，Ｓ２のうち
の一方の信号Ｓ１が供給されるように構成されている。
【００１５】これによって、出力バッファ回路１０は、
その真理値を示す表１のように、出力データ信号Ｓ１，
Ｓ２に応じて、出力ＭＯＳＦＥＴ Ｑ１，Ｑ２がオンで
Ｑ３，Ｑ４がオフの出力状態ａと、出力ＭＯＳＦＥＴ
Ｑ１がオンでＱ２〜Ｑ４がオフの出力状態ｂと、出力Ｍ
ＯＳＦＥＴ Ｑ３がオンでＱ１，Ｑ２，Ｑ４がオフの出
力状態ｃと、出力ＭＯＳＦＥＴ Ｑ３，Ｑ４がオンでＱ
１，Ｑ２がオフの出力状態ｄとされるように制御され
る。
その真理値を示す表１のように、出力データ信号Ｓ１，
Ｓ２に応じて、出力ＭＯＳＦＥＴ Ｑ１，Ｑ２がオンで
Ｑ３，Ｑ４がオフの出力状態ａと、出力ＭＯＳＦＥＴ
Ｑ１がオンでＱ２〜Ｑ４がオフの出力状態ｂと、出力Ｍ
ＯＳＦＥＴ Ｑ３がオンでＱ１，Ｑ２，Ｑ４がオフの出
力状態ｃと、出力ＭＯＳＦＥＴ Ｑ３，Ｑ４がオンでＱ
１，Ｑ２がオフの出力状態ｄとされるように制御され
る。
【００１６】
【表１】 一方、上記ＬＳＩ２００の入力バッファ回路２０は、各
々異なる参照電圧Ｖref1,Ｖref2,Ｖref3がしきい値とし
て差動入力端子の一方に印加された３個のセンスアンプ
ＳＡ１，ＳＡ２，ＳＡ３からなる入力レベル弁別回路２
１と、これらのセンスアンプのうちＳＡ２の出力信号を
反転するインバータＧ１１およびこのインバータＧ１１
の出力とセンスアンプＳＡ１の出力信号とを入力信号と
するＡＮＤゲート回路Ｇ１２、該ＡＮＤゲート回路Ｇ１
２の出力信号と上記センスアンプＳＡ３の出力信号とを
入力信号とするＯＲゲート回路Ｇ１３とからなるデータ
復元回路２２とによって構成されており、上記センスア
ンプＳＡ２とＯＲゲート回路Ｇ１３の出力信号が復元さ
れたデータ信号として内部回路に供給されるように構成
されている。上記センスアンプＳＡ１，ＳＡ２，ＳＡ３
およびゲート回路Ｇ１１，Ｇ１２，Ｇ１３は、送信側の
ＬＳＩ１００の出力バッファ回路１０と同一の電源電圧
ＶDDとＶSS（接地電位）によって動作する。
々異なる参照電圧Ｖref1,Ｖref2,Ｖref3がしきい値とし
て差動入力端子の一方に印加された３個のセンスアンプ
ＳＡ１，ＳＡ２，ＳＡ３からなる入力レベル弁別回路２
１と、これらのセンスアンプのうちＳＡ２の出力信号を
反転するインバータＧ１１およびこのインバータＧ１１
の出力とセンスアンプＳＡ１の出力信号とを入力信号と
するＡＮＤゲート回路Ｇ１２、該ＡＮＤゲート回路Ｇ１
２の出力信号と上記センスアンプＳＡ３の出力信号とを
入力信号とするＯＲゲート回路Ｇ１３とからなるデータ
復元回路２２とによって構成されており、上記センスア
ンプＳＡ２とＯＲゲート回路Ｇ１３の出力信号が復元さ
れたデータ信号として内部回路に供給されるように構成
されている。上記センスアンプＳＡ１，ＳＡ２，ＳＡ３
およびゲート回路Ｇ１１，Ｇ１２，Ｇ１３は、送信側の
ＬＳＩ１００の出力バッファ回路１０と同一の電源電圧
ＶDDとＶSS（接地電位）によって動作する。
【００１７】また、送信側ＬＳＩ１００の出力バッファ
回路が接続された外部出力端子ＯＵＴと、受信側ＬＳＩ
２００の入力バッファ回路２０が接続された入力端子Ｉ
Ｎとの間に接続された伝送線路としての信号線３００の
受信側端部に当該伝送線路とほぼ同一のインピーダンス
を有する終端抵抗Ｒｅの一端が接続され、この終端抵抗
Ｒｅの他端は上記第１電源電圧ＶDDおよび第２電源電圧
ＶSSとしての接地電位との中間レベルとされた外部電源
電圧端子ＶTTに接続されている。
回路が接続された外部出力端子ＯＵＴと、受信側ＬＳＩ
２００の入力バッファ回路２０が接続された入力端子Ｉ
Ｎとの間に接続された伝送線路としての信号線３００の
受信側端部に当該伝送線路とほぼ同一のインピーダンス
を有する終端抵抗Ｒｅの一端が接続され、この終端抵抗
Ｒｅの他端は上記第１電源電圧ＶDDおよび第２電源電圧
ＶSSとしての接地電位との中間レベルとされた外部電源
電圧端子ＶTTに接続されている。
【００１８】この実施例においては、３．３Ｖの電源電
圧ＶDDに対し外部電源電圧ＶTTは、ＶDD／２である約
１．６５Ｖとされている。また、終端抵抗Ｒｅは伝送線
路３００のインピーダンスに合わせて例えば５０Ωとさ
れている。出力バッファ回路２０を構成するＭＯＳＦＥ
Ｔ Ｑ１〜Ｑ４のうちＱ１はゲート端子にＶSS（０Ｖ）
が印加されたオン状態の抵抗Ｒq1onが１２１Ω、Ｑ２は
オン抵抗Ｒq2onが１９Ω、Ｑ３はゲート端子にＶDD
（３．３Ｖ）が印加されたオン状態の抵抗Ｒq3onが１２
１Ω、Ｑ４はオン抵抗Ｒq4onが１９Ωとなるように、そ
れぞれの素子定数が設定されている。
圧ＶDDに対し外部電源電圧ＶTTは、ＶDD／２である約
１．６５Ｖとされている。また、終端抵抗Ｒｅは伝送線
路３００のインピーダンスに合わせて例えば５０Ωとさ
れている。出力バッファ回路２０を構成するＭＯＳＦＥ
Ｔ Ｑ１〜Ｑ４のうちＱ１はゲート端子にＶSS（０Ｖ）
が印加されたオン状態の抵抗Ｒq1onが１２１Ω、Ｑ２は
オン抵抗Ｒq2onが１９Ω、Ｑ３はゲート端子にＶDD
（３．３Ｖ）が印加されたオン状態の抵抗Ｒq3onが１２
１Ω、Ｑ４はオン抵抗Ｒq4onが１９Ωとなるように、そ
れぞれの素子定数が設定されている。
【００１９】これによって、ＭＯＳＦＥＴ Ｑ１，Ｑ２
がオン、Ｑ３，Ｑ４がオフされた状態では、電源電圧Ｖ
DDからＱ１，Ｑ２−信号線３００−終端抵抗Ｒｅを通っ
て電源電圧ＶTTへ電流が流れ、受信側のＬＳＩ２００の
入力端子ＩＮの電位Ｖｉは約２．８９Ｖのような電位と
なる。これが伝送される信号の最も高いレベルＶHHであ
る。次に、ＭＯＳＦＥＴ Ｑ２がオン、Ｑ１，Ｑ３，Ｑ
４がオフされた状態では、電源電圧ＶDDからＱ２−信号
線３００−終端抵抗Ｒｅを通って電源電圧ＶTTへ電流が
流れ、受信側のＬＳＩ２００の入力端子ＩＮの電位Ｖｉ
は約２．０６Ｖのような電位となる。これが伝送される
信号の２番目に高いレベルＶHLである。
がオン、Ｑ３，Ｑ４がオフされた状態では、電源電圧Ｖ
DDからＱ１，Ｑ２−信号線３００−終端抵抗Ｒｅを通っ
て電源電圧ＶTTへ電流が流れ、受信側のＬＳＩ２００の
入力端子ＩＮの電位Ｖｉは約２．８９Ｖのような電位と
なる。これが伝送される信号の最も高いレベルＶHHであ
る。次に、ＭＯＳＦＥＴ Ｑ２がオン、Ｑ１，Ｑ３，Ｑ
４がオフされた状態では、電源電圧ＶDDからＱ２−信号
線３００−終端抵抗Ｒｅを通って電源電圧ＶTTへ電流が
流れ、受信側のＬＳＩ２００の入力端子ＩＮの電位Ｖｉ
は約２．０６Ｖのような電位となる。これが伝送される
信号の２番目に高いレベルＶHLである。
【００２０】また、ＭＯＳＦＥＴ Ｑ３がオン、Ｑ１，
Ｑ２，Ｑ４がオフされた状態では、電源電圧ＶTTから終
端抵抗Ｒｅ−信号線３００−Ｑ３を通って電源電圧ＶSS
へ電流が流れ、受信側のＬＳＩ２００の入力端子ＩＮの
電位Ｖｉは約１．２４Ｖのような電位となる。これが伝
送される信号の３番目のレベルＶLHである。次に、ＭＯ
ＳＦＥＴ Ｑ３，Ｑ４がオン、Ｑ１，Ｑ２がオフされた
状態では、電源電圧ＶTTから終端抵抗Ｒｅ−信号線３０
０−Ｑ１，Ｑ２を通って電源電圧ＶDDへ電流が流れ、受
信側のＬＳＩ２００の入力端子ＩＮの電位Ｖｉは約０．
４１Ｖのような電位となる。これが伝送される信号の最
も低いレベルＶLLである。
Ｑ２，Ｑ４がオフされた状態では、電源電圧ＶTTから終
端抵抗Ｒｅ−信号線３００−Ｑ３を通って電源電圧ＶSS
へ電流が流れ、受信側のＬＳＩ２００の入力端子ＩＮの
電位Ｖｉは約１．２４Ｖのような電位となる。これが伝
送される信号の３番目のレベルＶLHである。次に、ＭＯ
ＳＦＥＴ Ｑ３，Ｑ４がオン、Ｑ１，Ｑ２がオフされた
状態では、電源電圧ＶTTから終端抵抗Ｒｅ−信号線３０
０−Ｑ１，Ｑ２を通って電源電圧ＶDDへ電流が流れ、受
信側のＬＳＩ２００の入力端子ＩＮの電位Ｖｉは約０．
４１Ｖのような電位となる。これが伝送される信号の最
も低いレベルＶLLである。
【００２１】一方、受信側のＬＳＩ２００の入力バッフ
ァ回路２０は、図３に示すように、しきい値としての参
照電圧Ｖref1がＶHHとＶHLの中間の２．４７５Ｖ、Ｖre
f2がＶHLとＶLHの中間の１．６５Ｖ（＝ＶTT）、Ｖref3
がＶLHとＶLLの中間の０．８２５Ｖとされている。
ァ回路２０は、図３に示すように、しきい値としての参
照電圧Ｖref1がＶHHとＶHLの中間の２．４７５Ｖ、Ｖre
f2がＶHLとＶLHの中間の１．６５Ｖ（＝ＶTT）、Ｖref3
がＶLHとＶLLの中間の０．８２５Ｖとされている。
【００２２】上記のような値に設定されることによっ
て、受信側ＬＳＩ２００の入力バッファ回路２０におい
ては、表１に示すように、入力電圧Ｖｉが、ＶHHのとき
はすべてのセンスアンプＳＡ１，ＳＡ２，ＳＡ３の出力
ｂ１，ｂ２，ｂ３がロウレベル、ＶｉがＶHLのときはセ
ンスアンプＳＡ１の出力ｂ１のみがハイレベルでＳＡ
２，ＳＡ３の出力はロウレベル、ＶｉがＶLHのときはセ
ンスアンプＳＡ１，ＳＡ２の出力ｂ１，ｂ２がハイレベ
ルでＳＡ２，ＳＡ３の出力はロウレベル、ＶｉがＶLLの
ときはすべてのセンスアンプＳＡ１，ＳＡ２，ＳＡ３の
出力がハイレベルとなる。その結果、内部回路に供給さ
れる２ビットの入力データ信号Ｔ１，Ｔ２は、送信側Ｌ
ＳＩ１００において出力バッファ回路１０に供給される
出力データ信号Ｓ１，Ｓ２と同一の組合せとなり、伝送
データが復元される。
て、受信側ＬＳＩ２００の入力バッファ回路２０におい
ては、表１に示すように、入力電圧Ｖｉが、ＶHHのとき
はすべてのセンスアンプＳＡ１，ＳＡ２，ＳＡ３の出力
ｂ１，ｂ２，ｂ３がロウレベル、ＶｉがＶHLのときはセ
ンスアンプＳＡ１の出力ｂ１のみがハイレベルでＳＡ
２，ＳＡ３の出力はロウレベル、ＶｉがＶLHのときはセ
ンスアンプＳＡ１，ＳＡ２の出力ｂ１，ｂ２がハイレベ
ルでＳＡ２，ＳＡ３の出力はロウレベル、ＶｉがＶLLの
ときはすべてのセンスアンプＳＡ１，ＳＡ２，ＳＡ３の
出力がハイレベルとなる。その結果、内部回路に供給さ
れる２ビットの入力データ信号Ｔ１，Ｔ２は、送信側Ｌ
ＳＩ１００において出力バッファ回路１０に供給される
出力データ信号Ｓ１，Ｓ２と同一の組合せとなり、伝送
データが復元される。
【００２３】なお、上記実施例において例として上げた
終端抵抗Ｒｅや出力ＭＯＳＦＥＴＱ１〜Ｑ４のオン抵抗
の数値は一例であり、以下の条件を満たしていればよ
い。すなわち、 ＶDD＞Ｖref1＞Ｖref2＞Ｖref3＞ＶSS，ＶDD＞ＶTT＞Ｖ
SS ＶHH＝（ＶDD−ＶTT）×（Ｒｅ＋Ｒq1on//Ｒq2on）＞Ｖ
ref3 ＶHL＝（ＶDD−ＶTT）×（Ｒｅ＋Ｒq1on）＞Ｖref2 ＶHH＝ＶTT×Ｒq3on／（Ｒｅ＋Ｒq3on）＞Ｖref1 ＶHH＝ＶTT×（Ｒqon3//Ｒq4on）／（Ｒｅ＋Ｒq3on//Ｒ
q4on）＜Ｖref1 である。
終端抵抗Ｒｅや出力ＭＯＳＦＥＴＱ１〜Ｑ４のオン抵抗
の数値は一例であり、以下の条件を満たしていればよ
い。すなわち、 ＶDD＞Ｖref1＞Ｖref2＞Ｖref3＞ＶSS，ＶDD＞ＶTT＞Ｖ
SS ＶHH＝（ＶDD−ＶTT）×（Ｒｅ＋Ｒq1on//Ｒq2on）＞Ｖ
ref3 ＶHL＝（ＶDD−ＶTT）×（Ｒｅ＋Ｒq1on）＞Ｖref2 ＶHH＝ＶTT×Ｒq3on／（Ｒｅ＋Ｒq3on）＞Ｖref1 ＶHH＝ＶTT×（Ｒqon3//Ｒq4on）／（Ｒｅ＋Ｒq3on//Ｒ
q4on）＜Ｖref1 である。
【００２４】上記実施例におけるセンスアンプＳＡ１〜
ＳＡ３は、図２（Ａ），（Ｂ）に示すような差動増幅回
路を用いて構成することができる。また、外部電源電圧
ＶTTは電源電圧ＶDDを抵抗分割することにより形成する
ことができる。
ＳＡ３は、図２（Ａ），（Ｂ）に示すような差動増幅回
路を用いて構成することができる。また、外部電源電圧
ＶTTは電源電圧ＶDDを抵抗分割することにより形成する
ことができる。
【００２５】なお、終端抵抗Ｒｅは外付け抵抗とする代
わりにＬＳＩ内部に形成してもよい。また、実施例では
しきい値を与える参照電圧Ｖref1,Ｖref2,Ｖref3をＬＳ
Ｉの外部から印加するようにしているが、ＬＳＩ内部に
おいて抵抗分割による方法等で形成するようにしてもよ
い。さらに、出力バッファ回路１０内の出力制御回路を
構成するＯＲゲートの代わりにＮＡＮＤゲートを、また
ＡＮＤゲートの代わりにＮＯＲゲートを用いることがで
きる。出力制御回路を工夫して、出力の可否を示すイネ
ーブル信号に基づいて出力ＭＯＳＦＥＴ Ｑ１〜Ｑ４が
全てオフ状態となる出力ハイインピーダンス状態をとり
得るように出力バッファ回路を構成して、外部端子を入
力と出力とで共用できるようにしてもよい。
わりにＬＳＩ内部に形成してもよい。また、実施例では
しきい値を与える参照電圧Ｖref1,Ｖref2,Ｖref3をＬＳ
Ｉの外部から印加するようにしているが、ＬＳＩ内部に
おいて抵抗分割による方法等で形成するようにしてもよ
い。さらに、出力バッファ回路１０内の出力制御回路を
構成するＯＲゲートの代わりにＮＡＮＤゲートを、また
ＡＮＤゲートの代わりにＮＯＲゲートを用いることがで
きる。出力制御回路を工夫して、出力の可否を示すイネ
ーブル信号に基づいて出力ＭＯＳＦＥＴ Ｑ１〜Ｑ４が
全てオフ状態となる出力ハイインピーダンス状態をとり
得るように出力バッファ回路を構成して、外部端子を入
力と出力とで共用できるようにしてもよい。
【００２６】また、実施例においては、センスアンプＳ
Ａ１〜ＳＡ３および論理ゲートＧ１１〜Ｇ１３からなる
入力バッファ回路１０を受信側のＬＳＩ２００内に設け
ているが、図１に示されているような入力バッファ回路
を半導体チップ上に複数個形成したインタフェース用チ
ップを用意して、受信側のＬＳＩの外部入力端子に外付
けするようにしてもよい。
Ａ１〜ＳＡ３および論理ゲートＧ１１〜Ｇ１３からなる
入力バッファ回路１０を受信側のＬＳＩ２００内に設け
ているが、図１に示されているような入力バッファ回路
を半導体チップ上に複数個形成したインタフェース用チ
ップを用意して、受信側のＬＳＩの外部入力端子に外付
けするようにしてもよい。
【００２７】さらに、実施例では、４値レベルの信号を
伝送する方式を例にとって説明したが、本発明はそれに
限定されず、８値信号など２のｎ段階のレベルを有する
信号に変換して出力することも可能である。
伝送する方式を例にとって説明したが、本発明はそれに
限定されず、８値信号など２のｎ段階のレベルを有する
信号に変換して出力することも可能である。
【００２８】以上説明したように、上記実施例は、互い
に異なるオン抵抗を有し第１電源電圧端子と出力端子と
の間に並列形態に接続された２個のＰチャネルＭＯＳＦ
ＥＴと、互いに異なるオン抵抗を有し出力端子と第２電
源電圧端子との間に並列形態に接続された２個のＮチャ
ネルＭＯＳＦＥＴと、内部回路より２ビットのデータ信
号を受けて上記ＭＯＳＦＥＴを選択的にオン状態にする
信号を形成する出力制御回路とにより送信側の出力バッ
ファ回路を構成するとともに、上記出力端子と受信側の
入力端子との間に接続される伝送線路の受信側端部に当
該伝送線路とほぼ同一のインピーダンスを有する終端抵
抗の一端を接続し、この終端抵抗の他端を上記第１電源
電圧および第２電源電圧の中間レベルとされた外部電源
電圧端子に接続するようにしたので、第１電源電圧端子
と出力端子との間および出力端子と第２電源電圧端子と
の間に接続された複数のＭＯＳＦＥＴが、出力される２
ビットのデータに応じていずれかがオン状態とされ、そ
のオン状態のＭＯＳＦＥＴの抵抗と伝送線路終端の終端
抵抗との比によって外部電源電圧を分圧した電位が受信
側のＬＳＩの入力バッファ回路に入力されることにより
１本の信号線で４値レベルの信号を送信することができ
るとともに、このとき送信側のＬＳＩの出力バッファ回
路の電源電圧は２値信号の伝送時と同じく２電源である
ため、内部電源回路が不用となり、チップサイズを低減
することができるとともに、消費電力も抑えることがで
きるという効果がある。
に異なるオン抵抗を有し第１電源電圧端子と出力端子と
の間に並列形態に接続された２個のＰチャネルＭＯＳＦ
ＥＴと、互いに異なるオン抵抗を有し出力端子と第２電
源電圧端子との間に並列形態に接続された２個のＮチャ
ネルＭＯＳＦＥＴと、内部回路より２ビットのデータ信
号を受けて上記ＭＯＳＦＥＴを選択的にオン状態にする
信号を形成する出力制御回路とにより送信側の出力バッ
ファ回路を構成するとともに、上記出力端子と受信側の
入力端子との間に接続される伝送線路の受信側端部に当
該伝送線路とほぼ同一のインピーダンスを有する終端抵
抗の一端を接続し、この終端抵抗の他端を上記第１電源
電圧および第２電源電圧の中間レベルとされた外部電源
電圧端子に接続するようにしたので、第１電源電圧端子
と出力端子との間および出力端子と第２電源電圧端子と
の間に接続された複数のＭＯＳＦＥＴが、出力される２
ビットのデータに応じていずれかがオン状態とされ、そ
のオン状態のＭＯＳＦＥＴの抵抗と伝送線路終端の終端
抵抗との比によって外部電源電圧を分圧した電位が受信
側のＬＳＩの入力バッファ回路に入力されることにより
１本の信号線で４値レベルの信号を送信することができ
るとともに、このとき送信側のＬＳＩの出力バッファ回
路の電源電圧は２値信号の伝送時と同じく２電源である
ため、内部電源回路が不用となり、チップサイズを低減
することができるとともに、消費電力も抑えることがで
きるという効果がある。
【００２９】また、外部電源電圧もひとつで良いため外
付けの電源回路も簡単な回路で済むとともに、伝送線路
の終端と外部電源電圧端子との間に伝送線路とほぼ同一
のインピーダンスを有する終端抵抗が接続されているた
め、伝送線路終端での信号の反射を防止しつつ受信側の
ＬＳＩに入力される信号のノイズを吸収することがで
き、回路の誤動作を防止することができるという効果が
ある。
付けの電源回路も簡単な回路で済むとともに、伝送線路
の終端と外部電源電圧端子との間に伝送線路とほぼ同一
のインピーダンスを有する終端抵抗が接続されているた
め、伝送線路終端での信号の反射を防止しつつ受信側の
ＬＳＩに入力される信号のノイズを吸収することがで
き、回路の誤動作を防止することができるという効果が
ある。
【００３０】以上本発明を実施例に基づき具体的に説明
したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。例えば上記実施例では、Ｐチャネ
ルＭＯＳＦＥＴ Ｑ１，Ｑ２を同時にオンするか、Ｑ１
のみをオンさせるか、ＮチャネルＭＯＳＦＥＴ Ｑ３，
Ｑ４を同時にオンするか、Ｑ３のみをオンさせるかして
いるが、出力すべきデータＳ１，Ｓ２に応じて出力ＭＯ
ＳＦＥＴ Ｑ１〜Ｑ４のいずれか一つをオン状態にする
ように制御してもよい。また、入力バッファ回路２０の
データ復元回路２２も、実施例のインバータＧ１１，Ａ
ＮＤゲートＧ１２およびＯＲゲートＧ１３に限定され
ず、入力電圧Ｖｉに基づいて出力データＳ１，Ｓ２に対
応したデータＴ１，Ｔ２を復元できるものであればどの
ような回路構成であってもよい。
したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。例えば上記実施例では、Ｐチャネ
ルＭＯＳＦＥＴ Ｑ１，Ｑ２を同時にオンするか、Ｑ１
のみをオンさせるか、ＮチャネルＭＯＳＦＥＴ Ｑ３，
Ｑ４を同時にオンするか、Ｑ３のみをオンさせるかして
いるが、出力すべきデータＳ１，Ｓ２に応じて出力ＭＯ
ＳＦＥＴ Ｑ１〜Ｑ４のいずれか一つをオン状態にする
ように制御してもよい。また、入力バッファ回路２０の
データ復元回路２２も、実施例のインバータＧ１１，Ａ
ＮＤゲートＧ１２およびＯＲゲートＧ１３に限定され
ず、入力電圧Ｖｉに基づいて出力データＳ１，Ｓ２に対
応したデータＴ１，Ｔ２を復元できるものであればどの
ような回路構成であってもよい。
【００３１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３２】すなわち、信号を送信する側の出力バッフ
ァ回路が複数の電源電圧を必要とせず一つの電源電圧で
動作して多値レベルの信号を送信可能なデータ伝送シス
テムを実現することができる。
ァ回路が複数の電源電圧を必要とせず一つの電源電圧で
動作して多値レベルの信号を送信可能なデータ伝送シス
テムを実現することができる。
【図１】本発明に係る多値信号の伝送システムの一実施
例を示す回路構成図である。
例を示す回路構成図である。
【図２】入力バッファ回路を構成するセンスアンプの具
体例を示す回路図である。
体例を示す回路図である。
【図３】電源電圧と受信側の入力電圧レベルとしきい値
レベルとの関係を示す説明図である。
レベルとの関係を示す説明図である。
１０ 出力バッファ回路 １１ 出力段 １２ 出力制御回路 ２０ 入力バッファ回路 ２１ 入力レベル弁別回路 ２２ データ復元回路 １００ 送信側ＬＳＩ ２００ 受信側ＬＳＩ ３００ 伝送線路 Ｒｅ 終端抵抗
Claims (4)
- 【請求項１】 互いに異なるオン抵抗を有し第１電源電
圧端子と出力端子との間に並列形態に接続された２のｎ
乗個の第１導電型電界効果トランジスタと、互いに異な
るオン抵抗を有し出力端子と第２電源電圧端子との間に
並列形態に接続された２のｎ乗個の第２導電型電界効果
トランジスタと、内部回路よりｎビットのデータ信号を
受けて上記ＭＯＳＦＥＴを選択的にオン状態にする信号
を形成する出力制御回路とにより構成された出力回路を
送信側の半導体集積回路に設けるとともに、上記出力端
子と受信側の半導体集積回路の入力端子との間に接続さ
れる伝送線路の受信側端部に当該伝送線路とほぼ同一の
インピーダンスを有する終端抵抗の一端を接続し、この
終端抵抗の他端を上記第１電源電圧および第２電源電圧
の中間レベルとされた外部電源電圧端子に接続して上記
送信側の半導体集積回路の出力回路より多値レベルの信
号を形成して送信するようにしたことを特徴とする多値
信号伝送方法。 - 【請求項２】 互いに異なるオン抵抗を有し第１電源電
圧端子と出力端子との間に並列形態に接続された２のｎ
乗個の第１導電型電界効果トランジスタと、互いに異な
るオン抵抗を有し出力端子と第２電源電圧端子との間に
並列形態に接続された２のｎ乗個の第２導電型電界効果
トランジスタと、内部回路よりｎビットのデータ信号を
受けて上記ＭＯＳＦＥＴを選択的にオン状態にする信号
を形成する出力制御回路とにより構成された出力回路を
備えた半導体集積回路と、該半導体集積回路からの信号
を受信しレベルに応じてデータを復元する入力回路を備
えた半導体集積回路と、上記送信側の半導体集積回路の
出力端子と上記受信側の半導体集積回路の入力端子との
間に接続される伝送線路と、該伝送線路とほぼ同一のイ
ンピーダンスを有し伝送線路の受信側端部と上記第１電
源電圧および第２電源電圧の中間レベルとされた外部電
源電圧端子との間に接続された終端抵抗とを備えてなる
ことを特徴とする多値信号伝送システム。 - 【請求項３】 上記入力回路は、受信した信号のをレベ
ルを所定のしきい値を有する複数の差動回路で弁別する
入力レベル弁別回路と、弁別された信号に基づいてデー
タ復元する論理ゲート回路からなるデータ復元回路とに
より構成されていることを特徴とする請求項２に記載の
多値信号伝送システム。 - 【請求項４】 互いに異なるオン抵抗を有し第１電源電
圧端子と出力端子との間に並列形態に接続された２のｎ
乗個の第１導電型電界効果トランジスタと、互いに異な
るオン抵抗を有し出力端子と第２電源電圧端子との間に
並列形態に接続された２のｎ乗個の第２導電型電界効果
トランジスタと、内部回路よりｎビットのデータ信号を
受けて上記ＭＯＳＦＥＴを選択的にオン状態にする信号
を形成する出力制御回路とにより構成された出力回路を
備えてなることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31805797A JP3693214B2 (ja) | 1997-11-19 | 1997-11-19 | 多値信号伝送方法および多値信号伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31805797A JP3693214B2 (ja) | 1997-11-19 | 1997-11-19 | 多値信号伝送方法および多値信号伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154859A true JPH11154859A (ja) | 1999-06-08 |
| JP3693214B2 JP3693214B2 (ja) | 2005-09-07 |
Family
ID=18095009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31805797A Expired - Fee Related JP3693214B2 (ja) | 1997-11-19 | 1997-11-19 | 多値信号伝送方法および多値信号伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3693214B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002030079A1 (fr) * | 2000-10-05 | 2002-04-11 | Matsushita Electric Industrial Co., Ltd. | Reseau local en anneau et emetteur de donnees |
| JP2003032100A (ja) * | 2001-06-29 | 2003-01-31 | Hynix Semiconductor Inc | メモリ装置のデータ出力回路 |
| JP2003229917A (ja) * | 2002-02-05 | 2003-08-15 | Hitachi Ltd | データ伝送システム |
| JP2004531909A (ja) * | 2000-01-06 | 2004-10-14 | ラムバス インコーポレイテッド | 低待ち時間多重レベル通信インタフェース |
| US7120818B2 (en) | 2001-03-22 | 2006-10-10 | Infineon Technologies Ag | Method and device for data transfer |
| JP2010157786A (ja) * | 2008-12-26 | 2010-07-15 | Sorbus Memory Inc | 多値論理ドライバ |
| JP2011205248A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 固体撮像装置 |
-
1997
- 1997-11-19 JP JP31805797A patent/JP3693214B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004531909A (ja) * | 2000-01-06 | 2004-10-14 | ラムバス インコーポレイテッド | 低待ち時間多重レベル通信インタフェース |
| JP4841786B2 (ja) * | 2000-01-06 | 2011-12-21 | ラムバス・インコーポレーテッド | 低待ち時間多重レベル通信インタフェース |
| WO2002030079A1 (fr) * | 2000-10-05 | 2002-04-11 | Matsushita Electric Industrial Co., Ltd. | Reseau local en anneau et emetteur de donnees |
| US7133936B2 (en) | 2000-10-05 | 2006-11-07 | Matsushita Electric Industrial Co., Ltd. | Ring network and data transmitter |
| US7120818B2 (en) | 2001-03-22 | 2006-10-10 | Infineon Technologies Ag | Method and device for data transfer |
| JP2003032100A (ja) * | 2001-06-29 | 2003-01-31 | Hynix Semiconductor Inc | メモリ装置のデータ出力回路 |
| JP2003229917A (ja) * | 2002-02-05 | 2003-08-15 | Hitachi Ltd | データ伝送システム |
| US7260057B2 (en) | 2002-02-05 | 2007-08-21 | Hitachi, Ltd. | Data transmission system |
| JP2010157786A (ja) * | 2008-12-26 | 2010-07-15 | Sorbus Memory Inc | 多値論理ドライバ |
| JP2011205248A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 固体撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3693214B2 (ja) | 2005-09-07 |
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