JP2003101594A - レシーバ回路 - Google Patents
レシーバ回路Info
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C27/02—Sample-and-hold arrangements
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/72—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
- H03F2203/7236—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal the gated amplifier being switched on or off by putting into parallel or not, by choosing between amplifiers by (a ) switch(es)
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Noise Elimination (AREA)
Abstract
(57)【要約】
【課題】 従来のレシーバ回路において、判定回路の入
力は、判定以前の信号値に応じて電圧が大きく変動し、
データの正確な判定の妨げとなっていた。 【解決手段】 入力信号ＤＡＴＡ，ＤＡＴＡＸをサンプ
リングするサンプリング回路４１１，４１２と、該サン
プリング回路の出力をバッファするバッファ回路４２０
と、該バッファ回路の出力の判定を行う判定回路４３０
と、前記サンプリングを行うタイミングまで、前記バッ
ファ回路の出力の入力信号依存性を小さくしておくバッ
ファ制御回路４４０とを備えるように構成する。
力は、判定以前の信号値に応じて電圧が大きく変動し、
データの正確な判定の妨げとなっていた。 【解決手段】 入力信号ＤＡＴＡ，ＤＡＴＡＸをサンプ
リングするサンプリング回路４１１，４１２と、該サン
プリング回路の出力をバッファするバッファ回路４２０
と、該バッファ回路の出力の判定を行う判定回路４３０
と、前記サンプリングを行うタイミングまで、前記バッ
ファ回路の出力の入力信号依存性を小さくしておくバッ
ファ制御回路４４０とを備えるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のＬＳＩチッ
プ間や１つのチップ内における複数の素子や回路ブロッ
ク間の信号伝送、或いは、複数のボード間や複数の匡体
間の信号伝送を高速に行うための技術に関し、特に、高
速の信号伝送に用いるレシーバ回路に関する。
プ間や１つのチップ内における複数の素子や回路ブロッ
ク間の信号伝送、或いは、複数のボード間や複数の匡体
間の信号伝送を高速に行うための技術に関し、特に、高
速の信号伝送に用いるレシーバ回路に関する。
【０００２】近年、コンピュータやその他の情報処理機
器を構成する部品の性能は大きく向上しており、例え
ば、ＳＲＡＭ（Static Random Access Memory）やＤＲ
ＡＭ（Dynamic Random Access Memory）等の半導体記憶
装置やプロセッサ等の性能向上は目を見張るものがあ
る。そして、この半導体記憶装置やプロセッサ等の性能
向上に伴って、各部品或いは要素間の信号伝送速度を向
上させなければ、システムの性能を向上させることがで
きないという事態になって来ている。
器を構成する部品の性能は大きく向上しており、例え
ば、ＳＲＡＭ（Static Random Access Memory）やＤＲ
ＡＭ（Dynamic Random Access Memory）等の半導体記憶
装置やプロセッサ等の性能向上は目を見張るものがあ
る。そして、この半導体記憶装置やプロセッサ等の性能
向上に伴って、各部品或いは要素間の信号伝送速度を向
上させなければ、システムの性能を向上させることがで
きないという事態になって来ている。
【０００３】具体的に、例えば、ＤＲＡＭ等の主記憶装
置とプロセッサとの間（ＬＳＩ間）の信号伝送速度がコ
ンピュータ全体の性能向上の妨げになりつつある。さら
に、サーバと主記憶装置或いはネットワークを介したサ
ーバ間といった匡体やボード（プリント配線基板）間の
信号伝送だけでなく、半導体チップの高集積化並びに大
型化、および、電源電圧の低電圧化（信号振幅の低レベ
ル化）等により、チップ間の信号伝送やチップ内におけ
る素子や回路ブロック間での信号伝送においても信号伝
送速度の向上が必要になって来ている。
置とプロセッサとの間（ＬＳＩ間）の信号伝送速度がコ
ンピュータ全体の性能向上の妨げになりつつある。さら
に、サーバと主記憶装置或いはネットワークを介したサ
ーバ間といった匡体やボード（プリント配線基板）間の
信号伝送だけでなく、半導体チップの高集積化並びに大
型化、および、電源電圧の低電圧化（信号振幅の低レベ
ル化）等により、チップ間の信号伝送やチップ内におけ
る素子や回路ブロック間での信号伝送においても信号伝
送速度の向上が必要になって来ている。
【０００４】そこで、高速の信号伝送を実現するため
に、符号間干渉を取り除き、より正確なデータの判定を
行うことができるレシーバ回路の提供が要望されてい
る。
に、符号間干渉を取り除き、より正確なデータの判定を
行うことができるレシーバ回路の提供が要望されてい
る。
【０００５】
【従来の技術】近年、ＬＳＩやボード間、或いは、匡体
間のデータ伝送量の増加に対応するために、１ピン当た
りの信号伝送速度を増大させる必要がある。これは、ピ
ン数を増やすことによるパッケージ等のコストの増大を
避けるためでもある。その結果、最近では、ＬＳＩ間の
信号伝送速度が１Ｇｂｐｓを超え、将来（３年から８年
程度先）には、４Ｇｂｐｓ或いは１０Ｇｂｐｓといった
極めて高い値（高速の信号伝送）になることが予想され
ている。
間のデータ伝送量の増加に対応するために、１ピン当た
りの信号伝送速度を増大させる必要がある。これは、ピ
ン数を増やすことによるパッケージ等のコストの増大を
避けるためでもある。その結果、最近では、ＬＳＩ間の
信号伝送速度が１Ｇｂｐｓを超え、将来（３年から８年
程度先）には、４Ｇｂｐｓ或いは１０Ｇｂｐｓといった
極めて高い値（高速の信号伝送）になることが予想され
ている。
【０００６】このように高い信号周波数は、例えば、Ｌ
ＳＩ内部よりも高い周波数であるため信号の受信回路に
は高速動作が可能なレシーバ回路が必要になる。一般
に、レシーバ回路は、入力線に直列に設けられたスイッ
チおよびバッファ回路で構成され、スイッチが切れるタ
イミングにおける信号の値がサンプルされてバッファ回
路の出力となり、このバッファ回路の出力をラッチする
ことで信号の値を判定するようになっている。
ＳＩ内部よりも高い周波数であるため信号の受信回路に
は高速動作が可能なレシーバ回路が必要になる。一般
に、レシーバ回路は、入力線に直列に設けられたスイッ
チおよびバッファ回路で構成され、スイッチが切れるタ
イミングにおける信号の値がサンプルされてバッファ回
路の出力となり、このバッファ回路の出力をラッチする
ことで信号の値を判定するようになっている。
【０００７】図１は信号伝送システムの全体構成を模式
的に示すブロック図である。図１において、参照符号１
はドライバ回路（送信回路）、２は伝送線路（信号伝送
路）、３はレシーバ回路（受信回路）を示している。こ
こで、送信側のドライバ回路１および受信側のレシーバ
回路３は、例えば、それぞれ異なるＬＳＩや匡体に設け
られるが、さらに、１つのＬＳＩにおける異なる回路ブ
ロックに設けられることもある。
的に示すブロック図である。図１において、参照符号１
はドライバ回路（送信回路）、２は伝送線路（信号伝送
路）、３はレシーバ回路（受信回路）を示している。こ
こで、送信側のドライバ回路１および受信側のレシーバ
回路３は、例えば、それぞれ異なるＬＳＩや匡体に設け
られるが、さらに、１つのＬＳＩにおける異なる回路ブ
ロックに設けられることもある。
【０００８】図２は図１におけるレシーバ回路３の一例
を示すブロック図である。
を示すブロック図である。
【０００９】図２に示されるように、レシーバ回路３
は、例えば、ドライバ回路１から伝送線路２を介して送
られる１０Ｇｂｐｓの高速のデータ（相補データ、差動
データ）ＤＡＴＡ，ＤＡＴＡＸを、インターリーブによ
り２．５ＧＨｚのクロック信号で動作する４つのレシー
バユニット３１〜３４で受信（判定）するように構成さ
れている。すなわち、１０Ｇｂｐｓの入力データＤＡＴ
Ａ，ＤＡＴＡＸは、４交代で動作する４つのレシーバユ
ニット３１〜３４により、４ビットで２．５Ｇｂｐｓの
データとして受信される。
は、例えば、ドライバ回路１から伝送線路２を介して送
られる１０Ｇｂｐｓの高速のデータ（相補データ、差動
データ）ＤＡＴＡ，ＤＡＴＡＸを、インターリーブによ
り２．５ＧＨｚのクロック信号で動作する４つのレシー
バユニット３１〜３４で受信（判定）するように構成さ
れている。すなわち、１０Ｇｂｐｓの入力データＤＡＴ
Ａ，ＤＡＴＡＸは、４交代で動作する４つのレシーバユ
ニット３１〜３４により、４ビットで２．５Ｇｂｐｓの
データとして受信される。
【００１０】図３は従来のレシーバ回路におけるレシー
バユニットの一例を示すブロック回路図であり、図２に
示すレシーバ回路３におけるレシーバユニット３１の従
来の一構成例を示すものである。
バユニットの一例を示すブロック回路図であり、図２に
示すレシーバ回路３におけるレシーバユニット３１の従
来の一構成例を示すものである。
【００１１】図３に示されるように、レシーバユニット
３１（レシーバユニット３２〜３４も同様）は、サンプ
ルスイッチ３１１，３１２、バッファ回路３２０、判定
回路３３０、および、電流源３４０を備えて構成されて
いる。各サンプルスイッチ３１１，３１２は、クロック
信号ｃｌｋ（φ１），ｃｌｋｘ（φ３）により制御され
るトランスファゲートとして構成され、例えば、２．５
ＧＨｚのクロック信号ｃｌｋの立ち上がりタイミング
（クロック信号ｃｌｋｘの立ち下がりタイミング）で入
力信号（ＤＡＴＡ，ＤＡＴＡＸ）をバッファ回路３２０
に取り込むようになっている。ここで、クロック信号φ
３は、四相クロック信号φ０〜φ３の内の１つで、φ３
＝／φ１となっている。なお、信号／φ１は、信号φ１
の相補（反転レベル）の信号を示している。
３１（レシーバユニット３２〜３４も同様）は、サンプ
ルスイッチ３１１，３１２、バッファ回路３２０、判定
回路３３０、および、電流源３４０を備えて構成されて
いる。各サンプルスイッチ３１１，３１２は、クロック
信号ｃｌｋ（φ１），ｃｌｋｘ（φ３）により制御され
るトランスファゲートとして構成され、例えば、２．５
ＧＨｚのクロック信号ｃｌｋの立ち上がりタイミング
（クロック信号ｃｌｋｘの立ち下がりタイミング）で入
力信号（ＤＡＴＡ，ＤＡＴＡＸ）をバッファ回路３２０
に取り込むようになっている。ここで、クロック信号φ
３は、四相クロック信号φ０〜φ３の内の１つで、φ３
＝／φ１となっている。なお、信号／φ１は、信号φ１
の相補（反転レベル）の信号を示している。
【００１２】バッファ回路３２０は、負荷３２１，３２
２および差動入力用のｎチャネル型ＭＯＳトランジスタ
（ｎＭＯＳトランジスタ）３２３，３２４を備えた差動
増幅器として構成され、トランジスタ３２３，３２４の
ソースは、共通接続されると共に電流源３４０を介して
低電位の電源線ＶSSに接続されている。さらに、バッフ
ァ回路３２０の出力は、トランジスタ３２３，３２４と
負荷３２１，３２２との各接続ノードから取り出されて
判定回路３３０に供給され、また、負荷３２１，３２２
の各他方の端子は、高電位の電源線ＶDDに接続されてい
る。判定回路３３０は、バッファ回路３２０の差動出力
を比較判定してデータｄａｔａ０を出力する。
２および差動入力用のｎチャネル型ＭＯＳトランジスタ
（ｎＭＯＳトランジスタ）３２３，３２４を備えた差動
増幅器として構成され、トランジスタ３２３，３２４の
ソースは、共通接続されると共に電流源３４０を介して
低電位の電源線ＶSSに接続されている。さらに、バッフ
ァ回路３２０の出力は、トランジスタ３２３，３２４と
負荷３２１，３２２との各接続ノードから取り出されて
判定回路３３０に供給され、また、負荷３２１，３２２
の各他方の端子は、高電位の電源線ＶDDに接続されてい
る。判定回路３３０は、バッファ回路３２０の差動出力
を比較判定してデータｄａｔａ０を出力する。
【００１３】
【発明が解決しようとする課題】図４は従来のレシーバ
回路における課題を説明するための図であり、図４
（ａ）は送信信号の波形を示し、図４（ｂ）は受信信号
の波形を示し、そして、図４（ｃ）は判定信号の波形を
示している。
回路における課題を説明するための図であり、図４
（ａ）は送信信号の波形を示し、図４（ｂ）は受信信号
の波形を示し、そして、図４（ｃ）は判定信号の波形を
示している。
【００１４】図４（ａ）と図４（ｂ）との比較から明ら
かなように、送信側のドライバ回路１の出力である送信
信号は、伝送線路２を介して受信側のレシーバ回路３に
受信（入力）信号（ＤＡＴＡ，ＤＡＴＡＸ）として供給
されるが、この受信信号は、伝送線路２の伝送路特性等
によりその波形が大きく鈍ったものになる。
かなように、送信側のドライバ回路１の出力である送信
信号は、伝送線路２を介して受信側のレシーバ回路３に
受信（入力）信号（ＤＡＴＡ，ＤＡＴＡＸ）として供給
されるが、この受信信号は、伝送線路２の伝送路特性等
によりその波形が大きく鈍ったものになる。
【００１５】そして、この波形の鈍った受信信号が、上
述したレシーバユニット３１（レシーバ回路３）で受信
および判定される。すなわち、サンプルスイッチ３１
１，３１２をオンとして受信信号（ＤＡＴＡ，ＤＡＴＡ
Ｘ）をバッファ回路３２０に取り込み、そのバッファ回
路３２０の出力を判定回路３３０で判定するようになっ
ている。
述したレシーバユニット３１（レシーバ回路３）で受信
および判定される。すなわち、サンプルスイッチ３１
１，３１２をオンとして受信信号（ＤＡＴＡ，ＤＡＴＡ
Ｘ）をバッファ回路３２０に取り込み、そのバッファ回
路３２０の出力を判定回路３３０で判定するようになっ
ている。
【００１６】この従来のレシーバ回路において、サンプ
リングのタイミング以前の信号値（サンプルスイッチ３
１１，３１２をオンする前の受信信号）は、そのままバ
ッファ回路３２０で増幅されて判定回路３３０の入力に
なっている。そのため、判定回路３３０の入力（判定信
号）は、判定を行うタイミングよりも前の信号値に応じ
て電圧が大きく変動する。判定回路の入力ノードの電圧
値の変化速度には限界があるため、従来のレシーバ回路
３においては、この変動により符号間干渉（過去の信号
の値が判定回路に悪影響を与える）が生じ、データの正
確な受信（判定）の妨げとなっている。
リングのタイミング以前の信号値（サンプルスイッチ３
１１，３１２をオンする前の受信信号）は、そのままバ
ッファ回路３２０で増幅されて判定回路３３０の入力に
なっている。そのため、判定回路３３０の入力（判定信
号）は、判定を行うタイミングよりも前の信号値に応じ
て電圧が大きく変動する。判定回路の入力ノードの電圧
値の変化速度には限界があるため、従来のレシーバ回路
３においては、この変動により符号間干渉（過去の信号
の値が判定回路に悪影響を与える）が生じ、データの正
確な受信（判定）の妨げとなっている。
【００１７】本発明は、上述した従来のレシーバ回路が
有する課題に鑑み、符号間干渉を取り除き、より正確な
データ判定を行うことのできるレシーバ回路の提供を目
的とする。
有する課題に鑑み、符号間干渉を取り除き、より正確な
データ判定を行うことのできるレシーバ回路の提供を目
的とする。
【００１８】
【課題を解決するための手段】本発明によれば、入力信
号をサンプリングするサンプリング回路と、該サンプリ
ング回路の出力をバッファするバッファ回路と、該バッ
ファ回路の出力の判定を行う判定回路と、前記サンプリ
ングを行うタイミングまで、前記バッファ回路の出力の
入力信号依存性を小さくしておくバッファ制御回路とを
備えることを特徴とするレシーバ回路が提供される。
号をサンプリングするサンプリング回路と、該サンプリ
ング回路の出力をバッファするバッファ回路と、該バッ
ファ回路の出力の判定を行う判定回路と、前記サンプリ
ングを行うタイミングまで、前記バッファ回路の出力の
入力信号依存性を小さくしておくバッファ制御回路とを
備えることを特徴とするレシーバ回路が提供される。
【００１９】また、本発明によれば、入力信号をサンプ
リングするサンプリング回路と、該サンプリング回路の
出力をバッファするバッファ回路と、該バッファ回路の
出力の判定を行う判定回路と、前記サンプリングを行う
タイミングまで、前記バッファ回路の出力を略一定値と
するバッファ制御回路とを備えることを特徴とするレシ
ーバ回路が提供される。
リングするサンプリング回路と、該サンプリング回路の
出力をバッファするバッファ回路と、該バッファ回路の
出力の判定を行う判定回路と、前記サンプリングを行う
タイミングまで、前記バッファ回路の出力を略一定値と
するバッファ制御回路とを備えることを特徴とするレシ
ーバ回路が提供される。
【００２０】さらに、本発明によれば、入力信号をサン
プリングするサンプリング回路と、該サンプリング回路
の出力の判定を行う判定回路と、前記サンプリング回路
の入力から出力までのトランスコンダクタンスを動的に
変化させて、該サンプリング回路の出力の入力信号依存
性をサンプリング時点以外は十分小さくするサンプリン
グ制御回路とを備えることを特徴とするレシーバ回路が
提供される。
プリングするサンプリング回路と、該サンプリング回路
の出力の判定を行う判定回路と、前記サンプリング回路
の入力から出力までのトランスコンダクタンスを動的に
変化させて、該サンプリング回路の出力の入力信号依存
性をサンプリング時点以外は十分小さくするサンプリン
グ制御回路とを備えることを特徴とするレシーバ回路が
提供される。
【００２１】図５は本発明に係るレシーバ回路の第１の
形態における原理構成の一例を示すブロック回路図であ
り、前述した図２のレシーバ回路におけるレシーバユニ
ットの一構成例を示すものである。
形態における原理構成の一例を示すブロック回路図であ
り、前述した図２のレシーバ回路におけるレシーバユニ
ットの一構成例を示すものである。
【００２２】図５に示されるように、レシーバユニット
３１（レシーバユニット３２〜３４も同様）は、サンプ
ルスイッチ４１１，４１２、バッファ回路４２０、判定
回路４３０、および、電流源４４０を備えて構成されて
いる。各サンプルスイッチ４１１，４１２は、クロック
信号ｃｌｋ（φ１），ｃｌｋｘ（φ３）により制御され
るトランスファゲートとして構成され、例えば、２．５
ＧＨｚのクロック信号ｃｌｋの立ち上がりタイミング
（クロック信号ｃｌｋｘの立ち下がりタイミング）で入
力信号（ＤＡＴＡ，ＤＡＴＡＸ）をバッファ回路４２０
に取り込むようになっている。ここで、信号ＤＡＴＡＸ
は、信号ＤＡＴＡの相補（反転レベル）の信号を示し、
また、クロック信号φ３は、四相クロック信号φ０〜φ
３の内の１つで、φ３＝／φ１となっている。なお、信
号／φ１は、信号φ１の相補の信号を示している。な
お、本発明に係るレシーバ回路の第１の形態は、４つの
レシーバユニット（３１）により構成されるものに限定
されず、例えば、２つまたは８つといった複数のレシー
バユニットにより構成することもできる。
３１（レシーバユニット３２〜３４も同様）は、サンプ
ルスイッチ４１１，４１２、バッファ回路４２０、判定
回路４３０、および、電流源４４０を備えて構成されて
いる。各サンプルスイッチ４１１，４１２は、クロック
信号ｃｌｋ（φ１），ｃｌｋｘ（φ３）により制御され
るトランスファゲートとして構成され、例えば、２．５
ＧＨｚのクロック信号ｃｌｋの立ち上がりタイミング
（クロック信号ｃｌｋｘの立ち下がりタイミング）で入
力信号（ＤＡＴＡ，ＤＡＴＡＸ）をバッファ回路４２０
に取り込むようになっている。ここで、信号ＤＡＴＡＸ
は、信号ＤＡＴＡの相補（反転レベル）の信号を示し、
また、クロック信号φ３は、四相クロック信号φ０〜φ
３の内の１つで、φ３＝／φ１となっている。なお、信
号／φ１は、信号φ１の相補の信号を示している。な
お、本発明に係るレシーバ回路の第１の形態は、４つの
レシーバユニット（３１）により構成されるものに限定
されず、例えば、２つまたは８つといった複数のレシー
バユニットにより構成することもできる。
【００２３】バッファ回路４２０は、能動負荷（アクテ
ィブロード）４２１，４２２および差動入力用のｎＭＯ
Ｓトランジスタ４２３，４２４を備えた差動増幅器とし
て構成され、トランジスタ４２３，４２４のソースは、
共通接続されると共に電流源４４０を介して低電位の電
源線ＶSSに接続されている。さらに、バッファ回路４２
０の出力は、トランジスタ４２３，４２４と負荷４２
１，４２２との各接続ノードから取り出されて判定回路
４３０に供給され、また、負荷４２１，４２２の各他方
の端子は、高電位の電源線ＶDDに接続されている。
ィブロード）４２１，４２２および差動入力用のｎＭＯ
Ｓトランジスタ４２３，４２４を備えた差動増幅器とし
て構成され、トランジスタ４２３，４２４のソースは、
共通接続されると共に電流源４４０を介して低電位の電
源線ＶSSに接続されている。さらに、バッファ回路４２
０の出力は、トランジスタ４２３，４２４と負荷４２
１，４２２との各接続ノードから取り出されて判定回路
４３０に供給され、また、負荷４２１，４２２の各他方
の端子は、高電位の電源線ＶDDに接続されている。
【００２４】電流源４４０は、クロック信号ｃｌｋｘ
（φ３）によりスイッチング制御（クロック信号φ３が
高レベル『Ｈ』でスイッチオン）され、また、判定回路
４３０は、クロック信号φ０により判定動作が制御（ク
ロック信号φ０が高レベル『Ｈ』で判定）されるように
なっている。なお、クロック信号φ０は、四相信号φ０
〜φ３の内の１つで、クロック信号φ３（ｃｌｋｘ）と
９０度の位相差を有している。そして、判定回路４３０
は、クロック信号φ０に従ってバッファ回路４２０の差
動出力を比較判定してデータｄａｔａ０を出力する。
（φ３）によりスイッチング制御（クロック信号φ３が
高レベル『Ｈ』でスイッチオン）され、また、判定回路
４３０は、クロック信号φ０により判定動作が制御（ク
ロック信号φ０が高レベル『Ｈ』で判定）されるように
なっている。なお、クロック信号φ０は、四相信号φ０
〜φ３の内の１つで、クロック信号φ３（ｃｌｋｘ）と
９０度の位相差を有している。そして、判定回路４３０
は、クロック信号φ０に従ってバッファ回路４２０の差
動出力を比較判定してデータｄａｔａ０を出力する。
【００２５】図６は図５のレシーバ回路の動作を説明す
るための図であり、図６（ａ）は送信信号の波形を示
し、図６（ｂ）は受信信号の波形を示し、そして、図６
（ｃ）は判定信号の波形を示している。ここで、図６
（ａ）および図６（ｂ）に示す送信および受信波形は、
前述した図４（ａ）および図４（ｂ）と同様の波形とな
っている。
るための図であり、図６（ａ）は送信信号の波形を示
し、図６（ｂ）は受信信号の波形を示し、そして、図６
（ｃ）は判定信号の波形を示している。ここで、図６
（ａ）および図６（ｂ）に示す送信および受信波形は、
前述した図４（ａ）および図４（ｂ）と同様の波形とな
っている。
【００２６】図６（ｃ）と図４（ｃ）との比較から明ら
かなように、本発明に係るレシーバ回路は、例えば、図
５に示されるように、サンプルスイッチ４１１，４１２
がクロック信号φ１（φ３）により制御されると共に、
電流源４４０がクロック信号φ３によりスイッチング制
御され、さらに、判定回路４３０がクロック信号φ０に
より動作制御されるようになっているため、以前の信号
による符号間干渉を取り除き、より正確なデータ判定が
可能になる。
かなように、本発明に係るレシーバ回路は、例えば、図
５に示されるように、サンプルスイッチ４１１，４１２
がクロック信号φ１（φ３）により制御されると共に、
電流源４４０がクロック信号φ３によりスイッチング制
御され、さらに、判定回路４３０がクロック信号φ０に
より動作制御されるようになっているため、以前の信号
による符号間干渉を取り除き、より正確なデータ判定が
可能になる。
【００２７】すなわち、本発明に係るレシーバ回路は、
図５に示されるように、サンプリングスイッチ（サンプ
リング回路）４１１，４１２の後段にバッファ回路４２
０が設けられ、このバッファ回路４２０および負荷デバ
イス（能動負荷）４２１，４２２の駆動のタイミングを
制御するために、クロック信号φ３でスイッチング制御
される電流源（電流源スイッチ）４４０が配置されてい
る。
図５に示されるように、サンプリングスイッチ（サンプ
リング回路）４１１，４１２の後段にバッファ回路４２
０が設けられ、このバッファ回路４２０および負荷デバ
イス（能動負荷）４２１，４２２の駆動のタイミングを
制御するために、クロック信号φ３でスイッチング制御
される電流源（電流源スイッチ）４４０が配置されてい
る。
【００２８】まず、電流源スイッチ４４０は、サンプリ
ングスイッチ４１１，４１２がオン（クロック信号φ１
が高レベル『Ｈ』、且つ、クロック信号φ３が低レベル
『Ｌ』）の間はオフ状態となっており、バッファ回路４
２０を活性化（駆動）させないので、このバッファ回路
４２０の出力は入力信号ＤＡＴＡ，ＤＡＴＡＸに依存す
ることがない。従って、この期間には、バッファ回路４
２０の出力の値は一定値になる。すなわち、バッファ回
路４２０の出力（差動出力）は、両方とも能動負荷４２
１，４２２を介して高電位の電源電圧ＶDDとなってお
り、その電源電圧ＶDDのレベルが判定回路４３０の差動
入力として与えられる。
ングスイッチ４１１，４１２がオン（クロック信号φ１
が高レベル『Ｈ』、且つ、クロック信号φ３が低レベル
『Ｌ』）の間はオフ状態となっており、バッファ回路４
２０を活性化（駆動）させないので、このバッファ回路
４２０の出力は入力信号ＤＡＴＡ，ＤＡＴＡＸに依存す
ることがない。従って、この期間には、バッファ回路４
２０の出力の値は一定値になる。すなわち、バッファ回
路４２０の出力（差動出力）は、両方とも能動負荷４２
１，４２２を介して高電位の電源電圧ＶDDとなってお
り、その電源電圧ＶDDのレベルが判定回路４３０の差動
入力として与えられる。
【００２９】次に、サンプリング回路４１１，４１２の
スイッチがオフ（クロック信号φ１が高レベル『Ｈ』か
ら低レベル『Ｌ』、且つ、クロック信号φ３が低レベル
『Ｌ』から高レベル『Ｈ』）になると、電流源スイッチ
４４０はオン状態となり、バッファ回路４２０は活性化
して有効な信号を出力する。そして、バッファ回路４２
０の後段に存在する判定回路４３０は、クロック信号φ
０（クロック信号φ３と９０度の位相差を有するクロッ
ク信号）によりバッファ回路４２０が信号を出力してい
るタイミングだけにおいて信号の判定を行う。
スイッチがオフ（クロック信号φ１が高レベル『Ｈ』か
ら低レベル『Ｌ』、且つ、クロック信号φ３が低レベル
『Ｌ』から高レベル『Ｈ』）になると、電流源スイッチ
４４０はオン状態となり、バッファ回路４２０は活性化
して有効な信号を出力する。そして、バッファ回路４２
０の後段に存在する判定回路４３０は、クロック信号φ
０（クロック信号φ３と９０度の位相差を有するクロッ
ク信号）によりバッファ回路４２０が信号を出力してい
るタイミングだけにおいて信号の判定を行う。
【００３０】すなわち、バッファ回路４２０の出力は、
判定回路４３０が動作する判定タイミング以外では一定
電圧（ＶDD）となっているので、高速信号受信における
伝送路特性から発生する符号間干渉を除去することが可
能になる。
判定回路４３０が動作する判定タイミング以外では一定
電圧（ＶDD）となっているので、高速信号受信における
伝送路特性から発生する符号間干渉を除去することが可
能になる。
【００３１】このように、本発明のレシーバ回路によれ
ば、判定タイミング前の受信信号が判定回路に入力する
ことが無いことから、伝送線路特性から生じる一連の受
信信号系列の符号間干渉を無効にすることができ、これ
により、信号判定回路はより精度の高い判定を行うこと
が可能になる。
ば、判定タイミング前の受信信号が判定回路に入力する
ことが無いことから、伝送線路特性から生じる一連の受
信信号系列の符号間干渉を無効にすることができ、これ
により、信号判定回路はより精度の高い判定を行うこと
が可能になる。
【００３２】
【発明の実施の形態】以下、本発明に係るレシーバ回路
の実施例を添付図面に従って詳述する。
の実施例を添付図面に従って詳述する。
【００３３】図７は本発明に係るレシーバ回路の第１実
施例を示すブロック図であり、前述した図５に示すレシ
ーバ回路を４組設け、インターリーブ動作を行わせるよ
うになっている。図７において、参照符号５１０〜５１
３はサンプルスイッチ（サンプリング回路ユニット）、
５２０〜５２３はバッファ回路（バッファ回路ユニッ
ト）、そして、５３０〜５３３は判定回路（判定回路ユ
ニット）を示している。
施例を示すブロック図であり、前述した図５に示すレシ
ーバ回路を４組設け、インターリーブ動作を行わせるよ
うになっている。図７において、参照符号５１０〜５１
３はサンプルスイッチ（サンプリング回路ユニット）、
５２０〜５２３はバッファ回路（バッファ回路ユニッ
ト）、そして、５３０〜５３３は判定回路（判定回路ユ
ニット）を示している。
【００３４】図７に示す第１実施例のレシーバ回路（レ
シーバ回路装置）は、例えば、１０Ｇｂｐｓの高速信号
を受信する回路であり、２．５ＧＨｚの四相クロック信
号で４−ｗａｙのインターリーブ動作を行う回路として
構成されている。本第１実施例のレシーバ回路は、サン
プルスイッチ５１０〜５１３、バッファ回路５２０〜５
２３、電流源スイッチ、および、判定回路５３０〜５３
３を備えて構成されている。なお、電流源スイッチは、
各バッファ回路５２０〜５２３にそれぞれ内蔵されてい
る。
シーバ回路装置）は、例えば、１０Ｇｂｐｓの高速信号
を受信する回路であり、２．５ＧＨｚの四相クロック信
号で４−ｗａｙのインターリーブ動作を行う回路として
構成されている。本第１実施例のレシーバ回路は、サン
プルスイッチ５１０〜５１３、バッファ回路５２０〜５
２３、電流源スイッチ、および、判定回路５３０〜５３
３を備えて構成されている。なお、電流源スイッチは、
各バッファ回路５２０〜５２３にそれぞれ内蔵されてい
る。
【００３５】受信信号ＩＮＰＵＴは、サンプルスイッチ
５１０〜５１３（サンプリング部）を介して入力され、
例えば、互いに位相が９０度だけ異なる四相クロック信
号φ０〜φ３により制御されるようになっている。具体
的に、例えば、サンプルスイッチ５１１は、クロック信
号φ１の立ち下がりによりスイッチオフし、クロック信
号φ３（クロック信号φ１の反転信号ＥＳ）の立ち上が
りにより電流源スイッチがオンすることでバッファ回路
５２１が駆動状態になり、該バッファ回路５２１はその
時点での電圧値を増幅して判定回路５３１に出力する。
判定回路５３１は、バッファ回路５２１からの信号をク
ロック信号φ０（信号ＥＳ’）の立ち上がりにより判定
し、データ『０』または『１』の値として出力する。
５１０〜５１３（サンプリング部）を介して入力され、
例えば、互いに位相が９０度だけ異なる四相クロック信
号φ０〜φ３により制御されるようになっている。具体
的に、例えば、サンプルスイッチ５１１は、クロック信
号φ１の立ち下がりによりスイッチオフし、クロック信
号φ３（クロック信号φ１の反転信号ＥＳ）の立ち上が
りにより電流源スイッチがオンすることでバッファ回路
５２１が駆動状態になり、該バッファ回路５２１はその
時点での電圧値を増幅して判定回路５３１に出力する。
判定回路５３１は、バッファ回路５２１からの信号をク
ロック信号φ０（信号ＥＳ’）の立ち上がりにより判定
し、データ『０』または『１』の値として出力する。
【００３６】さらに、例えば、サンプルスイッチ５１２
は、クロック信号φ２の立ち下がりによりスイッチオフ
し、クロック信号φ０（クロック信号φ２の反転信号Ｅ
Ｓ’）の立ち上がりにより電流源スイッチがオンするこ
とでバッファ回路５２２が駆動状態になり、該バッファ
回路５２２はその時点での電圧値を増幅して判定回路５
３２に出力する。判定回路５３２は、バッファ回路５２
２からの信号をクロック信号φ１（信号ＥＳ’）の立ち
上がりにより判定し、データ『０』または『１』の値と
して出力する。
は、クロック信号φ２の立ち下がりによりスイッチオフ
し、クロック信号φ０（クロック信号φ２の反転信号Ｅ
Ｓ’）の立ち上がりにより電流源スイッチがオンするこ
とでバッファ回路５２２が駆動状態になり、該バッファ
回路５２２はその時点での電圧値を増幅して判定回路５
３２に出力する。判定回路５３２は、バッファ回路５２
２からの信号をクロック信号φ１（信号ＥＳ’）の立ち
上がりにより判定し、データ『０』または『１』の値と
して出力する。
【００３７】このように、本第１実施例のレシーバ回路
は、各クロック信号φ０〜φ３によりバッファ回路５２
０〜５２３を駆動制御する電流源スイッチをオフする
と、そのバッファ回路５２０〜５２３の出力は一定の値
に保持され、各判定回路５３０〜５３３による判定タイ
ミングの前に受信信号ＩＮＰＵＴが判定回路に入力する
のを防ぎ、これにより、信号間干渉を無効化して精度の
高い判定を可能にする。
は、各クロック信号φ０〜φ３によりバッファ回路５２
０〜５２３を駆動制御する電流源スイッチをオフする
と、そのバッファ回路５２０〜５２３の出力は一定の値
に保持され、各判定回路５３０〜５３３による判定タイ
ミングの前に受信信号ＩＮＰＵＴが判定回路に入力する
のを防ぎ、これにより、信号間干渉を無効化して精度の
高い判定を可能にする。
【００３８】図８は本発明のレシーバ回路の第２実施例
を示すブロック図である。図８において、参照符号１６
１１，１６１２はサンプルスイッチ、１６２１，１６２
２はバッファ回路、１６３１，１６３２は判定回路、そ
して、１６４１，１６４２はスイッチ回路（ｐＭＯＳス
イッチ）を示している。
を示すブロック図である。図８において、参照符号１６
１１，１６１２はサンプルスイッチ、１６２１，１６２
２はバッファ回路、１６３１，１６３２は判定回路、そ
して、１６４１，１６４２はスイッチ回路（ｐＭＯＳス
イッチ）を示している。
【００３９】図８に示す第２実施例のレシーバ回路は、
バッファ回路１６２１，１６２２と判定回路１６３１，
１６３２との接続ノードにスイッチ回路１６４１，１６
４２を設けるようになっている。そして、例えば、一方
のサンプルスイッチ１６１１をオフして他方のサンプル
スイッチ１６１２をオンしたときには、一方のスイッチ
回路１６４１もオフして他方のスイッチ回路１６４２を
オンするようになっている。
バッファ回路１６２１，１６２２と判定回路１６３１，
１６３２との接続ノードにスイッチ回路１６４１，１６
４２を設けるようになっている。そして、例えば、一方
のサンプルスイッチ１６１１をオフして他方のサンプル
スイッチ１６１２をオンしたときには、一方のスイッチ
回路１６４１もオフして他方のスイッチ回路１６４２を
オンするようになっている。
【００４０】すなわち、サンプルスイッチ１６１２がオ
ン状態では、バッファ回路１６２２の出力に接続された
負荷素子と並列のスイッチ回路１６４２がオン（低抵
抗）となり、その期間において、バッファ回路１６２２
の出力が略一定の値になる。このとき、サンプルスイッ
チ１６１１はオフ状態で、スイッチ回路１６４１もオフ
になっている。
ン状態では、バッファ回路１６２２の出力に接続された
負荷素子と並列のスイッチ回路１６４２がオン（低抵
抗）となり、その期間において、バッファ回路１６２２
の出力が略一定の値になる。このとき、サンプルスイッ
チ１６１１はオフ状態で、スイッチ回路１６４１もオフ
になっている。
【００４１】そして、サンプルスイッチ１６１２がオフ
状態になると、スイッチ回路１６４２もオフになり、サ
ンプリングされたバッファ１６２２の出力が判定回路１
６３２に入力され、これにより、信号間干渉を無効化す
ることが可能になる。このとき、サンプルスイッチ１６
１１およびスイッチ回路１６４１はオンとなり、その期
間において、バッファ回路１６２１の出力が略一定の値
になる。
状態になると、スイッチ回路１６４２もオフになり、サ
ンプリングされたバッファ１６２２の出力が判定回路１
６３２に入力され、これにより、信号間干渉を無効化す
ることが可能になる。このとき、サンプルスイッチ１６
１１およびスイッチ回路１６４１はオンとなり、その期
間において、バッファ回路１６２１の出力が略一定の値
になる。
【００４２】本第２実施例では、バッファ回路の出力電
流がどの期間にも流れる構成になっているため、バッフ
ァ回路の駆動トランジスタはバイアス条件の変動が少な
くなり、高速の動作が可能になるという利点がある。
流がどの期間にも流れる構成になっているため、バッフ
ァ回路の駆動トランジスタはバイアス条件の変動が少な
くなり、高速の動作が可能になるという利点がある。
【００４３】図９は本発明のレシーバ回路の第３実施例
を示すブロック図であり、前述した図７に示す第１実施
例において、入力信号ＩＮＰＵＴを差動信号（相補信
号）ＩＮＰＵＴ，ＩＮＰＵＴＸとすると共に、判定回路
５３０〜５３３を差動の判定回路６３０〜６３３で構成
し、さらに、サンプルスイッチ５１０〜５１３およびバ
ッファ回路５２０〜５２３をイコライザ回路（トランス
コンダクタ）６１０〜６１３で構成したものに相当す
る。なお、各イコライザ回路６１０〜６１３は、互いに
位相が９０度だけ異なる四相クロック信号φ０〜φ３に
より制御され、また、各判定回路６３０，６３１，６３
２，６３３は、それぞれクロック信号φ１，φ２，φ
３，φ０により判定動作を行うようになっている。
を示すブロック図であり、前述した図７に示す第１実施
例において、入力信号ＩＮＰＵＴを差動信号（相補信
号）ＩＮＰＵＴ，ＩＮＰＵＴＸとすると共に、判定回路
５３０〜５３３を差動の判定回路６３０〜６３３で構成
し、さらに、サンプルスイッチ５１０〜５１３およびバ
ッファ回路５２０〜５２３をイコライザ回路（トランス
コンダクタ）６１０〜６１３で構成したものに相当す
る。なお、各イコライザ回路６１０〜６１３は、互いに
位相が９０度だけ異なる四相クロック信号φ０〜φ３に
より制御され、また、各判定回路６３０，６３１，６３
２，６３３は、それぞれクロック信号φ１，φ２，φ
３，φ０により判定動作を行うようになっている。
【００４４】図１０は図９のレシーバ回路におけるイコ
ライザ回路の一例を示す回路図であり、図１１は図９の
レシーバ回路における判定回路の一例を示す回路図であ
り、そして、図１２は図９のレシーバ回路の動作を説明
するためのタイミング図である。ここで、クロック信号
φ０〜φ３は、図１２に示されるように、互いに位相が
９０度異なる四相のクロック信号とされている。
ライザ回路の一例を示す回路図であり、図１１は図９の
レシーバ回路における判定回路の一例を示す回路図であ
り、そして、図１２は図９のレシーバ回路の動作を説明
するためのタイミング図である。ここで、クロック信号
φ０〜φ３は、図１２に示されるように、互いに位相が
９０度異なる四相のクロック信号とされている。
【００４５】図１０に示されるように、イコライザ回路
６１０は、ｐＭＯＳトランジスタ６１０１，６１０２；
６１３１，６１３２；６１５１，６１５２、ｎＭＯＳト
ランジスタ６１０３〜６１０９；６１３３〜６１３９、
電流源６１１０；６１４０、および、トランスファゲー
ト６１１１，６１１２；６１４１，６１４２を備えてい
る。なお、他のイコライザ回路６１１〜６１３もイコラ
イザ回路６１０と同様の構成とされている。すなわち、
イコライザ回路６１０は、２つの差動増幅部（トランス
コンダクタ）６１０ａ，６１０ｂを備えている。なお、
本実施例では、これら２つの差動増幅部６１０ａ，６１
０ｂにより出力レベルを調整して信号伝送路特性の補償
（符号間干渉の削減）を行うようになっている。すなわ
ち、従来、符号間干渉の削減は、スイッチおよび容量を
組み合わせて以前に伝送された信号のデータを保持し、
それを利用して行っていたが、本実施例では、例えば、
２つの差動増幅部６１０ａ，６１０ｂを用いて符号間干
渉を削減するようになっている。なお、例えば、差動増
幅部６１０ｂの出力レベルの調整は、電流源６１４０を
流れる電流を制御することで行うことができる。また、
電流源６１１０を流れる電流を制御して差動増幅部６１
０ａの出力レベルの調整を行うこともできるが、通常、
電流源６１４０を流れる電流を制御して差動増幅部６１
０ｂの出力レベルを調整すれば十分である。
６１０は、ｐＭＯＳトランジスタ６１０１，６１０２；
６１３１，６１３２；６１５１，６１５２、ｎＭＯＳト
ランジスタ６１０３〜６１０９；６１３３〜６１３９、
電流源６１１０；６１４０、および、トランスファゲー
ト６１１１，６１１２；６１４１，６１４２を備えてい
る。なお、他のイコライザ回路６１１〜６１３もイコラ
イザ回路６１０と同様の構成とされている。すなわち、
イコライザ回路６１０は、２つの差動増幅部（トランス
コンダクタ）６１０ａ，６１０ｂを備えている。なお、
本実施例では、これら２つの差動増幅部６１０ａ，６１
０ｂにより出力レベルを調整して信号伝送路特性の補償
（符号間干渉の削減）を行うようになっている。すなわ
ち、従来、符号間干渉の削減は、スイッチおよび容量を
組み合わせて以前に伝送された信号のデータを保持し、
それを利用して行っていたが、本実施例では、例えば、
２つの差動増幅部６１０ａ，６１０ｂを用いて符号間干
渉を削減するようになっている。なお、例えば、差動増
幅部６１０ｂの出力レベルの調整は、電流源６１４０を
流れる電流を制御することで行うことができる。また、
電流源６１１０を流れる電流を制御して差動増幅部６１
０ａの出力レベルの調整を行うこともできるが、通常、
電流源６１４０を流れる電流を制御して差動増幅部６１
０ｂの出力レベルを調整すれば十分である。
【００４６】一方の差動増幅部６１０ａは、クロック信
号φ０，φ２で制御されるトランスファゲートで構成さ
れたサンプルスイッチ６１１１，６１１２と、ゲートに
低電位電源電圧ＶSSが印加された能動負荷（トランジス
タ）６１０１，６１０２、差動入力用トランジスタ６１
０３，６１０４、電流源６１１０、および、スイッチ６
１０７を備えている。サンプルスイッチ６１１１および
６１１２は、クロック信号φ２が高レベル『Ｈ』（クロ
ック信号φ０が低レベル『Ｌ』）のときにオンとなり、
クロック信号φ２が高レベル『Ｈ』から低レベル『Ｌ』
に立ち下がるタイミングで、高レベル『Ｈ』に変化する
クロック信号φ０で制御されるトランジスタ６１０７が
オンとなってバッファ回路（トランジスタ６１０１〜６
１０４）が活性化して、入力信号ＩＮＰＵＴ，ＩＮＰＵ
ＴＸを取り込むようになっている。
号φ０，φ２で制御されるトランスファゲートで構成さ
れたサンプルスイッチ６１１１，６１１２と、ゲートに
低電位電源電圧ＶSSが印加された能動負荷（トランジス
タ）６１０１，６１０２、差動入力用トランジスタ６１
０３，６１０４、電流源６１１０、および、スイッチ６
１０７を備えている。サンプルスイッチ６１１１および
６１１２は、クロック信号φ２が高レベル『Ｈ』（クロ
ック信号φ０が低レベル『Ｌ』）のときにオンとなり、
クロック信号φ２が高レベル『Ｈ』から低レベル『Ｌ』
に立ち下がるタイミングで、高レベル『Ｈ』に変化する
クロック信号φ０で制御されるトランジスタ６１０７が
オンとなってバッファ回路（トランジスタ６１０１〜６
１０４）が活性化して、入力信号ＩＮＰＵＴ，ＩＮＰＵ
ＴＸを取り込むようになっている。
【００４７】ここで、トランジスタ６１０５はトランジ
スタ６１０６とカレントミラー接続され、バッファ回路
（トランジスタ６１０１〜６１０４）の電流（例えば、
１００μＡ程度）は、このトランジスタ６１０６を介し
て流れるようになっている。なお、クロック信号φ２に
より制御されるトランジスタ（微小電流回路）６１０９
は、クロック信号φ０が低レベル『Ｌ』でスイッチ（ト
ランジスタ）６１０７がオフのときにオンして微小電流
（例えば、１μＡ程度）をトランジスタ６１０６にトラ
ンジスタ６１０８を介して流し、差動入力用トランジス
タ６１０３，６１０４によるキックバックノイズ等の発
生を低減するものである。
スタ６１０６とカレントミラー接続され、バッファ回路
（トランジスタ６１０１〜６１０４）の電流（例えば、
１００μＡ程度）は、このトランジスタ６１０６を介し
て流れるようになっている。なお、クロック信号φ２に
より制御されるトランジスタ（微小電流回路）６１０９
は、クロック信号φ０が低レベル『Ｌ』でスイッチ（ト
ランジスタ）６１０７がオフのときにオンして微小電流
（例えば、１μＡ程度）をトランジスタ６１０６にトラ
ンジスタ６１０８を介して流し、差動入力用トランジス
タ６１０３，６１０４によるキックバックノイズ等の発
生を低減するものである。
【００４８】同様に、他方の差動増幅部６１０ｂは、ク
ロック信号φ３，φ１で制御されるトランスファゲート
で構成されたサンプルスイッチ６１４１，６１４２と、
ゲートに低電位電源電圧ＶSSが印加された能動負荷（ト
ランジスタ）６１３１，６１３２、差動入力用トランジ
スタ６１３３，６１３４、電流源６１４０、および、ス
イッチ６１３７を備えている。サンプルスイッチ６１４
１および６１４２は、クロック信号φ１が高レベル
『Ｈ』（クロック信号φ３が低レベル『Ｌ』）のときに
オンとなり、クロック信号φ１が高レベル『Ｈ』から低
レベル『Ｌ』に立ち下がるタイミングで、高レベル
『Ｈ』に変化するクロック信号φ３で制御されるトラン
ジスタ６１３７がオンとなってバッファ回路（トランジ
スタ６１３１〜６１３４）が活性化して、入力信号ＩＮ
ＰＵＴ，ＩＮＰＵＴＸを取り込むようになっている。
ロック信号φ３，φ１で制御されるトランスファゲート
で構成されたサンプルスイッチ６１４１，６１４２と、
ゲートに低電位電源電圧ＶSSが印加された能動負荷（ト
ランジスタ）６１３１，６１３２、差動入力用トランジ
スタ６１３３，６１３４、電流源６１４０、および、ス
イッチ６１３７を備えている。サンプルスイッチ６１４
１および６１４２は、クロック信号φ１が高レベル
『Ｈ』（クロック信号φ３が低レベル『Ｌ』）のときに
オンとなり、クロック信号φ１が高レベル『Ｈ』から低
レベル『Ｌ』に立ち下がるタイミングで、高レベル
『Ｈ』に変化するクロック信号φ３で制御されるトラン
ジスタ６１３７がオンとなってバッファ回路（トランジ
スタ６１３１〜６１３４）が活性化して、入力信号ＩＮ
ＰＵＴ，ＩＮＰＵＴＸを取り込むようになっている。
【００４９】ここで、トランジスタ６１３５はトランジ
スタ６１３６とカレントミラー接続され、バッファ回路
（トランジスタ６１３１〜６１３４）の電流は、このト
ランジスタ６１３６を介して流れるようになっている。
なお、クロック信号φ１により制御されるトランジスタ
（微小電流回路）６１３９は、クロック信号φ３が低レ
ベル『Ｌ』でトランジスタ６１３７がオフのときにオン
して微小電流をトランジスタ６１３６にトランジスタ６
１３８を介して流し、差動入力用トランジスタ６１３
３，６１３４によるキックバックノイズ等の発生を低減
するものである。また、電流源６１４０を流れる電流を
制御することにより、差動増幅部６１０ｂの出力レベル
を調整することができる。
スタ６１３６とカレントミラー接続され、バッファ回路
（トランジスタ６１３１〜６１３４）の電流は、このト
ランジスタ６１３６を介して流れるようになっている。
なお、クロック信号φ１により制御されるトランジスタ
（微小電流回路）６１３９は、クロック信号φ３が低レ
ベル『Ｌ』でトランジスタ６１３７がオフのときにオン
して微小電流をトランジスタ６１３６にトランジスタ６
１３８を介して流し、差動入力用トランジスタ６１３
３，６１３４によるキックバックノイズ等の発生を低減
するものである。また、電流源６１４０を流れる電流を
制御することにより、差動増幅部６１０ｂの出力レベル
を調整することができる。
【００５０】ｐＭＯＳトランジスタ６１５１および６１
５２は、クロック信号φ２により制御され、クロック信
号φ２が低レベル『Ｌ』に立ち下がるときにオンとなっ
て、２つの差動増幅部６１０ａおよび６１０ｂの出力を
接続して差動出力Ｄ［０］およびＤＸ［０］を判定回路
６３０に供給する。
５２は、クロック信号φ２により制御され、クロック信
号φ２が低レベル『Ｌ』に立ち下がるときにオンとなっ
て、２つの差動増幅部６１０ａおよび６１０ｂの出力を
接続して差動出力Ｄ［０］およびＤＸ［０］を判定回路
６３０に供給する。
【００５１】このように、イコライザ回路（６１０）
は、２つの差動増幅部６１０ａおよび６１０ｂを備え、
各差動増幅部が異なるタイミング（クロック信号φ０，
φ２；φ３，φ１）で受信信号系列を増幅し、さらに、
例えば、クロック信号φ２の立ち上がりで１つの判定回
路（６３０）に対して同時に出力を行うようになってい
る。そして、２つの差動増幅部（トランスコンダクタ）
６１０ａ，６１０ｂにより出力の大きさの調整（出力の
重み付け）を行うことで、伝送路の特性から生じる信号
間干渉を補償してより一層判定回路による判定の精度を
向上させることが可能になる。
は、２つの差動増幅部６１０ａおよび６１０ｂを備え、
各差動増幅部が異なるタイミング（クロック信号φ０，
φ２；φ３，φ１）で受信信号系列を増幅し、さらに、
例えば、クロック信号φ２の立ち上がりで１つの判定回
路（６３０）に対して同時に出力を行うようになってい
る。そして、２つの差動増幅部（トランスコンダクタ）
６１０ａ，６１０ｂにより出力の大きさの調整（出力の
重み付け）を行うことで、伝送路の特性から生じる信号
間干渉を補償してより一層判定回路による判定の精度を
向上させることが可能になる。
【００５２】図１１に示されるように、判定回路６３０
は、クロック信号φ１により制御される。ここで、他の
判定回路６３１，６３２，６３３も判定回路６３０と同
様の構成とされているが、それぞれクロック信号φ２，
φ３，φ０により制御され、インターリーブ動作を行う
ように構成されている。
は、クロック信号φ１により制御される。ここで、他の
判定回路６３１，６３２，６３３も判定回路６３０と同
様の構成とされているが、それぞれクロック信号φ２，
φ３，φ０により制御され、インターリーブ動作を行う
ように構成されている。
【００５３】判定回路６３０は、ｐＭＯＳトランジスタ
６３０１〜６３０４、ｎＭＯＳトランジスタ６３０５〜
６３０９、ＮＡＮＤゲート６３１１，６３１２、およ
び、インバータ６３１３，６３１４を備えて構成されて
いる。トランジスタ６３０１のゲートには、クロック信
号φ１が供給され、クロック信号φ１が高レベル『Ｈ』
のときに回路（差動回路）を活性化して判定動作を行う
ようになっている。さらに、クロック信号φ１はトラン
ジスタ６３０３，６３０９のゲートにも供給され、クロ
ック信号φ１が低レベル『Ｌ』で差動回路が非活性のと
きに、プリチャージ用トランジスタ６３０１，６３０３
をオンして、ＮＡＮＤゲート６３１１，６３１２による
ラッチの入力レベルをプリチャージするようになってい
る。なお、インバータ６３１３，６３１４は、ラッチ
（ＮＡＮＤゲート６３１１，６３１２）の出力波形を整
形するためのものであり、このインバータ６３１３，６
３１４を介して判定結果（差動出力信号ＤＯＵＴ
［０］，ＤＯＵＴＸ［０］）が出力されることになる。
６３０１〜６３０４、ｎＭＯＳトランジスタ６３０５〜
６３０９、ＮＡＮＤゲート６３１１，６３１２、およ
び、インバータ６３１３，６３１４を備えて構成されて
いる。トランジスタ６３０１のゲートには、クロック信
号φ１が供給され、クロック信号φ１が高レベル『Ｈ』
のときに回路（差動回路）を活性化して判定動作を行う
ようになっている。さらに、クロック信号φ１はトラン
ジスタ６３０３，６３０９のゲートにも供給され、クロ
ック信号φ１が低レベル『Ｌ』で差動回路が非活性のと
きに、プリチャージ用トランジスタ６３０１，６３０３
をオンして、ＮＡＮＤゲート６３１１，６３１２による
ラッチの入力レベルをプリチャージするようになってい
る。なお、インバータ６３１３，６３１４は、ラッチ
（ＮＡＮＤゲート６３１１，６３１２）の出力波形を整
形するためのものであり、このインバータ６３１３，６
３１４を介して判定結果（差動出力信号ＤＯＵＴ
［０］，ＤＯＵＴＸ［０］）が出力されることになる。
【００５４】なお、各判定回路６３０，６３１，６３
２，６３３は、それぞれ四相クロック信号の各クロック
信号φ１，φ２，φ３，φ０により制御されて、順次判
定結果ＤＯＵＴ［０］，ＤＯＵＴＸ［０］〜ＤＯＵＴ
［３］，ＤＯＵＴＸ［３］を出力することになる。
２，６３３は、それぞれ四相クロック信号の各クロック
信号φ１，φ２，φ３，φ０により制御されて、順次判
定結果ＤＯＵＴ［０］，ＤＯＵＴＸ［０］〜ＤＯＵＴ
［３］，ＤＯＵＴＸ［３］を出力することになる。
【００５５】図１３は本発明のレシーバ回路の第４実施
例を示すブロック図であり、上述した第３実施例を変形
したものに相当する。すなわち、本第４実施例では、判
定回路がシングルエンドの信号を出力するラッチ７３０
〜７３３として構成されている。
例を示すブロック図であり、上述した第３実施例を変形
したものに相当する。すなわち、本第４実施例では、判
定回路がシングルエンドの信号を出力するラッチ７３０
〜７３３として構成されている。
【００５６】図１３において、参照符号７１０ａ，７１
１ａ，７１２ａ，７１３ａは第１の差動増幅部（図１０
における差動増幅部６１０ａに相当）を示し、７１０
ｂ，７１１ｂ，７１２ｂ，７１３ｂは第２の差動増幅部
（図１０における差動増幅部６１０ｂに相当）を示し、
そして、７１０ｃ，７１１ｃ，７１２ｃ，７１３ｃはス
イッチ（図１０におけるトランジスタ６１５１，６１５
２に相当）を示している。また、参照符号７３０〜７３
３は差動の入力信号を受け取ってシングルエンドの信号
を出力するラッチ（図１１に示す判定回路６３０に相
当）を示している。ここで、参照符号φ０〜φ３は互い
に位相が９０度だけ異なる四相クロック信号である。ま
た、各第１の差動増幅部７１０ａ，７１１ａ，７１２
ａ，７１３ａおよび第２の差動増幅部７１０ｂ，７１１
ｂ，７１２ｂ，７１３ｂは、トランスコンダクタとして
構成され、スイッチ７１０ｃ，７１１ｃ，７１２ｃ，７
１３ｃをオンすることで各トランスコンダクタの出力電
流を加算して出力の大きさの調整（出力の重み付け）を
行い、伝送路の特性から生じる信号間干渉を補償するよ
うになっている。
１ａ，７１２ａ，７１３ａは第１の差動増幅部（図１０
における差動増幅部６１０ａに相当）を示し、７１０
ｂ，７１１ｂ，７１２ｂ，７１３ｂは第２の差動増幅部
（図１０における差動増幅部６１０ｂに相当）を示し、
そして、７１０ｃ，７１１ｃ，７１２ｃ，７１３ｃはス
イッチ（図１０におけるトランジスタ６１５１，６１５
２に相当）を示している。また、参照符号７３０〜７３
３は差動の入力信号を受け取ってシングルエンドの信号
を出力するラッチ（図１１に示す判定回路６３０に相
当）を示している。ここで、参照符号φ０〜φ３は互い
に位相が９０度だけ異なる四相クロック信号である。ま
た、各第１の差動増幅部７１０ａ，７１１ａ，７１２
ａ，７１３ａおよび第２の差動増幅部７１０ｂ，７１１
ｂ，７１２ｂ，７１３ｂは、トランスコンダクタとして
構成され、スイッチ７１０ｃ，７１１ｃ，７１２ｃ，７
１３ｃをオンすることで各トランスコンダクタの出力電
流を加算して出力の大きさの調整（出力の重み付け）を
行い、伝送路の特性から生じる信号間干渉を補償するよ
うになっている。
【００５７】各第１の差動増幅部７１０ａ，７１１ａ，
７１２ａ，７１３ａは、それぞれクロック信号φ０（φ
２），φ１（φ３），φ２（φ０），φ３（φ１）によ
りデータ入力（ＩＮＰＵＴ，ＩＮＰＵＴＸ）の取り込み
タイミングが制御され、また、各第２の差動増幅部７１
０ｂ，７１１ｂ，７１２ｂ，７１３ｂは、それぞれクロ
ック信号φ３（φ１），φ０（φ２），φ１（φ３），
φ２（φ０）によりデータ入力の取り込みタイミングが
制御され、そして、各スイッチ７１０ｃ，７１１ｃ，７
１２ｃ，７１３ｃは、それぞれクロック信号φ０（φ
２），φ１（φ３），φ２（φ０），φ３（φ１）によ
りスイッチングのタイミングが制御されるようになって
いる。さらに、各ラッチ７３０，７３１，７３２，７３
３は、それぞれクロック信号φ１（φ３），φ２（φ
０），φ３（φ１），φ０（φ２）により入力データ
（イコライザ回路の出力信号）の取り込みタイミングが
制御されるようになっている。
７１２ａ，７１３ａは、それぞれクロック信号φ０（φ
２），φ１（φ３），φ２（φ０），φ３（φ１）によ
りデータ入力（ＩＮＰＵＴ，ＩＮＰＵＴＸ）の取り込み
タイミングが制御され、また、各第２の差動増幅部７１
０ｂ，７１１ｂ，７１２ｂ，７１３ｂは、それぞれクロ
ック信号φ３（φ１），φ０（φ２），φ１（φ３），
φ２（φ０）によりデータ入力の取り込みタイミングが
制御され、そして、各スイッチ７１０ｃ，７１１ｃ，７
１２ｃ，７１３ｃは、それぞれクロック信号φ０（φ
２），φ１（φ３），φ２（φ０），φ３（φ１）によ
りスイッチングのタイミングが制御されるようになって
いる。さらに、各ラッチ７３０，７３１，７３２，７３
３は、それぞれクロック信号φ１（φ３），φ２（φ
０），φ３（φ１），φ０（φ２）により入力データ
（イコライザ回路の出力信号）の取り込みタイミングが
制御されるようになっている。
【００５８】すなわち、例えば、第１の差動増幅部７１
０ａにおけるサンプルスイッチ（図１０における第１の
差動増幅部６１０ａのサンプルスイッチ６１１１，６１
１２を参照）がクロック信号φ２の立ち下がり（クロッ
ク信号φ０の立ち上がり）によって切断されると、それ
と同時に、クロック信号φ０の立ち上がりにより該第１
の差動増幅部７１０ａ内の電流源スイッチ（図１０にお
ける第１の差動増幅部６１０ａのトランジスタ６１０７
を参照）がオンになり、第１の差動増幅部（トランスコ
ンダクタ）７１０ａが駆動を開始する。同様に、例え
ば、第２の差動増幅部７１０ｂにおけるサンプルスイッ
チ（図１０における第１の差動増幅部６１０ｂのサンプ
ルスイッチ６１４１，６１４２を参照）がクロック信号
φ１の立ち下がり（クロック信号φ３の立ち上がり）に
よって切断されると、それと同時に、クロック信号φ３
の立ち上がりにより該第２の差動増幅部７１０ｂ内の電
流源スイッチ（図１０における第２の差動増幅部６１０
ｂのトランジスタ６１３７を参照）がオンになり、第２
の差動増幅部（トランスコンダクタ）７１０ｂが駆動を
開始する。
０ａにおけるサンプルスイッチ（図１０における第１の
差動増幅部６１０ａのサンプルスイッチ６１１１，６１
１２を参照）がクロック信号φ２の立ち下がり（クロッ
ク信号φ０の立ち上がり）によって切断されると、それ
と同時に、クロック信号φ０の立ち上がりにより該第１
の差動増幅部７１０ａ内の電流源スイッチ（図１０にお
ける第１の差動増幅部６１０ａのトランジスタ６１０７
を参照）がオンになり、第１の差動増幅部（トランスコ
ンダクタ）７１０ａが駆動を開始する。同様に、例え
ば、第２の差動増幅部７１０ｂにおけるサンプルスイッ
チ（図１０における第１の差動増幅部６１０ｂのサンプ
ルスイッチ６１４１，６１４２を参照）がクロック信号
φ１の立ち下がり（クロック信号φ３の立ち上がり）に
よって切断されると、それと同時に、クロック信号φ３
の立ち上がりにより該第２の差動増幅部７１０ｂ内の電
流源スイッチ（図１０における第２の差動増幅部６１０
ｂのトランジスタ６１３７を参照）がオンになり、第２
の差動増幅部（トランスコンダクタ）７１０ｂが駆動を
開始する。
【００５９】次に、クロック信号φ２の立ち上がりによ
り第１の差動増幅部７１０ａにおけるサンプルスイッチ
（６１１１，６１１２）が接続されると、同時にクロッ
ク信号φ０が立ち下がり、電流源スイッチ（６１０７）
がオフになる。これにより、第１の差動増幅部７１０ａ
はオフ状態となり、十分に小さい電流しか出力しないの
で、サンプルスイッチへの入力は一定に保持される。さ
らに、例えば、クロック信号φ２の立ち上がりによりス
イッチ７１０ｃ（図１０におけるトランジスタ６１５
１，６１５２を参照）がオンすると、第２の差動増幅部
７１０ｂの出力（差動出力）が第１の差動増幅部７１０
ａの出力と繋がれ、出力電流が加算される。そして、こ
の２つの差動増幅部（トランスコンダクタ）７１０ａ，
７１０ｂによる出力電流の加算で出力の大きさの調整を
行う（例えば、図１０における差動増幅部６１０ｂの電
流源６１４０を流れる電流を制御する）ことで、伝送路
の特性から生じる信号間干渉を補償するようになってい
る。
り第１の差動増幅部７１０ａにおけるサンプルスイッチ
（６１１１，６１１２）が接続されると、同時にクロッ
ク信号φ０が立ち下がり、電流源スイッチ（６１０７）
がオフになる。これにより、第１の差動増幅部７１０ａ
はオフ状態となり、十分に小さい電流しか出力しないの
で、サンプルスイッチへの入力は一定に保持される。さ
らに、例えば、クロック信号φ２の立ち上がりによりス
イッチ７１０ｃ（図１０におけるトランジスタ６１５
１，６１５２を参照）がオンすると、第２の差動増幅部
７１０ｂの出力（差動出力）が第１の差動増幅部７１０
ａの出力と繋がれ、出力電流が加算される。そして、こ
の２つの差動増幅部（トランスコンダクタ）７１０ａ，
７１０ｂによる出力電流の加算で出力の大きさの調整を
行う（例えば、図１０における差動増幅部６１０ｂの電
流源６１４０を流れる電流を制御する）ことで、伝送路
の特性から生じる信号間干渉を補償するようになってい
る。
【００６０】図１４は図１３のレシーバ回路の動作を説
明するための図であり、図１５は図１３のレシーバ回路
の動作を説明するための波形の一例を示す図であり、図
１３における第１の差動増幅部７１０ａ，第２の差動増
幅部７１０ｂ，スイッチ７１０ｃおよびラッチ７３０の
動作を説明するためのものである。なお、図１４および
図１５において、参照符号Ｄａｔａ０はクロック信号φ
０（φ２）により制御される第１の差動増幅部７１０ａ
の出力データを示し、Ｄａｔａ３’はクロック信号φ３
（φ１）により制御される第２の差動増幅部７１０ｂの
出力データを示し、そして、Ｄａｔａ０ｅはクロック信
号φ０（φ２）により制御されるスイッチ７１０ｃによ
りイコライズされた後の出力データ（イコライザ回路の
出力データＤａｔａ０）を示している。さらに、参照符
号Ｐｒｅは各第１および第２の差動増幅部におけるプリ
チャージ期間を示し、また、Ｌａｔはクロック信号φ１
（φ３）により制御されるラッチ７３０がデータ（Ｄａ
ｔａ０ｅ）を取り込む（ラッチする）タイミングを示し
ている。なお、図１５における参照符号Ｄａｔａ０ｅ，
Ｄａｔａ０ｅｘは、イコライズされた後の差動出力を示
している。
明するための図であり、図１５は図１３のレシーバ回路
の動作を説明するための波形の一例を示す図であり、図
１３における第１の差動増幅部７１０ａ，第２の差動増
幅部７１０ｂ，スイッチ７１０ｃおよびラッチ７３０の
動作を説明するためのものである。なお、図１４および
図１５において、参照符号Ｄａｔａ０はクロック信号φ
０（φ２）により制御される第１の差動増幅部７１０ａ
の出力データを示し、Ｄａｔａ３’はクロック信号φ３
（φ１）により制御される第２の差動増幅部７１０ｂの
出力データを示し、そして、Ｄａｔａ０ｅはクロック信
号φ０（φ２）により制御されるスイッチ７１０ｃによ
りイコライズされた後の出力データ（イコライザ回路の
出力データＤａｔａ０）を示している。さらに、参照符
号Ｐｒｅは各第１および第２の差動増幅部におけるプリ
チャージ期間を示し、また、Ｌａｔはクロック信号φ１
（φ３）により制御されるラッチ７３０がデータ（Ｄａ
ｔａ０ｅ）を取り込む（ラッチする）タイミングを示し
ている。なお、図１５における参照符号Ｄａｔａ０ｅ，
Ｄａｔａ０ｅｘは、イコライズされた後の差動出力を示
している。
【００６１】図１４および図１５に示されるように、ラ
ッチ（判定回路）７３０のラッチタイミングＬａｔは、
クロック信号φ３の立ち下り（クロック信号φ１の立ち
上がり）タイミングで行われ、そして、プリチャージＰ
ｒｅは、クロック信号φ３が高レベル『Ｈ』の期間（ク
ロック信号φ１が低レベル『Ｌ』の期間）に行われる。
そして、ラッチ７３０による各ラッチタイミングＬａｔ
では、イコライズされた後の差動出力（イコライザ回路
の差動出力）Ｄａｔａ０ｅ，Ｄａｔａ０ｅｘがラッチ７
３０に取り込まれて判定が行われる。
ッチ（判定回路）７３０のラッチタイミングＬａｔは、
クロック信号φ３の立ち下り（クロック信号φ１の立ち
上がり）タイミングで行われ、そして、プリチャージＰ
ｒｅは、クロック信号φ３が高レベル『Ｈ』の期間（ク
ロック信号φ１が低レベル『Ｌ』の期間）に行われる。
そして、ラッチ７３０による各ラッチタイミングＬａｔ
では、イコライズされた後の差動出力（イコライザ回路
の差動出力）Ｄａｔａ０ｅ，Ｄａｔａ０ｅｘがラッチ７
３０に取り込まれて判定が行われる。
【００６２】ここで、図１５からも明らかなように、イ
コライザ回路の差動出力Ｄａｔａ０ｅ，Ｄａｔａ０ｅｘ
は、両方ともプリチャージ期間Ｐｒｅでプリチャージ
（例えば、高電位の電源電圧ＶDD：１．３ボルト程度）
された後に、データ入力（ＩＮＰＵＴ，ＩＮＰＵＴＸ）
に応じた電圧レベルとなり、また、ラッチ７３０は、イ
コライザ回路の差動出力Ｄａｔａ０ｅ，Ｄａｔａ０ｅｘ
に十分な差電圧が生じたタイミングＬａｔでラッチ動作
を行うため、正確なデータの判定を行うことができる。
コライザ回路の差動出力Ｄａｔａ０ｅ，Ｄａｔａ０ｅｘ
は、両方ともプリチャージ期間Ｐｒｅでプリチャージ
（例えば、高電位の電源電圧ＶDD：１．３ボルト程度）
された後に、データ入力（ＩＮＰＵＴ，ＩＮＰＵＴＸ）
に応じた電圧レベルとなり、また、ラッチ７３０は、イ
コライザ回路の差動出力Ｄａｔａ０ｅ，Ｄａｔａ０ｅｘ
に十分な差電圧が生じたタイミングＬａｔでラッチ動作
を行うため、正確なデータの判定を行うことができる。
【００６３】以上において、例えば、イコライザ回路６
１０〜６１３、判定回路６３０〜６３３等は、四相クロ
ック信号φ０〜φ３により制御される４組として説明し
たが、これらクロック信号およびイコライザ回路（バッ
ファ回路）等は、様々に変形することができる。また、
例えば、イコライザ回路６１０は２つの差動増幅部６１
０ａ，６１０ｂにより構成されるものとして説明した
が、これらの構成も様々に変更することができるのはい
うまでもない。
１０〜６１３、判定回路６３０〜６３３等は、四相クロ
ック信号φ０〜φ３により制御される４組として説明し
たが、これらクロック信号およびイコライザ回路（バッ
ファ回路）等は、様々に変形することができる。また、
例えば、イコライザ回路６１０は２つの差動増幅部６１
０ａ，６１０ｂにより構成されるものとして説明した
が、これらの構成も様々に変更することができるのはい
うまでもない。
【００６４】以下、本発明に係るレシーバ回路の第２の
形態を、図面を参照して詳述する。
形態を、図面を参照して詳述する。
【００６５】信号伝送速度が１Ｇｂｐｓを超えて数Ｇｂ
ｐｓといった極めて高い値（周波数）になると、ＬＳＩ
内部よりも高い周波数となるため信号を受信するために
は高速動作が可能なレシーバ回路が必要になる。一般
に、ＣＭＯＳトランジスタのようなバイポーラ素子やＧ
ａＡｓおよびＳｉＧｅ等の材料を用いた高速トランジス
タに比べて比較的低速な素子を使ったレシーバ回路は、
前述したように、入力線に直列に入ったスイッチ（サン
プリング回路）とバッファ回路で構成され、スイッチが
切れるタイミングでの信号の値がサンプルされてバッフ
ァの出力となり、このバッファの出力をラッチすること
により信号の値を判定する。
ｐｓといった極めて高い値（周波数）になると、ＬＳＩ
内部よりも高い周波数となるため信号を受信するために
は高速動作が可能なレシーバ回路が必要になる。一般
に、ＣＭＯＳトランジスタのようなバイポーラ素子やＧ
ａＡｓおよびＳｉＧｅ等の材料を用いた高速トランジス
タに比べて比較的低速な素子を使ったレシーバ回路は、
前述したように、入力線に直列に入ったスイッチ（サン
プリング回路）とバッファ回路で構成され、スイッチが
切れるタイミングでの信号の値がサンプルされてバッフ
ァの出力となり、このバッファの出力をラッチすること
により信号の値を判定する。
【００６６】以下に説明する本発明に係るレシーバ回路
の第２の形態は、入力にスイッチを設けず、サンプリン
グ回路として差動ペア（差動対トランジスタ）を使用す
るものである。なお、本発明に係るレシーバ回路の第２
の形態においても、判定以前の信号値に応じた電圧の変
動による符号間干渉の影響を取り除き、過去の信号の値
が判定回路に悪影響を与えるのを防止してより正確なデ
ータの判定を行う回路が提供されるのは、前述した本発
明に係るレシーバ回路の第１の形態と同様である。
の第２の形態は、入力にスイッチを設けず、サンプリン
グ回路として差動ペア（差動対トランジスタ）を使用す
るものである。なお、本発明に係るレシーバ回路の第２
の形態においても、判定以前の信号値に応じた電圧の変
動による符号間干渉の影響を取り除き、過去の信号の値
が判定回路に悪影響を与えるのを防止してより正確なデ
ータの判定を行う回路が提供されるのは、前述した本発
明に係るレシーバ回路の第１の形態と同様である。
【００６７】図１６は本発明に係るレシーバ回路の第２
の形態における原理構成の一例を示すブロック回路図で
あり、レシーバ回路（レシーバユニット）の一構成例を
示すものである。ここで、図１６に示すレシーバユニッ
ト８０は、例えば、２つのレシーバユニットをインター
リーブ動作させてレシーバ回路を構成するものである。
なお、本発明に係るレシーバ回路の第２の形態は、２つ
のレシーバユニットにより構成されるものに限定され
ず、４つ或いは８つといった複数のレシーバユニットに
より構成することもできる。
の形態における原理構成の一例を示すブロック回路図で
あり、レシーバ回路（レシーバユニット）の一構成例を
示すものである。ここで、図１６に示すレシーバユニッ
ト８０は、例えば、２つのレシーバユニットをインター
リーブ動作させてレシーバ回路を構成するものである。
なお、本発明に係るレシーバ回路の第２の形態は、２つ
のレシーバユニットにより構成されるものに限定され
ず、４つ或いは８つといった複数のレシーバユニットに
より構成することもできる。
【００６８】図１６に示されるように、レシーバ回路
（レシーバユニット）８０は、スイッチ８２１，８２
２，８２５、差動対トランジスタ（ｎＭＯＳトランジス
タ）８２３，８２４、判定回路８３０、および、電流源
８４０を備えて構成される。
（レシーバユニット）８０は、スイッチ８２１，８２
２，８２５、差動対トランジスタ（ｎＭＯＳトランジス
タ）８２３，８２４、判定回路８３０、および、電流源
８４０を備えて構成される。
【００６９】スイッチ８２１，８２２，８２５は、クロ
ック信号φにより制御され、例えば、スイッチ８２１お
よび８２２はクロック信号φが高レベル『Ｈ』のときに
オフし、スイッチ８２５はクロック信号φが高レベル
『Ｈ』のときに電流源８４０を差動対トランジスタ８２
３，８２４に接続するように動作する。ここで、差動対
トランジスタ８２３，８２４はサンプリング回路を構成
し、この差動対トランジスタ８２３，８２４のソース電
流（テイル電流）はパルス電流出力の電流源８４０によ
り供給される。
ック信号φにより制御され、例えば、スイッチ８２１お
よび８２２はクロック信号φが高レベル『Ｈ』のときに
オフし、スイッチ８２５はクロック信号φが高レベル
『Ｈ』のときに電流源８４０を差動対トランジスタ８２
３，８２４に接続するように動作する。ここで、差動対
トランジスタ８２３，８２４はサンプリング回路を構成
し、この差動対トランジスタ８２３，８２４のソース電
流（テイル電流）はパルス電流出力の電流源８４０によ
り供給される。
【００７０】図１７は図１６のレシーバ回路の動作を説
明するための図である。
明するための図である。
【００７１】図１６および図１７に示されるように、差
動対トランジスタ８２３，８２４の出力には、スイッチ
（プリチャージ用トランジスタ）８２１，８２２が接続
され、サンプリング回路（差動対トランジスタ８２３，
８２４）が出力を出さない期間（クロック信号φが低レ
ベル『Ｌ』）には、プリチャージ用トランジスタ８２
１，８２２がオンとなって出力（Ｖs+,Ｖs-）をＶDDに
プリチャージする。そして、サンプリング期間が始まる
と（クロック信号φが低レベル『Ｌ』から高レベル
『Ｈ』になると）、プリチャージトランジスタ８２１，
８２２がオフとなり、同時に、電流源８４０がオンして
テイル電流をパルス状に流す。
動対トランジスタ８２３，８２４の出力には、スイッチ
（プリチャージ用トランジスタ）８２１，８２２が接続
され、サンプリング回路（差動対トランジスタ８２３，
８２４）が出力を出さない期間（クロック信号φが低レ
ベル『Ｌ』）には、プリチャージ用トランジスタ８２
１，８２２がオンとなって出力（Ｖs+,Ｖs-）をＶDDに
プリチャージする。そして、サンプリング期間が始まる
と（クロック信号φが低レベル『Ｌ』から高レベル
『Ｈ』になると）、プリチャージトランジスタ８２１，
８２２がオフとなり、同時に、電流源８４０がオンして
テイル電流をパルス状に流す。
【００７２】ここで、テイル電流が流れている期間、ト
ランスコンダクタは出力電流を流すため、この期間、出
力ノード（Ｖs+,Ｖs-）では入力（ＤＡＴＡ，ＤＡＴＡ
Ｘ）が積分され、そして、パルス電流がオフになると、
積分は終了する。このとき、クロック信号／φが低レベ
ル『Ｌ』から高レベル『Ｈ』（クロック信号φが高レベ
ル『Ｈ』から低レベル『Ｌ』）になって、判定回路８３
０が出力（Ｖs+,Ｖs-）の判定を行う。その後（或い
は、積分終了と同時に）、クロック信号φが高レベル
『Ｈ』になってプリチャージトランジスタ８２１，８２
２がオンになり、出力ノード（Ｖs+,Ｖs-）は再びＶDD
にプリチャージされる。
ランスコンダクタは出力電流を流すため、この期間、出
力ノード（Ｖs+,Ｖs-）では入力（ＤＡＴＡ，ＤＡＴＡ
Ｘ）が積分され、そして、パルス電流がオフになると、
積分は終了する。このとき、クロック信号／φが低レベ
ル『Ｌ』から高レベル『Ｈ』（クロック信号φが高レベ
ル『Ｈ』から低レベル『Ｌ』）になって、判定回路８３
０が出力（Ｖs+,Ｖs-）の判定を行う。その後（或い
は、積分終了と同時に）、クロック信号φが高レベル
『Ｈ』になってプリチャージトランジスタ８２１，８２
２がオンになり、出力ノード（Ｖs+,Ｖs-）は再びＶDD
にプリチャージされる。
【００７３】図１６および図１７に示されるように、後
段に存在する判定回路８３０は、サンプリング回路の出
力が最大（差動対トランジスタ８２３，８２４による出
力Ｖs+,Ｖs-の電位差が最大）になる積分期間の終わり
に信号の『０』，『１』の判定を行う。サンプリング回
路の出力は、パルス電流がオフ（スイッチ８２５がオ
フ）の期間は、入力に依存しないためレシーバ内部の電
圧が大きく変動することで発生する符号間干渉を除去す
ることが可能になる。なお、この図１６に示す回路は、
サンプリング回路のプリチャージ期間は信号を受信でき
ないため、連続してデータを受信するためには最低２つ
を交互に（インターリーブさせて）使う必要がある。
段に存在する判定回路８３０は、サンプリング回路の出
力が最大（差動対トランジスタ８２３，８２４による出
力Ｖs+,Ｖs-の電位差が最大）になる積分期間の終わり
に信号の『０』，『１』の判定を行う。サンプリング回
路の出力は、パルス電流がオフ（スイッチ８２５がオ
フ）の期間は、入力に依存しないためレシーバ内部の電
圧が大きく変動することで発生する符号間干渉を除去す
ることが可能になる。なお、この図１６に示す回路は、
サンプリング回路のプリチャージ期間は信号を受信でき
ないため、連続してデータを受信するためには最低２つ
を交互に（インターリーブさせて）使う必要がある。
【００７４】本発明に係るにレシーバ回路の第２の形態
によれば、判定を行うビットセル以前の受信信号ＤＡＴ
Ａ，ＤＡＴＡＸの影響が判定回路８３０に入力されるこ
とが無いので、レシーバ内部の過大な電圧変動で生じる
一連の受信信号系列の符号間干渉を小さくすることがで
き、その結果、入力する信号の判定をより一層高い精度
で行うことが可能になる。
によれば、判定を行うビットセル以前の受信信号ＤＡＴ
Ａ，ＤＡＴＡＸの影響が判定回路８３０に入力されるこ
とが無いので、レシーバ内部の過大な電圧変動で生じる
一連の受信信号系列の符号間干渉を小さくすることがで
き、その結果、入力する信号の判定をより一層高い精度
で行うことが可能になる。
【００７５】図１８は本発明のレシーバ回路の第５実施
例を示す回路図であり、２つのレシーバユニット８０ａ
および８０ｂを位相が１８０度異なるクロック信号φ，
／φでインターリーブ駆動する例を示すものである。図
１８に示すレシーバ回路は、例えば、１０Ｇｂｐｓの高
速信号を受信するための回路であり、５ＧＨｚの２相ク
ロック信号（つまり１相の差動クロック信号）φ，／φ
により２ｗａｙ動作する判定回路として構成されてい
る。
例を示す回路図であり、２つのレシーバユニット８０ａ
および８０ｂを位相が１８０度異なるクロック信号φ，
／φでインターリーブ駆動する例を示すものである。図
１８に示すレシーバ回路は、例えば、１０Ｇｂｐｓの高
速信号を受信するための回路であり、５ＧＨｚの２相ク
ロック信号（つまり１相の差動クロック信号）φ，／φ
により２ｗａｙ動作する判定回路として構成されてい
る。
【００７６】図１８と図１７との比較から明らかなよう
に、本第５実施例では、スイッチ（プリチャージトラン
ジスタ）８２１，８２２をそれぞれｐＭＯＳトランジス
タで構成し、また、スイッチ８２５および電流源８４０
を１つのｎＭＯＳトランジスタ（テイル電流駆動用パル
ス電流源）８４５で構成したものである。なお、トラン
ジスタ８４５のゲートには、電源電圧としてアナログ電
源電圧ＶDDAが与えられ、クロック／φを反転するイン
バータ８２６の出力が供給されている。
に、本第５実施例では、スイッチ（プリチャージトラン
ジスタ）８２１，８２２をそれぞれｐＭＯＳトランジス
タで構成し、また、スイッチ８２５および電流源８４０
を１つのｎＭＯＳトランジスタ（テイル電流駆動用パル
ス電流源）８４５で構成したものである。なお、トラン
ジスタ８４５のゲートには、電源電圧としてアナログ電
源電圧ＶDDAが与えられ、クロック／φを反転するイン
バータ８２６の出力が供給されている。
【００７７】ここで、本第５実施例は、サンプリング回
路（差動対トランジスタ８２３，８２４）、出力プリチ
ャージ回路（トランジスタ８２１，８２２）、テイル電
流駆動用パルス電流源（トランジスタ８４５）、判定回
路（８３０ａ；８３０ｂ）の組み合わせでレシーバ回路
を構成するものである。テイル電流駆動用パルス電流源
８４５は、例えば、５ＧＨｚクロック信号φ（／φ）を
アナログ電源電圧ＶDDAが供給されたインバータ８２６
に通した出力でそのトランジスタ（テイル電流駆動用パ
ルス電流源）８４５のゲート電圧を駆動することで実現
される。ここで、差動対トランジスタ８２３，８２４、
プリチャージトランジスタ８２１，８２２、および、テ
イル電流駆動用パルス電流源８４５は、各サンプリング
部８２０ａ，８２０ｂを構成している。
路（差動対トランジスタ８２３，８２４）、出力プリチ
ャージ回路（トランジスタ８２１，８２２）、テイル電
流駆動用パルス電流源（トランジスタ８４５）、判定回
路（８３０ａ；８３０ｂ）の組み合わせでレシーバ回路
を構成するものである。テイル電流駆動用パルス電流源
８４５は、例えば、５ＧＨｚクロック信号φ（／φ）を
アナログ電源電圧ＶDDAが供給されたインバータ８２６
に通した出力でそのトランジスタ（テイル電流駆動用パ
ルス電流源）８４５のゲート電圧を駆動することで実現
される。ここで、差動対トランジスタ８２３，８２４、
プリチャージトランジスタ８２１，８２２、および、テ
イル電流駆動用パルス電流源８４５は、各サンプリング
部８２０ａ，８２０ｂを構成している。
【００７８】図１８と図１１との比較から明らかなよう
に、本第５実施例のレシーバ回路における各レシーバユ
ニット８０ａおよび８０ｂの判定回路８３０ａおよび８
３０ｂは、図１１に示す判定回路６３０と同様の構成と
されている。すなわち、図１８の各判定回路８３０ａお
よび８３０ｂにおけるｐＭＯＳトランジスタ８３０１〜
８３０４、ｎＭＯＳトランジスタ８３０５〜８３０９、
ＮＡＮＤゲート８３１１，８３１２、および、インバー
タ８３１３，８３１４は、それぞれ図１１の判定回路６
３０におけるｐＭＯＳトランジスタ６３０１〜６３０
４、ｎＭＯＳトランジスタ６３０５〜６３０９、ＮＡＮ
Ｄゲート６３１１，６３１２、および、インバータ６３
１３，６３１４に対応する。また、図１８の判定回路８
３０ａ（８３０ｂ）におけるクロック信号φ（／φ）お
よび入力信号Ｖs0+,Ｖs0-（Ｖs1+,Ｖs1-）は、図１１の
判定回路６３０におけるクロック信号φ１および入力信
号Ｄ［０］，ＤＸ［０］に対応する。
に、本第５実施例のレシーバ回路における各レシーバユ
ニット８０ａおよび８０ｂの判定回路８３０ａおよび８
３０ｂは、図１１に示す判定回路６３０と同様の構成と
されている。すなわち、図１８の各判定回路８３０ａお
よび８３０ｂにおけるｐＭＯＳトランジスタ８３０１〜
８３０４、ｎＭＯＳトランジスタ８３０５〜８３０９、
ＮＡＮＤゲート８３１１，８３１２、および、インバー
タ８３１３，８３１４は、それぞれ図１１の判定回路６
３０におけるｐＭＯＳトランジスタ６３０１〜６３０
４、ｎＭＯＳトランジスタ６３０５〜６３０９、ＮＡＮ
Ｄゲート６３１１，６３１２、および、インバータ６３
１３，６３１４に対応する。また、図１８の判定回路８
３０ａ（８３０ｂ）におけるクロック信号φ（／φ）お
よび入力信号Ｖs0+,Ｖs0-（Ｖs1+,Ｖs1-）は、図１１の
判定回路６３０におけるクロック信号φ１および入力信
号Ｄ［０］，ＤＸ［０］に対応する。
【００７９】ここで、判定回路８３０ａ（８３０ｂ）の
入力信号Ｖs0+,Ｖs0-（Ｖs1+,Ｖs1-）は、サンプリング
部８２０ａ（８２０ｂ）から供給される。そして、判定
回路８３０ａ（８３０ｂ）は、クロック信号φ（／φ）
の立ち上がりで信号の『０』，『１』の判定を行う。本
第５実施例では、５ＧＨｚクロック信号φ（／φ）の高
レベル『Ｈ』の期間（１００ｐsec.）のみサンプリング
回路が入力を積分するため、他のビットセルの影響がサ
ンプリング回路の出力に影響することを避けることがで
きる。
入力信号Ｖs0+,Ｖs0-（Ｖs1+,Ｖs1-）は、サンプリング
部８２０ａ（８２０ｂ）から供給される。そして、判定
回路８３０ａ（８３０ｂ）は、クロック信号φ（／φ）
の立ち上がりで信号の『０』，『１』の判定を行う。本
第５実施例では、５ＧＨｚクロック信号φ（／φ）の高
レベル『Ｈ』の期間（１００ｐsec.）のみサンプリング
回路が入力を積分するため、他のビットセルの影響がサ
ンプリング回路の出力に影響することを避けることがで
きる。
【００８０】図１９は図１８のレシーバ回路におけるア
ナログ電源電圧ＶDDAを生成する回路８２７の一例を示
す図である。
ナログ電源電圧ＶDDAを生成する回路８２７の一例を示
す図である。
【００８１】アナログ電源電圧生成回路８２７は、電流
源８２７１、ｎＭＯＳトランジスタ８２７２、差動増幅
器８２７３、ｐＭＯＳトランジスタ８２７４および負荷
８２７５を備えて構成される。そして、インバータ８２
６は、このようにして生成されたアナログ電源電圧ＶDD
Aをその電源電圧とし、入力されたクロックφ（／φ）
を反転してテイル電流駆動用パルス電流源（トランジス
タ８４５）を駆動する。
源８２７１、ｎＭＯＳトランジスタ８２７２、差動増幅
器８２７３、ｐＭＯＳトランジスタ８２７４および負荷
８２７５を備えて構成される。そして、インバータ８２
６は、このようにして生成されたアナログ電源電圧ＶDD
Aをその電源電圧とし、入力されたクロックφ（／φ）
を反転してテイル電流駆動用パルス電流源（トランジス
タ８４５）を駆動する。
【００８２】図２０は本発明のレシーバ回路の第６実施
例を示す回路図である。
例を示す回路図である。
【００８３】図２０と図１８との比較から明らかなよう
に、本第６実施例のレシーバ回路は、第５実施例のレシ
ーバ回路におけるテイル電流駆動用パルス電流源（トラ
ンジスタ）８４５を図１６で説明したのと同様に、直列
接続されたスイッチ（スイッチ用トランジスタ）８２５
および電流源（テイル電流供給トランジスタ）８４０で
構成したものである。ここで、一方のレシーバユニット
８０ａにおけるトランジスタ８２５のゲートにはクロッ
ク信号／φが供給され、また、他方のレシーバユニット
８０ｂにおけるトランジスタ８２５のゲートにはクロッ
ク信号φが供給される。なお、各レシーバユニット８０
ａ，８０ｂにおけるトランジスタ８４０のゲートには、
一定のゲート電圧Ｖcnが印加されている。
に、本第６実施例のレシーバ回路は、第５実施例のレシ
ーバ回路におけるテイル電流駆動用パルス電流源（トラ
ンジスタ）８４５を図１６で説明したのと同様に、直列
接続されたスイッチ（スイッチ用トランジスタ）８２５
および電流源（テイル電流供給トランジスタ）８４０で
構成したものである。ここで、一方のレシーバユニット
８０ａにおけるトランジスタ８２５のゲートにはクロッ
ク信号／φが供給され、また、他方のレシーバユニット
８０ｂにおけるトランジスタ８２５のゲートにはクロッ
ク信号φが供給される。なお、各レシーバユニット８０
ａ，８０ｂにおけるトランジスタ８４０のゲートには、
一定のゲート電圧Ｖcnが印加されている。
【００８４】本第６実施例のレシーバ回路は、アナログ
電源電圧ＶDDAで駆動されるインバータ８２６を使用し
ないため、ゲートを駆動する波形は通常のロジックと同
等の速度が得られる利点がある。
電源電圧ＶDDAで駆動されるインバータ８２６を使用し
ないため、ゲートを駆動する波形は通常のロジックと同
等の速度が得られる利点がある。
【００８５】図２１は本発明のレシーバ回路の第７実施
例を示す回路図であり、各レシーバユニット８０ａ，８
０ｂにおけるサンプリング部８２０ａ，８２０ｂのみを
示すものである。
例を示す回路図であり、各レシーバユニット８０ａ，８
０ｂにおけるサンプリング部８２０ａ，８２０ｂのみを
示すものである。
【００８６】図２１と図２０におけるサンプリング部と
の比較から明らかなように、本第７実施例のレシーバ回
路（サンプリング部８２０ａ，８２０ｂ）では、テイル
電流のスイッチングが差動（相補）のクロック信号φ，
／φが供給されたさらなる一対の差動トランジスタ８２
５，８２８により行われ、サンプリング部（サンプリン
グ回路）が動作していない間、テイル電流源８２６から
の電流を高電位電源ＶDD側にバイパスするようになって
いる。
の比較から明らかなように、本第７実施例のレシーバ回
路（サンプリング部８２０ａ，８２０ｂ）では、テイル
電流のスイッチングが差動（相補）のクロック信号φ，
／φが供給されたさらなる一対の差動トランジスタ８２
５，８２８により行われ、サンプリング部（サンプリン
グ回路）が動作していない間、テイル電流源８２６から
の電流を高電位電源ＶDD側にバイパスするようになって
いる。
【００８７】すなわち、一方のサンプリング部８２０ａ
において、クロック信号／φが低レベル『Ｌ』となって
トランジスタ８２５がオフし、テイル電流供給用のトラ
ンジスタ８２６が差動対トランジスタ８２３，８２４か
ら遮断されるとき、クロック信号φが高レベル『Ｈ』と
なってトランジスタ８２８がオンし、テイル電流供給用
のトランジスタ８２６が高電位の電源線（ＶDD）に接続
されるようになっている。また、他方のサンプリング部
８２０ｂにおいて、クロック信号φが低レベル『Ｌ』と
なってトランジスタ８２５がオフし、テイル電流供給用
のトランジスタ８２６が差動対トランジスタ８２３，８
２４から遮断されるとき、クロック信号／φが高レベル
『Ｈ』となってトランジスタ８２８がオンし、テイル電
流供給用のトランジスタ８２６が高電位の電源線（ＶD
D）に接続されるようになっている。
において、クロック信号／φが低レベル『Ｌ』となって
トランジスタ８２５がオフし、テイル電流供給用のトラ
ンジスタ８２６が差動対トランジスタ８２３，８２４か
ら遮断されるとき、クロック信号φが高レベル『Ｈ』と
なってトランジスタ８２８がオンし、テイル電流供給用
のトランジスタ８２６が高電位の電源線（ＶDD）に接続
されるようになっている。また、他方のサンプリング部
８２０ｂにおいて、クロック信号φが低レベル『Ｌ』と
なってトランジスタ８２５がオフし、テイル電流供給用
のトランジスタ８２６が差動対トランジスタ８２３，８
２４から遮断されるとき、クロック信号／φが高レベル
『Ｈ』となってトランジスタ８２８がオンし、テイル電
流供給用のトランジスタ８２６が高電位の電源線（ＶD
D）に接続されるようになっている。
【００８８】このように、本第７実施例のレシーバ回路
では、テイル電流供給用のトランジスタ８２８は常に一
定電流を流すように動作するため、このトランジスタ８
２８のドレイン電圧の変動が小さくなり電流切り替えが
高速に行われるという利点がある。
では、テイル電流供給用のトランジスタ８２８は常に一
定電流を流すように動作するため、このトランジスタ８
２８のドレイン電圧の変動が小さくなり電流切り替えが
高速に行われるという利点がある。
【００８９】図２２は本発明のレシーバ回路の第８実施
例を示す回路図である。
例を示す回路図である。
【００９０】図２２と図２１との比較から明らかなよう
に、本第８実施例のレシーバ回路（サンプリング部８２
０ａ，８２０ｂ）は、一方のレシーバユニット８２０ａ
におけるトランジスタ８２５がオフするときにオンして
テイル電流供給用のトランジスタ８２６を高電位の電源
線（ＶDD）に接続するトランジスタ８２８を他方のレシ
ーバユニット８２０ｂにおけるトランジスタ８２５とし
て使用し、且つ、他方のレシーバユニット８２０ｂにお
けるトランジスタ８２８を一方のレシーバユニット８２
０ａにおけるトランジスタ８２５として使用するもので
ある。
に、本第８実施例のレシーバ回路（サンプリング部８２
０ａ，８２０ｂ）は、一方のレシーバユニット８２０ａ
におけるトランジスタ８２５がオフするときにオンして
テイル電流供給用のトランジスタ８２６を高電位の電源
線（ＶDD）に接続するトランジスタ８２８を他方のレシ
ーバユニット８２０ｂにおけるトランジスタ８２５とし
て使用し、且つ、他方のレシーバユニット８２０ｂにお
けるトランジスタ８２８を一方のレシーバユニット８２
０ａにおけるトランジスタ８２５として使用するもので
ある。
【００９１】本第８実施例のレシーバ回路は、上述した
第７実施例と同様に、テイル電流供給用のトランジスタ
８２８のドレイン電圧変動を小さくして電流切り替えを
高速に行うことができるのに加え、テイル電流が無駄に
電源線ＶDDにバイパスされないため電流消費をほぼ半分
に低減することができるという利点がある。
第７実施例と同様に、テイル電流供給用のトランジスタ
８２８のドレイン電圧変動を小さくして電流切り替えを
高速に行うことができるのに加え、テイル電流が無駄に
電源線ＶDDにバイパスされないため電流消費をほぼ半分
に低減することができるという利点がある。
【００９２】図２３は本発明のレシーバ回路の第９実施
例を示す回路図であり、図２４は図２３に示すレシーバ
回路の変形例を示す回路図である。なお、図２３および
図２４では、１つのレシーバユニットにおけるサンプリ
ング部８２０ａ（８２０ｂ）のみを示している。
例を示す回路図であり、図２４は図２３に示すレシーバ
回路の変形例を示す回路図である。なお、図２３および
図２４では、１つのレシーバユニットにおけるサンプリ
ング部８２０ａ（８２０ｂ）のみを示している。
【００９３】図２３に示されるように、本第９実施例の
レシーバ回路（サンプリング部８２０ａ（８２０ｂ））
は、サンプリング回路のテイル電流（ここでは、差動対
トランジスタ８２３，８２４のソース電流の和）をスイ
ッチする手段として、この差動対トランジスタ８２３，
８２４のソースノードに高電位電源線（ＶDD）から電流
をトランジスタ８２５０で電流を注入するようになって
いる。
レシーバ回路（サンプリング部８２０ａ（８２０ｂ））
は、サンプリング回路のテイル電流（ここでは、差動対
トランジスタ８２３，８２４のソース電流の和）をスイ
ッチする手段として、この差動対トランジスタ８２３，
８２４のソースノードに高電位電源線（ＶDD）から電流
をトランジスタ８２５０で電流を注入するようになって
いる。
【００９４】すなわち、本第９実施例では、ｐＭＯＳト
ランジスタ８２５０を高電位電源線（ＶDD）と差動対ト
ランジスタ８２３，８２４のソースとの間に設けるよう
になっている。そして、このｐＭＯＳトランジスタ８２
５０のゲート電圧が低レベル『Ｌ』のとき差動対トラン
ジスタ８２３，８２４のソース電位は高電位電源電圧Ｖ
DDにプルアップされ、その結果、サンプリング部８２０
ａ（８２０ｂ）の入力差動対トランジスタ８２３，８２
４はオフする。このとき、テイル電流源のｎＭＯＳトラ
ンジスタ８２６の電流は全てｐＭＯＳトランジスタに流
れ込む。さらに、ｐＭＯＳトランジスタ８２５０のゲー
ト電圧が高レベル『Ｈ』になるとこのｐＭＯＳトランジ
スタ８２５０からの電流注入はなくなり、テイル電流源
（８２６）の電流は全てサンプリング部の差動対トラン
ジスタ８２３，８２４のテイル電流となる。
ランジスタ８２５０を高電位電源線（ＶDD）と差動対ト
ランジスタ８２３，８２４のソースとの間に設けるよう
になっている。そして、このｐＭＯＳトランジスタ８２
５０のゲート電圧が低レベル『Ｌ』のとき差動対トラン
ジスタ８２３，８２４のソース電位は高電位電源電圧Ｖ
DDにプルアップされ、その結果、サンプリング部８２０
ａ（８２０ｂ）の入力差動対トランジスタ８２３，８２
４はオフする。このとき、テイル電流源のｎＭＯＳトラ
ンジスタ８２６の電流は全てｐＭＯＳトランジスタに流
れ込む。さらに、ｐＭＯＳトランジスタ８２５０のゲー
ト電圧が高レベル『Ｈ』になるとこのｐＭＯＳトランジ
スタ８２５０からの電流注入はなくなり、テイル電流源
（８２６）の電流は全てサンプリング部の差動対トラン
ジスタ８２３，８２４のテイル電流となる。
【００９５】このように、本第９実施例では、テイル電
流源８２６と直列のスイッチではなく並列のスイッチ
（８２５０）により実質的にサンプリング部の差動対ト
ランジスタ８２３，８２４のテイル電流をスイッチする
ため、テイル電流源８２６に直列のトランジスタが挿入
されず、より一層の低電圧動作が可能という利点があ
る。
流源８２６と直列のスイッチではなく並列のスイッチ
（８２５０）により実質的にサンプリング部の差動対ト
ランジスタ８２３，８２４のテイル電流をスイッチする
ため、テイル電流源８２６に直列のトランジスタが挿入
されず、より一層の低電圧動作が可能という利点があ
る。
【００９６】図２４は上述した第９実施例のレシーバ回
路の変形例を示し、ｐＭＯＳトランジスタ８２５０の代
わりにｎＭＯＳトランジスタ８２６０を使用して差動対
トランジスタ８２３，８２４のソース電位を変化させる
ようになっている。このトランジスタ８２６０は、いわ
ゆるソースカップルであり、スイッチ用トランジスタの
ゲートを高レベル『Ｈ』にするとソース電位は上昇し、
それに伴って差動対トランジスタ８２３，８２４のソー
ス電流の和（テイル電流）は減少する。つまり、テイル
電流源８２６の電流は、スイッチ用ｎＭＯＳトランジス
タ８２６０側に分流される。ここで、スイッチ用ｎＭＯ
Ｓトランジスタ８２６０のサイズを適当に選ぶことによ
り、サンプリング部（差動対トランジスタ８２３，８２
４）の電流をほぼ全てオン／オフさせることができる。
本変形例では、高速のｎＭＯＳトランジスタを使用でき
るため、回路の動作周波数を高くしやすいという利点が
ある。
路の変形例を示し、ｐＭＯＳトランジスタ８２５０の代
わりにｎＭＯＳトランジスタ８２６０を使用して差動対
トランジスタ８２３，８２４のソース電位を変化させる
ようになっている。このトランジスタ８２６０は、いわ
ゆるソースカップルであり、スイッチ用トランジスタの
ゲートを高レベル『Ｈ』にするとソース電位は上昇し、
それに伴って差動対トランジスタ８２３，８２４のソー
ス電流の和（テイル電流）は減少する。つまり、テイル
電流源８２６の電流は、スイッチ用ｎＭＯＳトランジス
タ８２６０側に分流される。ここで、スイッチ用ｎＭＯ
Ｓトランジスタ８２６０のサイズを適当に選ぶことによ
り、サンプリング部（差動対トランジスタ８２３，８２
４）の電流をほぼ全てオン／オフさせることができる。
本変形例では、高速のｎＭＯＳトランジスタを使用でき
るため、回路の動作周波数を高くしやすいという利点が
ある。
【００９７】図２５は本発明のレシーバ回路の第１０実
施例を示す回路図であり、四相クロック信号φ０〜φ３
を使用して４−ｗａｙ動作を行うようになっている。こ
こで、四相クロック信号φ０〜φ３は、例えば、前述し
た図１２に示されるような互いに９０度の位相差を有す
るクロックである。ここで、各サンプリング部８２０ａ
〜８２０ｄは同様の構成とされ、また、サンプリング部
８２０ａと８２０ｃで１つのテイル電流源（トランジス
タ）８２６を共用すると共にサンプリング部８２０ｂと
８２０ｄで１つのテイル電流源８２６を共用するように
なっている。
施例を示す回路図であり、四相クロック信号φ０〜φ３
を使用して４−ｗａｙ動作を行うようになっている。こ
こで、四相クロック信号φ０〜φ３は、例えば、前述し
た図１２に示されるような互いに９０度の位相差を有す
るクロックである。ここで、各サンプリング部８２０ａ
〜８２０ｄは同様の構成とされ、また、サンプリング部
８２０ａと８２０ｃで１つのテイル電流源（トランジス
タ）８２６を共用すると共にサンプリング部８２０ｂと
８２０ｄで１つのテイル電流源８２６を共用するように
なっている。
【００９８】本第１０実施例のレシーバ回路（サンプリ
ング部）は、差動対トランジスタを２段重ね（８２５
１，８２５３および８２５２）にした回路構成により、
四相のクロック信号φ０〜φ３の重なり部分を使用して
サンプリング回路の活性化（積分動作）を行うようにな
っている。そして、本第１０実施例は４−ｗａｙ動作と
なるため、同じ信号周波数であれば４−ｗａｙ動作レシ
ーバ回路の方が２−ｗａｙ動作のものよりも一定時間に
サンプリング回路や判定回路の動作を倍にすることがで
き、動作速度により余裕が生じるという利点がある。
ング部）は、差動対トランジスタを２段重ね（８２５
１，８２５３および８２５２）にした回路構成により、
四相のクロック信号φ０〜φ３の重なり部分を使用して
サンプリング回路の活性化（積分動作）を行うようにな
っている。そして、本第１０実施例は４−ｗａｙ動作と
なるため、同じ信号周波数であれば４−ｗａｙ動作レシ
ーバ回路の方が２−ｗａｙ動作のものよりも一定時間に
サンプリング回路や判定回路の動作を倍にすることがで
き、動作速度により余裕が生じるという利点がある。
【００９９】すなわち、本第１０実施例のレシーバ回路
は、実質的には、図２２に示す回路を２つ設け、四相ク
ロック信号φ０〜φ３により４−ｗａｙ動作を行うもの
であるが、スイッチ用トランジスタ８２５として、トラ
ンジスタ８２５１〜８２５３を使用するようになってい
る。これは、各トランジスタ８２５１〜８２５３は、そ
のゲートに供給されるクロック信号が高レベル『Ｈ』に
なることによりオンするが、先にトランジスタ８２５２
がオンしている状態で後からトランジスタ８２５１をオ
ンさせる必要があるからである。すなわち、例えば、先
にトランジスタ８２５１がオンしている状態で後からト
ランジスタ８２５２がオンすると、差動対トランジスタ
８２３，８２４のソース電流を高速にテイル電流源のｎ
ＭＯＳトランジスタ８２６に流すことができないので、
前述した図２１の第７実施例のように、先にトランジス
タ８２５１がオンして後からトランジスタ８２５２がオ
ンするタイミングでは、テイル電流供給用のトランジス
タ８２６を高電位の電源線（ＶDD）に接続するようにし
ている。
は、実質的には、図２２に示す回路を２つ設け、四相ク
ロック信号φ０〜φ３により４−ｗａｙ動作を行うもの
であるが、スイッチ用トランジスタ８２５として、トラ
ンジスタ８２５１〜８２５３を使用するようになってい
る。これは、各トランジスタ８２５１〜８２５３は、そ
のゲートに供給されるクロック信号が高レベル『Ｈ』に
なることによりオンするが、先にトランジスタ８２５２
がオンしている状態で後からトランジスタ８２５１をオ
ンさせる必要があるからである。すなわち、例えば、先
にトランジスタ８２５１がオンしている状態で後からト
ランジスタ８２５２がオンすると、差動対トランジスタ
８２３，８２４のソース電流を高速にテイル電流源のｎ
ＭＯＳトランジスタ８２６に流すことができないので、
前述した図２１の第７実施例のように、先にトランジス
タ８２５１がオンして後からトランジスタ８２５２がオ
ンするタイミングでは、テイル電流供給用のトランジス
タ８２６を高電位の電源線（ＶDD）に接続するようにし
ている。
【０１００】なお、後述するように、このスイッチ用ト
ランジスタ（８２５１〜８２５３）の構成は、使用する
クロック信号により１段のスイッチ用トランジスタとし
て構成することも可能である。
ランジスタ（８２５１〜８２５３）の構成は、使用する
クロック信号により１段のスイッチ用トランジスタとし
て構成することも可能である。
【０１０１】図２６は本発明のレシーバ回路の第１１実
施例を示す回路図であり、上記の第１０実施例と同様
に、四相クロック信号φ０〜φ３を使用して４−ｗａｙ
動作を行うものである。なお、各サンプリング部８２０
ａ〜８２０ｄは同様の構成とされている。
施例を示す回路図であり、上記の第１０実施例と同様
に、四相クロック信号φ０〜φ３を使用して４−ｗａｙ
動作を行うものである。なお、各サンプリング部８２０
ａ〜８２０ｄは同様の構成とされている。
【０１０２】図２６と図２４との比較から明らかなよう
に、本第１１実施例は、前述した図２４に示す第９実施
例の変形例におけるｎＭＯＳトランジスタ（スイッチ）
８２６０を２つの異なるクロック信号が入力される２つ
のｎＭＯＳトランジスタ８２６１，８２６２で構成する
ようになっている。
に、本第１１実施例は、前述した図２４に示す第９実施
例の変形例におけるｎＭＯＳトランジスタ（スイッチ）
８２６０を２つの異なるクロック信号が入力される２つ
のｎＭＯＳトランジスタ８２６１，８２６２で構成する
ようになっている。
【０１０３】具体的に、例えば、サンプリング部８２０
ａにおいて、トランジスタ８２６１のゲートにはクロッ
ク信号φ０が供給され、また、トランジスタ８２６２の
ゲートにはクロック信号φ１が供給され、これらクロッ
ク信号φ０およびφ１が両方とも低レベル『Ｌ』となる
期間だけ、サンプリング回路の活性化（積分動作）を行
うようになっている。なお、他のサンプリング部８２０
ｂ〜８２０ｄは、それぞれ９０度の位相だけずれて順次
サンプリング回路の活性化を行うことになる。なお、図
２４と図２３の関係から明らかなように、２つのｎＭＯ
Ｓトランジスタ８２６１，８２６２として２つのｐＭＯ
Ｓトランジスタを使用することもできるのはいうまでも
ない。
ａにおいて、トランジスタ８２６１のゲートにはクロッ
ク信号φ０が供給され、また、トランジスタ８２６２の
ゲートにはクロック信号φ１が供給され、これらクロッ
ク信号φ０およびφ１が両方とも低レベル『Ｌ』となる
期間だけ、サンプリング回路の活性化（積分動作）を行
うようになっている。なお、他のサンプリング部８２０
ｂ〜８２０ｄは、それぞれ９０度の位相だけずれて順次
サンプリング回路の活性化を行うことになる。なお、図
２４と図２３の関係から明らかなように、２つのｎＭＯ
Ｓトランジスタ８２６１，８２６２として２つのｐＭＯ
Ｓトランジスタを使用することもできるのはいうまでも
ない。
【０１０４】図２７は本発明のレシーバ回路の第１２実
施例を示すブロック図であり、図２８は図２７のレシー
バ回路の動作を説明するためのタイミング図である。本
第１２実施例のレシーバ回路では、図２８に示されるよ
うな四相クロック信号φ０〜φ３を使用して４−ｗａｙ
動作を行うようになっている。すなわち、クロック信号
φ０〜φ３は、互いに位相が９０度ずれており、高レベ
ル『Ｈ』となる期間Ｔ２が一周期Ｔ１の１／４（デュー
ティー比が２５％）となるような四相クロック信号であ
る。ここで、電流源８４１ａ，８４１ｂ，８４１ｃ，８
４１ｄは、それぞれクロック信号φ０，φ１，φ２，φ
３が高レベル『Ｈ』になる期間だけ動作し、その動作期
間だけ対応するサンプリング部８２０ａ，８２０ｂ，８
２０ｃ，８２０ｄを活性化して積分動作を行わせるもの
である。
施例を示すブロック図であり、図２８は図２７のレシー
バ回路の動作を説明するためのタイミング図である。本
第１２実施例のレシーバ回路では、図２８に示されるよ
うな四相クロック信号φ０〜φ３を使用して４−ｗａｙ
動作を行うようになっている。すなわち、クロック信号
φ０〜φ３は、互いに位相が９０度ずれており、高レベ
ル『Ｈ』となる期間Ｔ２が一周期Ｔ１の１／４（デュー
ティー比が２５％）となるような四相クロック信号であ
る。ここで、電流源８４１ａ，８４１ｂ，８４１ｃ，８
４１ｄは、それぞれクロック信号φ０，φ１，φ２，φ
３が高レベル『Ｈ』になる期間だけ動作し、その動作期
間だけ対応するサンプリング部８２０ａ，８２０ｂ，８
２０ｃ，８２０ｄを活性化して積分動作を行わせるもの
である。
【０１０５】図２７に示されるように、デューティー比
が２５％の四相クロック信号φ０〜φ３を使用して電流
源８４１ａ〜８４１ｄを制御することにより、サンプリ
ング部８２０ａ〜８２０ｄを４−ｗａｙ駆動することが
できる。なお、図２８において、ＤＯＵＴ［０］，ＤＯ
ＵＴＸ［０］；ＤＯＵＴ［１］，ＤＯＵＴＸ［１］；Ｄ
ＯＵＴ［２］，ＤＯＵＴＸ［２］；ＤＯＵＴ［３］，Ｄ
ＯＵＴＸ［３］は、４−ｗａｙ動作する判定回路（８３
０ａ，８３０ｂ，８３０ｃ，８３０ｄ）の出力（判定結
果）を示す。これら各判定回路８３０ａ〜８３０ｄは、
例えば、前述した図１８の判定回路８３０ａと同様の構
成とされ、それぞれの制御信号（クロック信号）とし
て、異なる位相の四相クロック信号φ０〜φ３を順次供
給する。
が２５％の四相クロック信号φ０〜φ３を使用して電流
源８４１ａ〜８４１ｄを制御することにより、サンプリ
ング部８２０ａ〜８２０ｄを４−ｗａｙ駆動することが
できる。なお、図２８において、ＤＯＵＴ［０］，ＤＯ
ＵＴＸ［０］；ＤＯＵＴ［１］，ＤＯＵＴＸ［１］；Ｄ
ＯＵＴ［２］，ＤＯＵＴＸ［２］；ＤＯＵＴ［３］，Ｄ
ＯＵＴＸ［３］は、４−ｗａｙ動作する判定回路（８３
０ａ，８３０ｂ，８３０ｃ，８３０ｄ）の出力（判定結
果）を示す。これら各判定回路８３０ａ〜８３０ｄは、
例えば、前述した図１８の判定回路８３０ａと同様の構
成とされ、それぞれの制御信号（クロック信号）とし
て、異なる位相の四相クロック信号φ０〜φ３を順次供
給する。
【０１０６】図２９は本発明のレシーバ回路の第１３実
施例を示すブロック図であり、図３０は図２９のレシー
バ回路の動作を説明するためのタイミング図である。こ
の図２９に示す第１３実施例のレシーバ回路は、例え
ば、図１３を参照して説明した第４実施例のように、上
記第１２実施例のサンプリング部８２０ａ〜８２０ｄを
２つの差動増幅部を有するイコライザ回路として構成す
る場合を示すものである。なお、第１の差動増幅部、第
２の差動増幅部、並びに、これら第１および第２の差動
増幅部の接続を制御するスイッチ等は、前述した第４実
施例と同様であり、各トランスコンダクタの出力電流を
加算して出力の大きさの調整（出力の重み付け）を行
い、伝送路の特性から生じる信号間干渉を補償するよう
になっている。
施例を示すブロック図であり、図３０は図２９のレシー
バ回路の動作を説明するためのタイミング図である。こ
の図２９に示す第１３実施例のレシーバ回路は、例え
ば、図１３を参照して説明した第４実施例のように、上
記第１２実施例のサンプリング部８２０ａ〜８２０ｄを
２つの差動増幅部を有するイコライザ回路として構成す
る場合を示すものである。なお、第１の差動増幅部、第
２の差動増幅部、並びに、これら第１および第２の差動
増幅部の接続を制御するスイッチ等は、前述した第４実
施例と同様であり、各トランスコンダクタの出力電流を
加算して出力の大きさの調整（出力の重み付け）を行
い、伝送路の特性から生じる信号間干渉を補償するよう
になっている。
【０１０７】図２９および図３０に示されるように、本
第１３実施例のレシーバ回路においても、デューティー
比が２５％の四相クロック信号φ０〜φ３を使用して４
−ｗａｙ動作を行うようになっている。
第１３実施例のレシーバ回路においても、デューティー
比が２５％の四相クロック信号φ０〜φ３を使用して４
−ｗａｙ動作を行うようになっている。
【０１０８】図３１は本発明のレシーバ回路の第１４実
施例を示す回路図であり、図３２は図３１のレシーバ回
路の動作を説明するためのタイミング図である。本第１
４実施例のレシーバ回路は、上記の第１３実施例と同様
に、サンプリング部８２０ａ〜８２０ｄを２つの差動増
幅部８２０ａａ，８２０ａｂ〜８２０ｄａ，８２０ｄｂ
を有するイコライザ回路として構成している。
施例を示す回路図であり、図３２は図３１のレシーバ回
路の動作を説明するためのタイミング図である。本第１
４実施例のレシーバ回路は、上記の第１３実施例と同様
に、サンプリング部８２０ａ〜８２０ｄを２つの差動増
幅部８２０ａａ，８２０ａｂ〜８２０ｄａ，８２０ｄｂ
を有するイコライザ回路として構成している。
【０１０９】ここで、本第１４実施例における電流源８
４３１および８４３２は、図２９の第１３実施例におけ
る電流源８４３に対応し、また、本第１４実施例におけ
る電流源８４４１および８４４２は、図２９の第１３実
施例における電流源８４４に対応する。さらに、本第１
４実施例におけるサンプリング部の一部（サンプリング
部８２０ａおよび８２０ｃの一方の差動増幅部）を纏め
た回路８２０ａａおよび８２０ｃａは、図２５に示す第
１０実施例のサンプリング部８２０ａおよび８２０ｃに
対応し、また、本第１４実施例におけるサンプリング部
の一部（サンプリング部８２０ｂおよび８２０ｄの一方
の差動増幅部）を纏めた回路８２０ｂａおよび８２０ｄ
ａは、図２５に示す第１０実施例のサンプリング部８２
０ｂおよび８２０ｄに対応する。なお、図３１の回路と
図２５の回路とでは、出力（サンプリング部の出力）を
取り出すノードおよび制御信号（クロック信号φ０〜φ
３）の供給個所等が異なっているが実質的には同様のも
のである。
４３１および８４３２は、図２９の第１３実施例におけ
る電流源８４３に対応し、また、本第１４実施例におけ
る電流源８４４１および８４４２は、図２９の第１３実
施例における電流源８４４に対応する。さらに、本第１
４実施例におけるサンプリング部の一部（サンプリング
部８２０ａおよび８２０ｃの一方の差動増幅部）を纏め
た回路８２０ａａおよび８２０ｃａは、図２５に示す第
１０実施例のサンプリング部８２０ａおよび８２０ｃに
対応し、また、本第１４実施例におけるサンプリング部
の一部（サンプリング部８２０ｂおよび８２０ｄの一方
の差動増幅部）を纏めた回路８２０ｂａおよび８２０ｄ
ａは、図２５に示す第１０実施例のサンプリング部８２
０ｂおよび８２０ｄに対応する。なお、図３１の回路と
図２５の回路とでは、出力（サンプリング部の出力）を
取り出すノードおよび制御信号（クロック信号φ０〜φ
３）の供給個所等が異なっているが実質的には同様のも
のである。
【０１１０】さらに、本第１４実施例は、第１の（一方
の）差動増幅部８２０ａａ，８２０ｂａ，８２０ｃａ，
８２０ｄａに対して、第２の（他方の）差動増幅部８２
０ａｂ，８２０ｂｂ，８２０ｃｂ，８２０ｄｂが設けら
れている。これら第２の差動増幅部８２０ａｂ，８２０
ｂｂ，８２０ｃｂ，８２０ｄｂは全て同様の構成とさ
れ、第１の差動増幅部８２０ａａ，８２０ｂａ，８２０
ｃａ，８２０ｄａに対応した差動対トランジスタ（ｎＭ
ＯＳトランジスタ）８２３’，８２４’およびスイッチ
（トランジスタ）８２５１’〜８２５３’を備えてい
る。
の）差動増幅部８２０ａａ，８２０ｂａ，８２０ｃａ，
８２０ｄａに対して、第２の（他方の）差動増幅部８２
０ａｂ，８２０ｂｂ，８２０ｃｂ，８２０ｄｂが設けら
れている。これら第２の差動増幅部８２０ａｂ，８２０
ｂｂ，８２０ｃｂ，８２０ｄｂは全て同様の構成とさ
れ、第１の差動増幅部８２０ａａ，８２０ｂａ，８２０
ｃａ，８２０ｄａに対応した差動対トランジスタ（ｎＭ
ＯＳトランジスタ）８２３’，８２４’およびスイッチ
（トランジスタ）８２５１’〜８２５３’を備えてい
る。
【０１１１】図３１および図３２に示されるように、本
第１４実施例のレシーバ回路においては、デューティー
比が５０％の四相クロック信号φ０〜φ３を使用して４
−ｗａｙ動作を行うようになっている。
第１４実施例のレシーバ回路においては、デューティー
比が５０％の四相クロック信号φ０〜φ３を使用して４
−ｗａｙ動作を行うようになっている。
【０１１２】具体的に、例えば、サンプリング部８２０
ａ（第１の差動増幅部８２０ａａおよび第２の差動増幅
部８２０ａｂ）において、第１の差動増幅部８２０ａａ
の差動対トランジスタ８２３，８２４は、クロック信号
φ０およびφ３が両方とも高レベル『Ｈ』になる期間だ
けスイッチ(トランジスタ）８２５１，８２５２がオン
して入力信号（ＤＡＴＡ，ＤＡＴＡＸ）サンプリングを
行い、また、第２の差動増幅部８２０ａｂの差動対トラ
ンジスタ８２３’，８２４’は、クロック信号φ３およ
びφ２が両方とも高レベル『Ｈ』になる期間だけトラン
ジスタ８２５１’，８２５２’がオンしてサンプリング
を行うようになっている。すなわち、差動対トランジス
タ（サンプリング回路）８２３’，８２４’は、差動対
トランジスタ８２３，８２４がサンプリングするビット
の次のビットをサンプリングし、それらが足し合わされ
た信号が出力Ｖs0+,Ｖs0-として出力され、判定回路に
より判定されるようになっている。このように、本第１
４実施例では、２つの差動増幅部（８２０ａａ，８２０
ａｂ；８２０ｂａ，８２０ｂｂ；８２０ｃａ，８２０ｃ
ｂ；８２０ｄａ，８２０ｄｂ）により出力レベルを調整
して信号伝送路特性の補償（符号間干渉の削減）を行う
ようになっている。
ａ（第１の差動増幅部８２０ａａおよび第２の差動増幅
部８２０ａｂ）において、第１の差動増幅部８２０ａａ
の差動対トランジスタ８２３，８２４は、クロック信号
φ０およびφ３が両方とも高レベル『Ｈ』になる期間だ
けスイッチ(トランジスタ）８２５１，８２５２がオン
して入力信号（ＤＡＴＡ，ＤＡＴＡＸ）サンプリングを
行い、また、第２の差動増幅部８２０ａｂの差動対トラ
ンジスタ８２３’，８２４’は、クロック信号φ３およ
びφ２が両方とも高レベル『Ｈ』になる期間だけトラン
ジスタ８２５１’，８２５２’がオンしてサンプリング
を行うようになっている。すなわち、差動対トランジス
タ（サンプリング回路）８２３’，８２４’は、差動対
トランジスタ８２３，８２４がサンプリングするビット
の次のビットをサンプリングし、それらが足し合わされ
た信号が出力Ｖs0+,Ｖs0-として出力され、判定回路に
より判定されるようになっている。このように、本第１
４実施例では、２つの差動増幅部（８２０ａａ，８２０
ａｂ；８２０ｂａ，８２０ｂｂ；８２０ｃａ，８２０ｃ
ｂ；８２０ｄａ，８２０ｄｂ）により出力レベルを調整
して信号伝送路特性の補償（符号間干渉の削減）を行う
ようになっている。
【０１１３】ここで、例えば、第１の差動増幅部８２０
ａａ，８２０ｂａ，８２０ｃａ，８２０ｄａの出力レベ
ルの調整は、電流源８４３１，８４３２を流れる電流を
制御することで行うことができる。また、電流源８４４
１，８４４２を流れる電流を制御して第２の差動増幅部
８２０ａｂ，８２０ｂｂ，８２０ｃｂ，８２０ｄｂの出
力レベルの調整を行うこともできるが、通常、電流源８
４３１，８４３２を流れる電流を制御して第１の差動増
幅部の出力レベルを調整すれば十分である。
ａａ，８２０ｂａ，８２０ｃａ，８２０ｄａの出力レベ
ルの調整は、電流源８４３１，８４３２を流れる電流を
制御することで行うことができる。また、電流源８４４
１，８４４２を流れる電流を制御して第２の差動増幅部
８２０ａｂ，８２０ｂｂ，８２０ｃｂ，８２０ｄｂの出
力レベルの調整を行うこともできるが、通常、電流源８
４３１，８４３２を流れる電流を制御して第１の差動増
幅部の出力レベルを調整すれば十分である。
【０１１４】以上説明したように、本発明のレシーバ回
路によれば、高速信号の受信に問題となる伝送路特性か
ら生ずる符号間干渉を無効化することができるため、従
来よりも高い精度で高速な受信信号を判定することが可
能になる。
路によれば、高速信号の受信に問題となる伝送路特性か
ら生ずる符号間干渉を無効化することができるため、従
来よりも高い精度で高速な受信信号を判定することが可
能になる。
【０１１５】（付記１） 入力信号をサンプリングする
サンプリング回路と、該サンプリング回路の出力をバッ
ファするバッファ回路と、該バッファ回路の出力の判定
を行う判定回路と、前記サンプリングを行うタイミング
まで、前記バッファ回路の出力の入力信号依存性を小さ
くしておくバッファ制御回路とを備えることを特徴とす
るレシーバ回路。
サンプリング回路と、該サンプリング回路の出力をバッ
ファするバッファ回路と、該バッファ回路の出力の判定
を行う判定回路と、前記サンプリングを行うタイミング
まで、前記バッファ回路の出力の入力信号依存性を小さ
くしておくバッファ制御回路とを備えることを特徴とす
るレシーバ回路。
【０１１６】（付記２） 入力信号をサンプリングする
サンプリング回路と、該サンプリング回路の出力をバッ
ファするバッファ回路と、該バッファ回路の出力の判定
を行う判定回路と、前記サンプリングを行うタイミング
まで、前記バッファ回路の出力を略一定値とするバッフ
ァ制御回路とを備えることを特徴とするレシーバ回路。
サンプリング回路と、該サンプリング回路の出力をバッ
ファするバッファ回路と、該バッファ回路の出力の判定
を行う判定回路と、前記サンプリングを行うタイミング
まで、前記バッファ回路の出力を略一定値とするバッフ
ァ制御回路とを備えることを特徴とするレシーバ回路。
【０１１７】（付記３） 付記１または２に記載のレシ
ーバ回路において、前記バッファ制御回路は、前記バッ
ファ回路と電源線との間に配置されたスイッチであるこ
とを特徴とするレシーバ回路。
ーバ回路において、前記バッファ制御回路は、前記バッ
ファ回路と電源線との間に配置されたスイッチであるこ
とを特徴とするレシーバ回路。
【０１１８】（付記４） 付記１または２に記載のレシ
ーバ回路において、前記バッファ制御回路は、前記バッ
ファ回路の出力と負荷デバイスとの間に配置されたスイ
ッチであることを特徴とするレシーバ回路。
ーバ回路において、前記バッファ制御回路は、前記バッ
ファ回路の出力と負荷デバイスとの間に配置されたスイ
ッチであることを特徴とするレシーバ回路。
【０１１９】（付記５） 付記１または２に記載のレシ
ーバ回路において、さらに、前記サンプリング回路が入
力信号のサンプリングを行う前に、前記判定回路の入力
をプリチャージするプリチャージ回路を備えることを特
徴とするレシーバ回路。
ーバ回路において、さらに、前記サンプリング回路が入
力信号のサンプリングを行う前に、前記判定回路の入力
をプリチャージするプリチャージ回路を備えることを特
徴とするレシーバ回路。
【０１２０】（付記６） 付記１または２に記載のレシ
ーバ回路において、前記サンプリング回路は、一連のビ
ット列をサンプルする複数のサンプルスイッチを備え、
且つ、前記バッファ回路は、該各サンプルスイッチに対
応して複数設けられていることを特徴とするレシーバ回
路。
ーバ回路において、前記サンプリング回路は、一連のビ
ット列をサンプルする複数のサンプルスイッチを備え、
且つ、前記バッファ回路は、該各サンプルスイッチに対
応して複数設けられていることを特徴とするレシーバ回
路。
【０１２１】（付記７） 付記１または２に記載のレシ
ーバ回路において、前記バッファ回路は、複数のバッフ
ァ回路ユニットを備え、該各バッファ回路ユニットの出
力の大きさを調整することで信号伝送路の特性を補償す
るようにしたことを特徴とするレシーバ回路。
ーバ回路において、前記バッファ回路は、複数のバッフ
ァ回路ユニットを備え、該各バッファ回路ユニットの出
力の大きさを調整することで信号伝送路の特性を補償す
るようにしたことを特徴とするレシーバ回路。
【０１２２】（付記８） 付記１または２に記載のレシ
ーバ回路において、前記バッファ回路は入力電圧を電流
に変換するトランスコンダクタであり、前記バッファ制
御回路は、前記サンプリングが行われるタイミングま
で、該トランスコンダクタの電流を小さくしておく電流
源スイッチであることを特徴とするレシーバ回路。
ーバ回路において、前記バッファ回路は入力電圧を電流
に変換するトランスコンダクタであり、前記バッファ制
御回路は、前記サンプリングが行われるタイミングま
で、該トランスコンダクタの電流を小さくしておく電流
源スイッチであることを特徴とするレシーバ回路。
【０１２３】（付記９） 付記１または２に記載のレシ
ーバ回路において、前記バッファ回路は、前記サンプリ
ング回路が入力信号のサンプリングを行う前に当該バッ
ファ回路に微小電流を流しておく微小電流回路を備える
ことを特徴とするレシーバ回路。
ーバ回路において、前記バッファ回路は、前記サンプリ
ング回路が入力信号のサンプリングを行う前に当該バッ
ファ回路に微小電流を流しておく微小電流回路を備える
ことを特徴とするレシーバ回路。
【０１２４】（付記１０） 付記１または２に記載のレ
シーバ回路において、さらに、前記バッファ回路の出力
に、前記サンプリング回路が入力信号のサンプリングを
行うときに当該バッファ回路の出力を略一定の値にする
スイッチ回路を備えることを特徴とするレシーバ回路。
シーバ回路において、さらに、前記バッファ回路の出力
に、前記サンプリング回路が入力信号のサンプリングを
行うときに当該バッファ回路の出力を略一定の値にする
スイッチ回路を備えることを特徴とするレシーバ回路。
【０１２５】（付記１１） ドライバ回路と、信号伝送
手段と、該信号伝送手段を介して送られる該ドライバ回
路の出力を受け取るレシーバ回路とを備える信号伝送シ
ステムであって、該レシーバ回路は、入力信号をサンプ
リングするサンプリング回路と、該サンプリング回路の
出力をバッファするバッファ回路と、該バッファ回路の
出力の判定を行う判定回路と、前記サンプリングを行う
タイミングまで、前記バッファ回路の出力の入力信号依
存性を小さくしておくバッファ制御回路とを備えること
を特徴とする信号伝送システム。
手段と、該信号伝送手段を介して送られる該ドライバ回
路の出力を受け取るレシーバ回路とを備える信号伝送シ
ステムであって、該レシーバ回路は、入力信号をサンプ
リングするサンプリング回路と、該サンプリング回路の
出力をバッファするバッファ回路と、該バッファ回路の
出力の判定を行う判定回路と、前記サンプリングを行う
タイミングまで、前記バッファ回路の出力の入力信号依
存性を小さくしておくバッファ制御回路とを備えること
を特徴とする信号伝送システム。
【０１２６】（付記１２） ドライバ回路と、信号伝送
手段と、該信号伝送手段を介して送られる該ドライバ回
路の出力を受け取るレシーバ回路とを備える信号伝送シ
ステムであって、該レシーバ回路は、入力信号をサンプ
リングするサンプリング回路と、該サンプリング回路の
出力をバッファするバッファ回路と、該バッファ回路の
出力の判定を行う判定回路と、前記サンプリングを行う
タイミングまで、前記バッファ回路の出力を略一定値と
するバッファ制御回路とを備えることを特徴とする信号
伝送システム。
手段と、該信号伝送手段を介して送られる該ドライバ回
路の出力を受け取るレシーバ回路とを備える信号伝送シ
ステムであって、該レシーバ回路は、入力信号をサンプ
リングするサンプリング回路と、該サンプリング回路の
出力をバッファするバッファ回路と、該バッファ回路の
出力の判定を行う判定回路と、前記サンプリングを行う
タイミングまで、前記バッファ回路の出力を略一定値と
するバッファ制御回路とを備えることを特徴とする信号
伝送システム。
【０１２７】（付記１３） 入力信号をサンプリングす
るサンプリング回路と、該サンプリング回路の出力の判
定を行う判定回路と、前記サンプリング回路の入力から
出力までのトランスコンダクタンスを動的に変化させ
て、該サンプリング回路の出力の入力信号依存性をサン
プリング時点以外は十分小さくするサンプリング制御回
路とを備えることを特徴とするレシーバ回路。
るサンプリング回路と、該サンプリング回路の出力の判
定を行う判定回路と、前記サンプリング回路の入力から
出力までのトランスコンダクタンスを動的に変化させ
て、該サンプリング回路の出力の入力信号依存性をサン
プリング時点以外は十分小さくするサンプリング制御回
路とを備えることを特徴とするレシーバ回路。
【０１２８】（付記１４） 付記１３に記載のレシーバ
回路において、前記サンプリング制御回路は、前記サン
プリング回路の入力から出力までのトランスコンダクタ
ンスの変化をスイッチングにより行うことを特徴とする
レシーバ回路。
回路において、前記サンプリング制御回路は、前記サン
プリング回路の入力から出力までのトランスコンダクタ
ンスの変化をスイッチングにより行うことを特徴とする
レシーバ回路。
【０１２９】（付記１５） 付記１４に記載のレシーバ
回路において、前記トランスコンダクタンスのスイッチ
ングは、差動対トランジスタのテイル電流のスイッチン
グにより行うことを特徴とするレシーバ回路。
回路において、前記トランスコンダクタンスのスイッチ
ングは、差動対トランジスタのテイル電流のスイッチン
グにより行うことを特徴とするレシーバ回路。
【０１３０】（付記１６） 付記１５に記載のレシーバ
回路において、前記テイル電流のスイッチングは、電流
路を、該当するトランスコンダクタのテイル電流側の経
路とそれ以外の経路との間で切り替える電流切り替えに
より行うことを特徴とするレシーバ回路。
回路において、前記テイル電流のスイッチングは、電流
路を、該当するトランスコンダクタのテイル電流側の経
路とそれ以外の経路との間で切り替える電流切り替えに
より行うことを特徴とするレシーバ回路。
【０１３１】（付記１７） 付記１６に記載のレシーバ
回路において、前記電流切り替えを、前記差動対トラン
ジスタのドレイン電流を切り替えるトランジスタスイッ
チにより行うことを特徴とするレシーバ回路。
回路において、前記電流切り替えを、前記差動対トラン
ジスタのドレイン電流を切り替えるトランジスタスイッ
チにより行うことを特徴とするレシーバ回路。
【０１３２】（付記１８） 付記１６に記載のレシーバ
回路において、前記電流切り替えを、前記トランスコン
ダクタの入力トランジスタのソースに対して該入力トラ
ンジスタがオフになる方向の電流を注入することにより
行うことを特徴とするレシーバ回路。
回路において、前記電流切り替えを、前記トランスコン
ダクタの入力トランジスタのソースに対して該入力トラ
ンジスタがオフになる方向の電流を注入することにより
行うことを特徴とするレシーバ回路。
【０１３３】（付記１９） 付記１６に記載のレシーバ
回路において、前記電流切り替えを、前記テイル電流が
流れる期間が多相のクロック信号の重なり部分で決定さ
れるように、並列または直列接続のトランジスタによる
スイッチングで行うことを特徴とするレシーバ回路。
回路において、前記電流切り替えを、前記テイル電流が
流れる期間が多相のクロック信号の重なり部分で決定さ
れるように、並列または直列接続のトランジスタによる
スイッチングで行うことを特徴とするレシーバ回路。
【０１３４】（付記２０） 付記１６に記載のレシーバ
回路において、１つの前記判定回路に対して異なるビッ
トセルのサンプリングを行う複数の前記サンプリング回
路を設け、該複数のサンプリング回路の出力の重み付き
和を判定することを特徴とするレシーバ回路。
回路において、１つの前記判定回路に対して異なるビッ
トセルのサンプリングを行う複数の前記サンプリング回
路を設け、該複数のサンプリング回路の出力の重み付き
和を判定することを特徴とするレシーバ回路。
【０１３５】（付記２１） インターリーブ動作する複
数のレシーバユニットを備えるレシーバ回路装置であっ
て、付記１〜１０および１３〜２０のいずれか１項に記
載のレシーバ回路を該各レシーバユニットとして構成す
るようにしたことを特徴とするレシーバ回路装置。
数のレシーバユニットを備えるレシーバ回路装置であっ
て、付記１〜１０および１３〜２０のいずれか１項に記
載のレシーバ回路を該各レシーバユニットとして構成す
るようにしたことを特徴とするレシーバ回路装置。
【０１３６】（付記２２） ドライバ回路と、信号伝送
手段と、該信号伝送手段を介して送られる該ドライバ回
路の出力を受け取るレシーバ回路とを備える信号伝送シ
ステムであって、該レシーバ回路は、入力信号をサンプ
リングするサンプリング回路と、該サンプリング回路の
出力の判定を行う判定回路と、前記サンプリング回路の
入力から出力までのトランスコンダクタンスを動的に変
化させて、該サンプリング回路の出力の入力信号依存性
をサンプリング時点以外は十分小さくするサンプリング
制御回路とを備えることを特徴とする信号伝送システ
ム。
手段と、該信号伝送手段を介して送られる該ドライバ回
路の出力を受け取るレシーバ回路とを備える信号伝送シ
ステムであって、該レシーバ回路は、入力信号をサンプ
リングするサンプリング回路と、該サンプリング回路の
出力の判定を行う判定回路と、前記サンプリング回路の
入力から出力までのトランスコンダクタンスを動的に変
化させて、該サンプリング回路の出力の入力信号依存性
をサンプリング時点以外は十分小さくするサンプリング
制御回路とを備えることを特徴とする信号伝送システ
ム。
【０１３７】
【発明の効果】以上、詳述したように、本発明によれ
ば、符号間干渉を取り除き、より正確なデータ判定を行
うことのできるレシーバ回路を提供することができる。
ば、符号間干渉を取り除き、より正確なデータ判定を行
うことのできるレシーバ回路を提供することができる。
【図１】信号伝送システムの全体構成を模式的に示すブ
ロック図である。
ロック図である。
【図２】図１におけるレシーバ回路の一構成例を示すブ
ロック図である。
ロック図である。
【図３】従来のレシーバ回路におけるレシーバユニット
の一例を示すブロック回路図である。
の一例を示すブロック回路図である。
【図４】従来のレシーバ回路における課題を説明するた
めの図である。
めの図である。
【図５】本発明に係るレシーバ回路の第１の形態におけ
る原理構成の一例を示すブロック回路図である。
る原理構成の一例を示すブロック回路図である。
【図６】図５のレシーバ回路の動作を説明するための図
である。
である。
【図７】本発明のレシーバ回路の第１実施例を示すブロ
ック図である。
ック図である。
【図８】本発明のレシーバ回路の第２実施例を示すブロ
ック図である。
ック図である。
【図９】本発明のレシーバ回路の第３実施例を示すブロ
ック図である。
ック図である。
【図１０】図９のレシーバ回路におけるイコライザ回路
の一例を示す回路図である。
の一例を示す回路図である。
【図１１】図９のレシーバ回路における判定回路の一例
を示す回路図である。
を示す回路図である。
【図１２】図９のレシーバ回路の動作を説明するための
タイミング図である。
タイミング図である。
【図１３】本発明のレシーバ回路の第４実施例を示すブ
ロック図である。
ロック図である。
【図１４】図１３のレシーバ回路の動作を説明するため
の図である。
の図である。
【図１５】図１３のレシーバ回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図１６】本発明に係るレシーバ回路の第２の形態にお
ける原理構成の一例を示すブロック回路図である。
ける原理構成の一例を示すブロック回路図である。
【図１７】図１６のレシーバ回路の動作を説明するため
の図である。
の図である。
【図１８】本発明のレシーバ回路の第５実施例を示す回
路図である。
路図である。
【図１９】図１８のレシーバ回路におけるアナログ電源
電圧を生成する回路の一例を示す図である。
電圧を生成する回路の一例を示す図である。
【図２０】本発明のレシーバ回路の第６実施例を示す回
路図である。
路図である。
【図２１】本発明のレシーバ回路の第７実施例を示す回
路図である。
路図である。
【図２２】本発明のレシーバ回路の第８実施例を示す回
路図である。
路図である。
【図２３】本発明のレシーバ回路の第９実施例を示す回
路図である。
路図である。
【図２４】図２３に示すレシーバ回路の変形例を示す回
路図である。
路図である。
【図２５】本発明のレシーバ回路の第１０実施例を示す
回路図である。
回路図である。
【図２６】本発明のレシーバ回路の第１１実施例を示す
回路図である。
回路図である。
【図２７】本発明のレシーバ回路の第１２実施例を示す
ブロック図である。
ブロック図である。
【図２８】図２７のレシーバ回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図２９】本発明のレシーバ回路の第１３実施例を示す
ブロック図である。
ブロック図である。
【図３０】図２９のレシーバ回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図３１】本発明のレシーバ回路の第１４実施例を示す
回路図である。
回路図である。
【図３２】図３１のレシーバ回路の動作を説明するため
のタイミング図である。
のタイミング図である。
１…ドライバ回路（送信回路）
２…伝送線路（信号伝送路）
３…レシーバ回路（受信回路）
３１〜３４；８０ａ，８０ｂ…レシーバユニット
３１１，３１２；４１１，４１２；５１０〜５１３；６
１１，６１２…サンプルスイッチ ３２０；４２０；５２０〜５２３；６２１，６２２…バ
ッファ回路 ３３０；４３０；５３０〜５３３；６３１，６３２…判
定回路 ４４０；６１１０；６１４０…電流源 ６４１，６４２…スイッチ回路（ｐＭＯＳスイッチ） ６１０〜６１３…イコライザ回路 ６１０ａ，６１０ｂ…差動増幅部（トランスコンダク
タ） ６１１１，６１１２；６１４１，６１４２…トランスフ
ァゲート ７１０ａ，７１１ａ，７１２ａ，７１３ａ…第１の差動
増幅部 ７１０ｂ，７１１ｂ，７１２ｂ，７１３ｂ…第２の差動
増幅部 ７１０ｃ，７１１ｃ，７１２ｃ，７１３ｃ…スイッチ ７３０〜７３３…ラッチ（判定回路） ８２０ａ，８２０ｂ，８２０ｃ，８２０ｄ…サンプリン
グ部 ８３０ａ，８３０ｂ…判定回路
１１，６１２…サンプルスイッチ ３２０；４２０；５２０〜５２３；６２１，６２２…バ
ッファ回路 ３３０；４３０；５３０〜５３３；６３１，６３２…判
定回路 ４４０；６１１０；６１４０…電流源 ６４１，６４２…スイッチ回路（ｐＭＯＳスイッチ） ６１０〜６１３…イコライザ回路 ６１０ａ，６１０ｂ…差動増幅部（トランスコンダク
タ） ６１１１，６１１２；６１４１，６１４２…トランスフ
ァゲート ７１０ａ，７１１ａ，７１２ａ，７１３ａ…第１の差動
増幅部 ７１０ｂ，７１１ｂ，７１２ｂ，７１３ｂ…第２の差動
増幅部 ７１０ｃ，７１１ｃ，７１２ｃ，７１３ｃ…スイッチ ７３０〜７３３…ラッチ（判定回路） ８２０ａ，８２０ｂ，８２０ｃ，８２０ｄ…サンプリン
グ部 ８３０ａ，８３０ｂ…判定回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 田村 泰孝
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5J039 CC03 CC13 KK18 KK22 MM03
5K029 AA03 AA11 BB03 CC01 DD02
DD29 HH13 KK24
Claims (10)
- 【請求項１】 入力信号をサンプリングするサンプリン
グ回路と、 該サンプリング回路の出力をバッファするバッファ回路
と、 該バッファ回路の出力の判定を行う判定回路と、 前記サンプリングを行うタイミングまで、前記バッファ
回路の出力の入力信号依存性を小さくしておくバッファ
制御回路とを備えることを特徴とするレシーバ回路。 - 【請求項２】 入力信号をサンプリングするサンプリン
グ回路と、 該サンプリング回路の出力をバッファするバッファ回路
と、 該バッファ回路の出力の判定を行う判定回路と、 前記サンプリングを行うタイミングまで、前記バッファ
回路の出力を略一定値とするバッファ制御回路とを備え
ることを特徴とするレシーバ回路。 - 【請求項３】 請求項１または２に記載のレシーバ回路
において、さらに、前記サンプリング回路が入力信号の
サンプリングを行う前に、前記判定回路の入力をプリチ
ャージするプリチャージ回路を備えることを特徴とする
レシーバ回路。 - 【請求項４】 請求項１または２に記載のレシーバ回路
において、前記サンプリング回路は、一連のビット列を
サンプルする複数のサンプルスイッチを備え、且つ、前
記バッファ回路は、該各サンプルスイッチに対応して複
数設けられていることを特徴とするレシーバ回路。 - 【請求項５】 請求項１または２に記載のレシーバ回路
において、前記バッファ回路は、複数のバッファ回路ユ
ニットを備え、該各バッファ回路ユニットの出力の大き
さを調整することで信号伝送路の特性を補償するように
したことを特徴とするレシーバ回路。 - 【請求項６】 請求項１または２に記載のレシーバ回路
において、前記バッファ回路は、前記サンプリング回路
が入力信号のサンプリングを行う前に当該バッファ回路
に微小電流を流しておく微小電流回路を備えることを特
徴とするレシーバ回路。 - 【請求項７】 入力信号をサンプリングするサンプリン
グ回路と、 該サンプリング回路の出力の判定を行う判定回路と、 前記サンプリング回路の入力から出力までのトランスコ
ンダクタンスを動的に変化させて、該サンプリング回路
の出力の入力信号依存性をサンプリング時点以外は十分
小さくするサンプリング制御回路とを備えることを特徴
とするレシーバ回路。 - 【請求項８】 請求項７に記載のレシーバ回路におい
て、前記サンプリング制御回路は、前記サンプリング回
路の入力から出力までのトランスコンダクタンスの変化
をスイッチングにより行うことを特徴とするレシーバ回
路。 - 【請求項９】 請求項８に記載のレシーバ回路におい
て、前記トランスコンダクタンスのスイッチングは、差
動対トランジスタのテイル電流のスイッチングにより行
うことを特徴とするレシーバ回路。 - 【請求項１０】 請求項９に記載のレシーバ回路におい
て、前記テイル電流のスイッチングは、電流路を、該当
するトランスコンダクタのテイル電流側の経路とそれ以
外の経路との間で切り替える電流切り替えにより行うこ
とを特徴とするレシーバ回路。
Priority Applications (4)
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|---|---|---|---|
| JP2001314159A JP3939122B2 (ja) | 2001-07-19 | 2001-10-11 | レシーバ回路 |
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| EP02250539A EP1278305A3 (en) | 2001-07-19 | 2002-01-28 | High-speed signal transmission |
| US11/505,456 US20060274837A1 (en) | 2001-07-19 | 2006-08-17 | Receiver circuit, signal transmission system, and receiver circuit device used for high- speed signal transmission |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001220024 | 2001-07-19 | ||
| JP2001-220024 | 2001-07-19 | ||
| JP2001314159A JP3939122B2 (ja) | 2001-07-19 | 2001-10-11 | レシーバ回路 |
Publications (2)
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|---|---|
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|---|---|---|---|
| JP2001314159A Expired - Fee Related JP3939122B2 (ja) | 2001-07-19 | 2001-10-11 | レシーバ回路 |
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| US (2) | US20030016763A1 (ja) |
| EP (1) | EP1278305A3 (ja) |
| JP (1) | JP3939122B2 (ja) |
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| JP2019220780A (ja) * | 2018-06-18 | 2019-12-26 | 株式会社ソシオネクスト | コンパレータ及びａｄ変換器 |
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| US9288082B1 (en) | 2010-05-20 | 2016-03-15 | Kandou Labs, S.A. | Circuits for efficient detection of vector signaling codes for chip-to-chip communication using sums of differences |
| US9077386B1 (en) | 2010-05-20 | 2015-07-07 | Kandou Labs, S.A. | Methods and systems for selection of unions of vector signaling codes for power and pin efficient chip-to-chip communication |
| US9251873B1 (en) | 2010-05-20 | 2016-02-02 | Kandou Labs, S.A. | Methods and systems for pin-efficient memory controller interface using vector signaling codes for chip-to-chip communications |
| EP2979388B1 (en) | 2013-04-16 | 2020-02-12 | Kandou Labs, S.A. | Methods and systems for high bandwidth communications interface |
| EP2997704B1 (en) | 2013-06-25 | 2020-12-16 | Kandou Labs S.A. | Vector signaling with reduced receiver complexity |
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