KR0178884B1 - 증폭회로 - Google Patents

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KR0178884B1
KR0178884B1 KR1019980024280A KR19980024280A KR0178884B1 KR 0178884 B1 KR0178884 B1 KR 0178884B1 KR 1019980024280 A KR1019980024280 A KR 1019980024280A KR 19980024280 A KR19980024280 A KR 19980024280A KR 0178884 B1 KR0178884 B1 KR 0178884B1
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히다치세사쿠쇼주식회사
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Abstract

메모리장치 즉 메모리셀이 집적화된 반도체 집적회로에 관한 것으로서, 고속동작이 가능한 센스증폭회로를 제공하기 위해, 제1 및 제2 입력선, 제1 및 제2 출력선, 제1 및 제2 전류미러부하형 센스앰프, 제1 중간선, 제2 중간선, 제1 MOS트랜지스터, 제2 MOS트랜지스터, 제3 MOS트랜지스터 및 제4 MOS트랜지스터를 구비하는 것으로 하였다.
이와 같은 구성으로 하는 것에 의해, 센스앰프의 상보출력의 전위차가 필요량 이상 확대되는 일이 없어져 다음의 반전리드동작을 고속으로 실행할 수 있고, 프리앰프가 비활성상태로 제어되더라도, 메모리셀에서 리드된 신호는 프리앰프의 입력신호선과 출력신호선 사이의 직접경로를 거쳐서 활성상태로 제어된 센스앰프의 입력에 전달되어 증폭되므로, 센스앰프의 증폭출력의 소실을 회피할 수가 있다.

Description

증폭회로
본 발명은 메모리장치 즉 메모리셀이 집적화된 반도체 집적회로에 관한 것으로서, 특히 메모리셀에서 리드된 미소한 전위차를 갖는 1쌍의 상보신호를 증폭하는 메모리셀이 집적화된 센스앰프회로 기술에 관한 것이다.
본원에 있어서 사용되는 바와 같이, 반전(inversion)이라는 것은 인접하는 리드사이클에 있어서 하이(high)와 로우(low) 중의 어느 1개에서 하이와 로우 중의 다른 1개로 데이타선이 변화해 가는 것, 즉 데이타선상의 신호가 1개의 리드사이클에서 다음의 리드사이클로 반전하는 것이다.
메모리셀로부터의 리드신호를 증폭하기 위한 종래의 센스회로로서는 일본국 특허공개공보 소화52-8734호에 기재된 것이 있으며,제3도에 도시된 바와 같이 상보쌍 입력신호 가 부하용 MOSFET Q11, Q12를 갖는 센스앰프회로에 있어서 2개의 교차 결합된 구동용 MOS트랜지스터Q13, Q14의 게이트 및 드레인에 접속되어 있고, 상기 2개의 구동용 MOS트랜지스터 Q13, Q14의 드레인이 각각 상보쌍 출력신호 로서 기능하고 있다.
또, 미국특허 제4, 335, 449호에 의하면 도 4에 도시된 바와 같이, 2개의 교차 결합된 부하용 MOS트랜지스터 Q21, Q22는 구동용 바이폴라 트랜지스터Q23, Q24에 접속되어 있고, 이 구동용 바이폴라 트랜지스터Q23, Q24의 베이스에는 상보쌍 입력신호 가 접속되어 수신된다. 2개의 구동용 바이폴라 트랜지스터Q23, Q24는 그의 이미터가 신호 SAC의 제어를 받는 트랜지스터 Q25및 MOSFET Q26을 거쳐서 접지에 접속되어 있다.
상기 일본국 특허공개공보 소화52-8734호(도 3 참조)에 있어서는 상보쌍 입력신호 가 센스앰프회로내의 구동용 MOS트랜지스터 Q13, Q14의 게이트와 드레인의 양쪽에 접속되어 있고, 또한 입력신호선 와 출력신호선 가 직접 결합(접속)되어 있다. 그러나, 출력신호선 의 용량성부하(부하용량)가 매우 큰 경우에는 그 신호를 고속으로 증폭할 수 없다는 것과 정귀환 동작으로 인해 상보쌍 반전입력신호와 반전출력신호가 지연된다는 것을 본원 발명자들의 검토에 의해 명확하게 되었다.
상기 미국특허 제4, 335, 449호(도 4 참조)에 있어서는 바이폴라 트랜지스터Q23, Q24를 사용해서 출력신호선의 부하용량을 구동하고 있다. 상보쌍 입력신호 사이의 전위차가 작은 경우에는 이 입력전위차에 응답한 바이폴라 트랜지스터 Q23, Q24의 동작전류가 교차 결합된 부하용 MOS트랜지스터 Q21, Q22에 흐르고 있는 정귀환 유지전류에 비해 약하기 때문에, 미소한 입력신호에 응답해서 바이폴라 트랜지스터 Q23, Q24와 부하용 MOS트랜지스터 Q21, Q22를 반전할 수 없다. 즉, 상기 미국특허 제4, 335, 449호에 의해 구성된 회로에 의하면 미소한 입력신호에 대한 고속센스동작을 실행할 수 없다는 것도 본원 발명자들의 검토에 의해 명확하게 되었다.
따라서, 본 발명의 일부로서 바이폴라 트랜지스터 Q23, Q24대신에 MOS트랜지스터의 사용을 고려하였지만, MOS기술에 의해 본 발명의 교차결합된 정귀환회로의 선행조건을 극복하는데 필요한 전류 및 전압을 생성할 수 없기 때문에 그러한 회로는 동작불가능하다.
본 발명의 목적은 상술한 종래기술의 문제점을 해결하여 고속동작이 가능한 센스증폭회로를 제공하는 것이다.
도 1은 본 발명의 1실시예의 회로도,
도 2는 도 1의 회로의 동작을 도시한 타이밍도,
도 3 및 도 4는 종래의 회로도,
도 5, 도 6, 도 7 및 도 8은 각각 본 발명의 다른 실시예를 도시한 회로도,
도 9는 종래의 센스회로를 도시한 회로도,
도 10은 본 발명의 도 6의 실시예 및 종래의 도 9의 센스회로의 센스증폭에 요구되는 지연시간의 센스앰프 평균전류 의존성을 도시한 특성도,
도 11은 본 발명의 다른 실시예를 도시한 회로도,
도 12는 본 발명자들에 의해서 출원전에 검토된 회로를 도시한 회로도,
도 13은 도 11의 실시예의 동작파형의 타이밍도,
도 14, 도 15 및 도 16은 각각 본 발명에 의한 또 다른 실시예를 도시한 회로도,
도 17은 도 16의 실시예의 동작을 설명하기 위한 동작파형의 타이밍도,
도 18은 본 발명의 또 다른 실시예를 도시한 회로도,
도 19 및 도 20은 본 발명에 의한 또 다른 실시예를 도시한 회로도,
도 21은 도 6의 실시예의 특성과 도 7의 실시예의 특성의 차를 도시한 도면.
상기한 바와 같이, 메모리셀에서 리드된 미소한 입력신호에 대해 고속센스동작을 실행시키기 위해서, 게이트와 드레인이 서로 교차 결합된 부하용 MOS트랜지스터에 접속되는 차동 MOS트랜지스터의 차동출력 사이에 제1 스위칭수단을 교차 접속하고 있다. 리드신호에 응답해서 차동트랜지스터가 반전될 때 이 제1 스위칭수단을 제1 제어신호에 의해 도통시키고, 그 후 상기 제1 스위칭수단을 비도통상태로 한다.
제1 제어신호에 의해 제1 스위칭수단이 도통상태로 되면, 교차결합된 부하용 MOS트랜지스터의 정귀환 유지동작이 해소된다. 따라서, 다음의 미소한 입력신호에 응답해서 차동트랜지스터는 고속의 반전동작을 실행할 수 있게 된다.
다단 센스증폭회로는 메모리셀로부터의 신호 리드를 개시하기 위해 메모리셀에 집적화된 프리앰프 및 센스앰프를 활성상태로 제어하고, 메모리셀에서 리드된 상보신호를 프리앰프에 의해 증폭하고, 이 프리앰프의 상보 증폭출력신호를 또 후단의 센스앰프에 의해 증폭하고, 이 센스앰프의 상보출력신호에 의해서 센스앰프의 출력신호선의 중(重)부하용량을 구동하도록 구성한다. 프리앰프회로는 프리앰프가 비활성상태일 때, 입력신호선과 출력신호선이 직접 결합되는 회로형태를 갖는다. 후단의 센스앰프의 증폭동작이 거의 종료한 시점(메모리셀로부터의 신호 리드개시부터 소정시간 경과후)에서 전단의 프리앰프를 비활성상태로 제어하고, 후단의 센스앰프를 활성상태로 유지하는 것이다.
후단의 센스앰프의 증폭동작이 종료한 시점에서 전단의 프리앰프가 비활성상태로 제어된다. 따라서, 센스앰프의 상보출력의 전위차가 필요량 이상 확대되는 일이 없어져 다음의 반전리드동작을 고속으로 실행할 수 있게 된다. 또, 프리앰프가 비활성상태로 제어되더라도, 메모리셀에서 리드된 신호는 프리앰프의 입력신호선과 출력신호선 사이의 직접경로를 거쳐서 활성상태로 제어된 센스앰프의 입력에 전달되어 증폭된다. 이것에 의해, 센스앰프의 증폭출력의 소실을 회피할 수가 있다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해 명확하게 될 것이다.
이하, 본 발명의 실시예를 도 1에 따라서 설명한다.
동일 도면에 있어서 Q1, Q2, Q6, Q8은 p채널형 MOS트랜지스터(이하, pMOS라고도 한다), Q3, Q4, Q5, Q7, Q9는 n채널형 MOS트랜지스터(이하, nMOS라고도 한다)이고, 는 본 실시예의 센스회로에 입력되는 1쌍의 상보신호로서 메모리셀에서 상보리드신호가 전달되며, 는 본 센스회로에서 출력되는 1쌍의 상보신호, , ψ1, , ψ2는 트랜지스터 Q6, Q7, Q8, Q9를 구동하는 펄스신호, SAC는 nMOS Q5의 게이트단자에 인가되는 본 센스앰프의 활성화신호이다. 이들 신호의 타이밍은 도 2에 도시한다. pMOS Q1, Q2는 교차결합된 부하용 MOS, nMOS Q3, Q4는 차동트랜지스터로서 기능하고, pMOS Q8및 nMOS Q9는 제1 스위칭수단으로서 기능하며, 펄스신호ψ2, 는 제1 제어신호이다.
차동트랜지스터 Q3, Q4는 npn바이폴라 트랜지스터로 치환되는 것도 가능하다. 또, 트랜지스터 Q6또는 Q7은 어느 한쪽만 사용해도 좋고 트랜지스터Q8또는 Q9에 대해서도 어느 한쪽만 사용해서 동작을 실행할 수 있다.
는 스테이틱형 메모리셀에서 리드되고 또한 매우 미소한 전위차를 갖는 센스앰프의 1쌍의 상보 입력신호이다. 이하, 도 2를 참조해서 리드사이클에 대해 설명한다. 신호천이기간중에 상보입력신호 전위차 축소용 MOS트랜지스터 Q6, Q7이 펄스신호 , ψ1에 의해 도통되고, 신호 가 동일전위로 되어 반전리드동작을 고속으로 실행할 수 있게 된다. 계속해서, 상보출력신호 전위차 축소용 MOS트랜지스터 Q8, Q9가 펄스신호 , ψ2에 의해 도통되고, 상보출력신호 가 동일전위로 됨과 동시에 교차 결합된 부하용 MOS트랜지스터 Q1, Q2의 정귀환 유지동작이 약하게 되므로, 반전리드동작을 고속으로 실행할 수 있게 된다. 다음에, 1쌍의 상보신호가 메모리셀에서 로 리드되기 시작하는 것과 동시에, 트랜지스터 Q6, Q7이 변화용 펄스신호 ψ1, 에 의해 비도통으로 되어 사이의 전위차가 증대한다. 계속해서, 트랜지스터 Q8, Q9도 변화용 펄스신호 ψ2, 에 의해 비도통으로 된다.
여기서, 도 2의 타이밍도의 시간축에 있어서 시각t1에서 t2로 천이한 시점을 고려한다. 이 때, d의 전위는 하강하고 의 전위는 상승하지만, 노드N1과 N2는 트랜지스터 Q8, Q9가 폐쇄되어 있으므로 여전히 동일전위이다. 따라서, 시각t2에서 Q3의 드레인전류는 감소하고 Q4의 드레인 전류는 증가하며, 시각 t2후에는 트랜지스터 Q8, Q9가 개방되어 노드N1의 전위는 상승하고 노드N2의 전위는 하강하기 시작한다. 이 때문에, Q1의 드레인전류가 증가하고 Q2의 드레인전류가 감소하며, 또 노드N1의 전위가 상승하고 노드N2의 전위가 하강한다. 그 후, 또 Q1의 드레인전류를 증가시킴과 동시에 Q2의 드레인전류를 또 감소시키는 것에 의해, 노드N1의 전위를 상승시키고 노드N2의 전위를 하강시킨다. 즉, 본 센스앰프의 노드N1, N2에는 정귀환이 작용하여 급속히 전위차를 확대시키는 효과가 있으므로, 매우 고속으로 동작하는 센스앰프를 실현할 수가 있다.
즉, 상보입력신호 에 차동트랜지스터 Q3, Q4가 응답함과 동시에, 부하용 MOS트랜지스터 Q1, Q2가 이 차동트랜지스터 Q3, Q4에 응답한다. 이 때문에, 부하용량이 큰 상보출력신호 를 고속으로 충전 또는 방전할 수 있다.
본 센스앰프에 있어서 트랜지스터 Q6, Q7, Q8, Q9는 매우 중요한 역할을 하고 있다. 즉, 상보입력신호 사이 및 상보출력신호 사이를 리드사이클의 제1 최소부분인 신호천이기간 중에 단락시키고, 이 신호천이를 신속하게 실행시키는 기능을 하고 있다.
상술한 바와 같이, 종래기술에 의한 도 4의 회로장치와 본 발명에 의한 도 1의 센스앰프에 있어서는 모두 교차결합된 부하용 MOS트랜지스터의 강한 정귀환 동작이 있다. 도 4의 종래기술에 따르면, 차동증폭기가 바이폴라회로에 의해 약1V의 데이타선 스윙(swing)을 제공하는 바이폴라 트랜지스터를 채용하고, 이 바이폴라회로의 대전류 구동능력에 의해 반전시에 그들의 안정적인 상태에서 교차결합된 부하를 구동시키는 것은 가능하지만, 바이폴라 트랜지스터에 비해 MOS트랜지스터의 구동능력이 낮기 때문에 도 4의 회로에 있어서의 차동트랜지스터에는 MOS기술을 적용할 수가 없다. 따라서, 구동용 MOS트랜지스터 Q3, Q4의 반전을 데이타선 상의 매우 작은 신호에 의해서도 실행할 수 있도록, 적어도 등화스위치 Q8, Q9를 예를 들면 데이타선을 등화시키는데 적용하여 교차결합된 부하를 효과적으로 초기화시킨다는 것이 본 발명의 요지이다. 즉, 등화스위치Q8, Q9는 교차결합된 pMOS의 귀환동작을 막는 것이다.
이러한 등화스위치는 종래기술에 있어서는 반전용 출력신호를 등화하는 기능만을 실행하였지만, 본 발명에 있어서는 출력데이타선 등화스위치가 MOS차동증폭기의 교차결합된 부하의 귀환동작을 막는 기능도 한다. 이것에 의해, 본 발명의 교차결합된 부하 차동증폭기에 MOS기술을 적용할 수가 있다. 이러한 MOS기술을 사용하면 구성비용이 저감되고 또 저전력이라는 이점이 있기 때문에, 집적회로에 있어서는 바이폴라 트랜지스터를 사용하는 것보다 바람직하다.
도 2에 있어서는 도 1의 회로중 Q6, Q7, Q8, Q9를 사용하지 않는 경우의 및 의 타이밍을 점선으로 나타내고 있다. 이 때, 부하용 MOS트랜지스터 Q1, Q2의 정귀환회로의 작용에 의해 상보출력신호 의 급격한 천이가 방지되며, 상보입력신호의 전위차가 증가하는 시각t3후에야 비로소 신호 의 천이가 발생한다. 즉, 센스속도가 대폭으로 느려진다. 상보입력신호 사이의 최대전위차가 작은 경우에는 상보출력신호 의 천이가 발생하지 않고, 즉 정확한 데이타가 리드되지 않는 경우가 발생한다.
이상과 같이 도 1의 본 실시예에 의하면, 매우 미소한 전위차를 갖는 1쌍의 상보입력신호를 큰 증폭율을 유지하면서 매우 고속으로 증폭할 수가 있다.
본 발명의 다른 실시예를 도 5에 도시한다. 도 5의 실시예는 제1 실시예(도 1)에 있어서 pMOS와 nMOS의 역할이 치환된 것만이 다를 뿐, 도 5의 회로도 상기 도 1과 마찬가지로 매우 고속이고 또한 큰 증폭율을 유지하는 증폭동작을 실행한다. 여기서, pMOS는 Q36, Q31, Q33, Q32, Q38이고, nMOS는 Q37, Q34, Q35, Q39이다. 이 실시예에 있어서도 MOS트랜지스터 Q36또는 Q37은 어느 한쪽만 사용해도 좋고, Q38또는 Q39에 대해서도 어느 한쪽만을 사용해서 원하는 동작을 실행할 수 있다.
또한, 도 6은 본 발명의 다른 실시예를 도시한 도면으로서, 도 1의 회로를 2단 종속(캐스케이드)접속한 구성으로 되어 있다. 회로를 2단으로 종속접속하는 것에 의해서 증폭율을 더욱 크게 할 수 있고, 상보출력신호 사이의 전위차를 전원전압까지 충분히 확대시킬 수가 있다.
또, 도 6의 회로에서는 2단째 센스앰프로 채용하는 트랜지스터Q46∼Q50의 사이즈를 크게 해서 부하구동능력을 강력하게 하고, 에 큰 부하용량이 접속되는 경우에 이 부하용량을 고속으로 구동시킬 수가 있다. 구조 및 기능상 트랜지스터 Q41∼Q45는 트랜지스터Q1∼Q5에 각각 대응하고 또 Q46∼Q50에 각각 대응한다. 스위칭트랜지스터 Q51, Q52, Q55, Q56은 각각 스위칭트랜지스터 Q6, Q7, Q8, Q9에 대응하고, 스위칭트랜지스터 Q53, Q55는 제어신호 , ψ2의 영향에 의해서 증폭단 사이의 데이타선을 등화시키는 기능을 한다.
도 7은 본 발명의 다른 실시예를 도시한 도면이다. 도 7의 회로에 있어서 종래부터 잘 알려진 nMOS 차동트랜지스터 Q43, Q44, Q43', Q44' 및 pMOS 전류미러 트랜지스터 Q41, Q42, Q41′, Q42′로 이루어지는 센스앰프를 초단에 배치하고, 도 1의 회로를 2단째의 센스앰프로서 사용하며, 이들 앰프는 종속(케스캐이드) 접속되어 있다.
본 발명의 실시예에 개시되는 회로는 모두 특히 양단(兩端)센스앰프 즉 상보출력 를 갖는 센스앰프에 관한 것이다. 전류미러부하를 사용하는 경우에는 상보출력을 얻기 위해 2개의 전류미러를 사용할 필요가 있다. 전류미러부하가 고속인 경우에는 그 속도가 도 7의 2단째만큼 빠르지는 않지만, 주된 결점으로는 2단째에서 5개의 트랜지스터가 사용되는데 비해 1단째에 있어서는 9개의 트랜지스터가 사용된다는 것이다. 모든 데이타선을 고려해 보면 각 워드마다 다수의 데이타비트를 갖는 메모리에서는 비트당 4트랜지스터의 차가 존재한다는 것을 알 수 있다. 반면, 도 7의 회로는 스위치 Q51, Q52, Q53, Q54없이 동작할 수는 있지만, 스위치 Q55및 Q56없이는 동작하는 것이 불가능하다.
상술한 바와 같은 정귀환의 결과인 고속 감지속도라는 상기한 이점을 위해서 교차 결합된 정귀환 부하를 2단째의 차동증폭기에 사용하면, 초단에 대해서는 전류미러부하를 사용할 수 있다는 이점이 있다. 큰 등화타이밍 마진은 초단의 앰프로서 전류미러앰프를 사용하는 것에 의해 얻을 수 있다. 고속의 메모리장치를 얻기 위해서는 메모리매트릭스로의 워드선펄스의 적용과 센스앰프로부터의 데이타 출력 사이의 지연시간, 즉 워드선 출력지연(word-to-output delay)을 단축시키는 것이 중요하다. 또한, 워드 선 등화종료 지연(word-to-equalization ending delay)시간, 즉 메모리로의 워드선펄스의 적용시부터의 시간과 스위치 Q51, Q52, Q53, Q54, Q55, Q56의 개방에 의한 데이타선의 등화종료 시간을 단축시키는 것이 중요하다. 전류미러 센스앰프에 있어서 워드선 등화종료 지연시간은 교차결합된 부하센스앰프의 대응하는 최소값보다 작은 1. 3ns인 최소값을 갖고, 이것에 의해 전류미러가 도 7의 초단의 회로로서 사용된다.
워드선 등화종료 지연 TE는 도 21의 횡좌표에 도시하고, 워드선 출력지연TD는 도 21의 종좌표에 도시한다. 여기서, 워드선 출력지연이라는 것은 워드선이 상승하고나서 센스앰프의 출력이 출력될 때까지의 시간을, 워드선 등화종료지연이라는 것은 워드선이 상승하고나서 등화가 종료할 때까지의 시간을 각각 의미한다.
도 21에 있어서 실선은 도 7의 실시예의 특성을 도시한 것이고, 점선은 도 6의 실시예의 특성을 도시한 것이다. 두 경우 모두 워드선 등화종료 지연TE가 차동트랜지스터 또는 부하트랜지스터의 특성(예를 들면 임계전압)의 차에 의해서 너무 짧으면, 초단으로의 차동입력신호의 진폭이 최소인 시간동안 초단의 센스앰프의 차동트랜지스터의 출력에서는 일시적으로 오정보가 얻어지므로, 차동트랜지스터의 출력으로부터의 정확한 정보를 얻기 위해서는 지연이 필요하다. 이 지연은 워드선 출력지연 TD를 유효하게 결정한다.
도 6의 실시예에 있어서는 초단의 센스앰프의 정귀환 부하의 증폭율이 크기 때문에,이 초단의 출력으로부터는 오정보가 큰 진폭으로 얻어진다. 그러나, 도 7의 실시예에 있어서의 초단의 센스앰프의 전류미러 부하의 증폭율은 도 6의 실시예에 있어서의 정귀환 부하의 증폭율에 비해 작기 때문에, 초단의 출력에서 작은 진폭의 오정보가 얻어지게 되어 도 7의 실시예에 있어서 워드선 출력지연TD는 작아진다. 이 때문에, 도 7의 2단 센스앰프는 도 6의 2단 센스앰프와는 동일하기는 하지만, 그것보다 이론적으로 1. 3㎱ 빠르게 동작할 수 있다.
도 8은 본 발명의 또 다른 실시예를 도시한 도면이다. 도 8의 회로에 있어서는 예를 들면 접지전위와 같은 고정전압게이트를 갖는 구동용 nMOS Q43, Q44및 부하용 pMOS Q41, Q42를 구비한 차동증폭기를 초단에 배치하고, 도 1의 회로를 2단째의 센스앰프로서 사용하며, 이들 앰프를 종속 접속하고 있다.
도 7 및 도 8의 구성에 있어서도 2단째의 정귀환형 센스앰프에 의해 데이타버스 에 접속된 큰 부하용량(용량성 부하)을 고속으로 구동할 수 있다.
도 9의 회로는 오타니(Ohtani) 외저, “SESSION ⅩⅨ : High Density SRAMS, pp. 264∼265, 1987, IEEE International Solid-State Circuits Conference, Digest of Technical Papers”의 센스회로의 샘플부를 도시한 도면으로서, 이 회로에 있어서는 앰프가 2단으로 종속접속되어 있고, 각 앰프는 전류미러형 앰프를 2개 병렬로 접속해서 이루어져 있다. 등화용 스위치는 각 단의 전후에서 사용되고 있다.
도 10은 본 발명의 1실시예에 의한 도 6의 센스회로와 도 9의 종래의 센스회로의 지연시간을 센스앰프 평균전류에 대해서 도시한 그래프이다. 이 도 10으로부터는 본 발명의 1실시예에 의한 도 6의 센스회로가 도 9의 종래의 센스회로에 비해 2배이상의 속도로 동작할 수 있다는 것을 알 수 있다. 한편, 도 10은 동일한 지연시간을 생성하기 위해서 도 9의 센스회로에서 보다 훨씬 작은 평균 센스앰프전류를 본 발명에 사용한 것을 도시한 것이다.
도 11은 본 발명의 또 다른 실시예를 도시한 도면으로서, 스테이틱형 랜덤액세스메모리(SRAM)을 구성한다. 도 11에 있어서는 도 6의 센스앰프SA를 SRAM셀로부터의 리드신호를 증폭하기 위해 사용하며, 메인앰프MA는 도 1의 센스앰프에 메인앰프의 3상태동작을 제어하는 pMOS 트랜지스터 Q71, Q72를 부가한 구성으로 되어 있다. 도 12는 본 발명의 개량의 일부로서 본원 발명자들에 의해서 검토되어 고안된 집적회로를 도시한 도면이다. 도 11의 실시예는 도 12에 비해서 트랜지스터수가 대폭으로 저감되어 있어 소비전류 및 레이아웃면적이 약1/2로 되어 있다. 또, 도 11의 회로를 사용하면 동작속도가 대폭으로 고속화되고 메모리셀정보가 Dout에 도달하는데 소요되는 시간이 도 12의 회로를 사용한 경우에 비해 약 절반으로까지 감소한다는 것이 회로분석에 의해서 확인되고 있다.
이러한 장점은 도 12의 회로에 있어서는 부하용 pMOS트랜지스터가 전류미러방식으로 접속되어 있기 때문에 부하용 MOS의 이득이 작은데 대해서, 도 11의 회로에 있어서는 부하용 pMOS트랜지스터가 정귀환 교차방식으로 접속되어 있기 때문에 부하MOS의 이득이 큰 것에 의해서 발생한다.
앞에서 상세하게 설명하지는 않았지만, 도 11 및 도 12에 있어서 트랜지스터 Q75, Q76을 포함하는 부분은 상보 데이타출력에 의해 각각 구동되어 단일의 데이타선 출력Dout를 생성한다. 메모리매트릭스는 예를 들면 공통데이타선에 접속되고 각 워드선을 갖는 방식으로 SRAM메모리셀에 대해 도면의 좌측에 도시되어 있다. 데이타선과 통상 MOS 회로소자는 센스앰프SA로 된다.
도 13은 도 11의 센스회로를 1M비트 SRAM에 적용했을 때 유도되는 회로분석에 의해 의한 동작파형을 도시한 도면이다. 도 13에 있어서는 등화후에 공통데이타선 사이의 미소한 전위차가 초단의 신호S1, 를 얻도록 센스앰프(도 11의 SA)에 의해서 고속으로 증폭되고, 2단째에서 CMOS레벨의 신호S2, 가 얻어진다. 신호S2, 는 큰 배선용량을 갖는 데이타버스를 전파한 후에 메인앰프(도 11의 MA)의 입력단에 있어서 완만해진 파형(도 13의 )로 된다. 그러나, 이 에 미소한 전위차가 발생하자마자 메인앰프에 의해 증폭하는 것에 의해서 메인앰프 출력신호 D1 , 가 고속으로 얻어지고, 인버터 INV1, INV2를 경유하여 출력트랜지스터 Q75, Q76을 구동한다. 이와 같이, 도 11의 회로구성을 이용하면, 초단 및 2단째의 센스앰프와 메인앰프의 동작을 1㎱정도 지연시켜 실행할 수 있고 매우 고속으로 출력Dout를 얻을 수가 있다. 도 13의 예에 있어서는 공통데이타선 에 전위차가 교차해서 발생하기 시작한 후 3㎱정도내에 출력Dout가 얻어지고 있다.
또, 도 12에서는 데이타출력 제어신호DOC에 응답해서 메인앰프MA 다음에 출력단Dout의 고임피던스상태를 결정하기 위한 출력제어회로DB를 마련하고 있다. 한편, 도 11의 실시예에 있어서는 데이타출력 제어신호DOC에 의해 제어되는 nMOS트랜지스터 Q70에 의해서 메인앰프MA의 활성상태 또는 비활성상태를 제어하고, 출력단Dout를 고임피던스상태로 하기 위한 pMOS트랜지스터 Q71, Q72를 메인앰프MA의 출력에 병렬 접속하고 DOC에 의해 제어하고 있다. 이것에 의해, 도 12의 출력제어회로DB에 상당하는 회로를 생략할 수 있으며, 출력버퍼내의 신호전달시간을 단축할 수가 있다.
도 14는 본 발명의 또 다른 실시예를 도시한 도면으로서, 초단 및 2단째의 센스앰프SA에 도 7의 센스회로를 사용해서 구성한 것이다.
도 15는 본 발명의 또 다른 실시예를 도시한 도면으로서, 초단 및 2단째의 센스앰프SA에 도 8의 센스회로를 사용해서 구성한 것이다.
도 16은 본 발명의 또 다른 실시예(스테이틱RAM의 센스회로)를 도시한 도면으로서, 도 11의 실시예와 동일하기는 하지만 공통데이타선 에 CMOS정귀환 프리앰프PFB1(Q204, Q205, Q225∼Q228)을 부가한 구성으로 되어 있다. 도 17은 도 16의 실시예의 동작을 도시한 파형도이다. 이하, 도 17을 참조해서 도 16을 설명한다. 스테이틱RAM 메모리셀에서 리드되어 공통데이타선 로 전달된 전위차는 통상 0. 1∼0. 2V정도로 작다. 이 미소전위차를 어떻게 하면 가능한한 급격하게 증폭시킬 것인가가 고속화에 있어서의 핵심이다. 의 신호천이기간에 펄스를 ψCDQ , 에 인가해서 MOS트랜지스터 Q202, Q203을 일시적으로 도통시키는 것에 의해, 의 신호천이를 신속하게 등화시키고 있다. 다음에, 새로 선택된 메모리셀에 의한 신호전위차가 에 발생하기 시작함과 동시에 펄스 ψCDA , 에 의해 MOS트랜지스터 Q204, Q205를 도통시키고, 입력신호선과 출력신호선이 직접 결합(접속)된 CMOS정귀환 프리앰프PFB1을 동작시킨다. PFB1은 의 전위차를 정귀환에 의해 증폭하여 최대 0. 5V정도의 전위차(ΔV1)을 얻는다. 이 PFB1은 상기 전위차를 급속하게 증가시키도록 작용하여 다음단의 센스회로를 급속하고 안정하게 동작시킨다. 다음단 이후에서의 센스동작이 종료된 후, 트랜지스터 Q204, Q205는 ψCDA , 에 의해 비도통으로 되어 PFB1은 동작하지 않는다. 센스동작은 메모리셀에서 전송되어 오는 전위차가 전체 센스앰프회로에 의해 수용가능한 값(본 예에 있어서는 0. 5V)으로 증폭될 때 종료하는 것으로 간주된다. 그러나, 동작의 고속화를 위해 사용되는 본 회로의 강력한 앰프에 의하면, 센스동작이 완료한 후에는 출력신호가 반전처리를 지연 및 복잡하게 하는 예를 들면 3V 또는 5V 또는 Vcc의 최대값으로 계속해서 증폭되게 된다. 이것에 의해, 본 발명에 있어서는 전체 센스앰프회로의 상보선에 대한 출력데이타차가 원하는 값에 도달하자마자 프리앰프가 효율적으로 이 회로에서 정지하고, 즉 증폭이 감소하게 되며, 더욱 구체적으로 말하면 일정하게 감소된다. 여기에서, 전체 센스앰프회로는 고속의 감지를 위해 매우 강한 증폭을 갖게 설계할 수 있고, 원하는 출력이 필요량이상 증가하는 일없이 원하는 만큼 길게 유지되도록 감지가 실행되는 즉시 증폭을 저감시킬 수 있다. 모든 데이타지연의 저감에 대해 앞서 기술한 바와 같이 초단에 프리앰프용 전류미러 부하회로를 사용할 수 있다는 이점이 있기는 하지만, PFB1로서 어떠한 프리앰프를 사용해도 좋다. 또한, 증폭은 어떠한 방법으로 저감되어도 좋고, 특히 프리앰프PFB1의 증폭을 일정하게 저감하는 것이 바람직하다. 입력데이타선 가 각각 프리앰프와는 독립해서 프리앰프PFB1의 출력데이타선에 직접 접속되도록 회로내에 프리앰프를 마련하는 것이 가장 바람직하며, 이것에 의해 프리앰프를 완전히 오프(off)로 하여 데이타선을 오프시키지 않고도 전류를 전혀 흐르게 하지 않을 수 있다. 이러한 방법에서는 리드사이클의 작은 부분 즉 리드사이클의 센스부에서만 전력이 소비되기 때문에, 프리앰프PFB1의 소비전력은 매우 작은 것으로 된다. 감지후에 SRAM 메모리셀에서 Y방향 스위칭MOS트랜지스터를 거쳐서 리드된 신호는 CMOS 정귀환 프리앰프PFB1에 의해 증폭되지 않고, 이 프리앰프PFB1의 입력신호선과 출력신호선 사이의 직접경로를 거쳐서 공통데이타선 로 전달되도록 되어 있다. 이와 같이, 의 전위차가 필요이상 급격하게 증가하지 않고 점차 정상단(steday-stage)의 전위값ΔV2(0. 1∼0. 2V)로 변화한다. 즉, 공통데이타선 사이의 전위차가 필요이상 증가하지 않아 다음의 메모리셀로부터의 정보의 리드가 지연되는 일이 없다. 초단의 센스앰프(SA1)의 출력 는 MOS트랜지스터 Q206, Q207을 펄스 에 따라 신호천이기간동안 도통시키는 것에 의해 급속하게 천이되고, 또 2단째의 센스앰프(SA2)의 출력 는 MOS트랜지스터 Q208, Q209를 펄스 에 따라 신호천이기간동안 도통시키는 것에 의해서 급속하게 천이된다. 그 후, 공통데이타선 에 전위차가 발생함과 동시에 트랜지스터Q206, Q207, Q209를 비도통으로 하고 제어신호Y. SAC에 의해 센스앰프SA1, SA2를 동작시키며, 앞서 기술한 바와 같이 pMOS정귀환동작에 의해서 매우 고속으로 증폭된 신호 가 얻어진다.
2단째의 센스앰프의 출력 와 데이타버스 를 접속하는 트랜지스터게이트를 구성하는 MOS트랜지스터 Q212, Q213, Q214, Q215는 신호가 로 출력되기 전에 도통시켜 두고, 또 MOS트랜지스터 Q210, Q211, Q216, Q217을 펄스 에 의해 신호천이기간동안 도통시킨다. 이것에 의해, 트랜지스터 Q210, Q211, Q216, Q217은 에 전위차가 발생함과 동시에 비도통으로 된다. 2단째의 센스앰프SA2에 의해 증폭된 신호 는 큰 부하용량을 갖는 데이타버스를 전파하는 동안에 완만하게 무뎌진 파형(도 17의 )로 된다.
신호천이기간중에 제어신호DOC에 의해 MOS트랜지스터Q218을 비도통으로 하고 트랜지스터Q219, Q220을 도통시키며 신호 에 의해 MOS트랜지스터 Q221, Q222를 도통시키는 것에 의해서, 메인앰프출력의 전위 를 일시적으로 전원전압Vcc와 동일하게 되도록 한다. 따라서, 이 기간은 출력용 nMOS트랜지스터 Q223, Q224가 모두 비도통으로 된다. 출력신호Dout가 “0”에서 “1” 또는 “1”에서 “0”으로 천이하는 기간에 출력용 nMOS트랜지스터 Q223, Q224에 관통해서 흐르는 전류를 적은 양으로 억제시킬 수 있고, 저소비전력이고 또한 저잡음의 동작을 실행시킬 수가 있다. 다음에, 사이에 전위차가 발생하기 전에 DOC신호에 의해 트랜지스터Q218을 도통시키고 트랜지스터 Q219, Q220을 비도통으로 하며, 계속해서 사이에 전위차가 발생함과 동시에 트랜지스터 Q221,Q222를 비도통으로 한다. 그 후, 메인앰프MA1에 의해 고속으로 증폭된 신호파형 가 얻어진다. 이들 신호는 인버터INV1, INV2를 거쳐서 출력트랜지스터 Q223, Q224를 구동시키고, 이것에 의해 출력Dout가 얻어진다.
상술한 바와 같이, 공통데이타선 의 미소한 전위차를 순차 고속으로 증폭하는 것에 의해, 매우 고속으로 출력파형Dout가 얻어진다.
본 발명의 또 다른 실시예로서는 도 16의 초단 및 2단째의 센스회로SA로서 도 7, 도 8 또는 도 9의 회로를 사용하여 설계한 회로구성도 고려할 수 있다. 이들 모든 실시예도 앞서 기술한 동작과 마찬가지 동작에 의해 고속으로 출력이 얻어진다.
도 18은 본 발명의 또 다른 실시예를 도시한 도면으로서, 도 16의 실시예에 pMOS정귀환 회로PFB2가 부가된 구성으로 되어 있다. 이 PFB2는 센스앰프SA의 동작을 더욱더 고속화시켜 더욱 고속의 증폭동작을 가능하게 하기 위해서, 비트선쌍 사이의 전위차를 고속으로 크게 하여 도 16의 실시예에 비해 공통데이타선 사이의 전위차를 더욱 빠르게 증대시키도록 작용하는 것이다.
본 발명의 또 다른 실시예로서는 도 18의 초단 및 2단째의 센스회로SA로서 도 7, 도 8 또는 도 9의 회로를 사용한 회로구성도 고려할 수 있다. 이들 모든 실시예도 도 18과 마찬가지로 고속으로 동작하는 센스앰프를 실현할 수가 있다.
도 19는 본 발명의 또 다른 실시예를 도시한 도면이다. Q301, Q308, Q310, Q311, Q315는 pMOS, Q302, Q303, Q305, Q306, Q307, Q309, Q312, Q313, Q314, Q316은 nMOS를 각각 나타낸다. 도 19의 회로에 있어서 서로 다른 종류의 2개의 앰프는 종속(케스캐이드) 접속되어 있다. 초단 앰프는 Q303, Q304, Q305, Q306, Q307로 구성되고 이들은 모두 nMOS이다. 도 1의 회로는 2단째 앰프로서 사용되며, Q310, Q311, Q312, Q313, Q314로 구성되어 있다. 제1 스위칭 트랜지스터 Q301, Q302는 사이에 접속되고, 제2 스위칭트랜지스터 Q308, Q309는 사이에 접속되며, 제3 스위칭트랜지스터 Q315, Q316은 사이에 접속되어 있다. 1쌍의 상보신호 는 1쌍의 입력신호 에 따라 1쌍의 트랜지스터 Q303, Q304를 거쳐서 얻어지고, 교차결합된 트랜지스터 Q305, Q306에 의해 급속하게 증폭된다. 1쌍의 신호 는 2단째의 앰프에 의해서 다시 급속하게 증폭되고, Q310, Q311, Q312, Q313,Q314의 트랜지스터 사이즈를 증대시키는 것에 의해서 큰 부하용량을 고속으로 구동시킨다.
도 20은 본 발명의 또 다른 실시예를 도시한 도면이다. Q402, Q409, Q412, Q413, Q414, Q416은 nMOS, Q401, Q403, Q404, Q405, Q406, Q407, Q408, Q410, Q411, Q415는 pMOS를 각각 나타낸다. 도 20의 회로에 있어서 서로 다른 종류의 2개의 앰프는 종속접속되어 있다. 초단의 앰프는 Q403, Q404, Q405, Q406, Q407로 구성되어 있고 이들은 모두 pMOS이다. 도 1의 회로는 2단째의 앰프로서 사용되고, Q410, Q411, Q412, Q413, Q414로 구성되어 있다. 제1 스위칭 트랜지스터 Q401, Q402는 사이에 접속되고, 제2 스위칭트랜지스터 Q408, Q409는 사이에 접속되며, 제3 스위칭트랜지스터 Q415, Q416은 사이에 접속되어 있다. 1쌍의 상보신호 는 1쌍의 입력신호 에 따라서 1쌍의 트랜지스터 Q403, Q404를 거쳐 얻어지고, 교차결합된 트랜지스터 Q405, Q406에 의해 급속하게 증폭된다. 1쌍의 신호 는 2단째의 앰프에 의해 다시 급속하게 증폭되고, Q410, Q411, Q412, Q413,Q414의 트랜지스터 사이즈를 증대시키는 것에 의해서 큰 부하용량을 고속으로 구동시킨다.
도 19 및 도 20에 있어서 도 19의 초단 앰프의 n채널형 MOS트랜지스터 Q303, Q304또는 도 20의 초단 앰프의 p채널형 MOS트랜지스터 Q403, Q404는 전압증폭율이 일정값 이상인 소스폴로워로서 동작하고, 도 19의 초단 앰프의 교차결합된 n채널형 MOS트랜지스터 Q305, Q306또는 도 20의 초단 앰프의 p채널형 MOS트랜지스터 Q405, Q406은 상기 소스폴로워용 부하회로로서 동작하며, 이들 교차결합된 부하회로 Q305, Q306, Q405, Q406은 큰 전압증폭율을 갖는다.
도 19 및 도 20의 실시예에 있어서 등화스위치 트랜지스터 Q308, Q309, Q408, Q409는 상기 실시예와 마찬가지로, 펄스신호 에 따라서 교차결합된 부하 MOS트랜지스터 Q305, Q306, Q405, Q406의 정귀환동작을 저지한다. 쌍으로 이루어진 트랜지스터 Q303, Q304, Q403, Q404는 도 7에 대해 기술한 프리앰프의 이점에 부가해서, 고입력 임피던스 및 저출력 임피던스의 일반적인 소스폴로워 구성의 이점을 갖는다.
또, 본 발명은 SRAM에 한정되는 것은 아니고, DRAM, PROM, EPROM 등의 메모리장치 전반에 적용할 수가 있다.
이상 기술한 바와 같이 본 발명에 의하면, 센스앰프의 상보출력의 전위차가 필요량 이상 확대되는 일이 없어져 다음의 반전리드동작을 고속으로 실행할 수 있다.
또, 프리앰프가 비활성상태로 제어되더라도, 메모리셀에서 리드된 신호는 프리앰프의 입력신호선과 출력신호선 사이의 직접경로를 거쳐서 활성상태로 제어된 센스앰프의 입력에 전달되어 증폭되므로, 센스앰프의 증폭출력의 소실을 회피할 수가 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.

Claims (59)

  1. 제1 및 제2 입력선,
    제1 및 제2 출력선,
    상기 제1 및 제2 입력선의 2입력에 각각 접속된 제1 및 제2 전류미러부하형 센스앰프,
    상기 제1 전류미러부하형 센스앰프의 출력에 접속된 제1 중간선,
    상기 제2 전류미러부하형 센스앰프의 출력에 접속된 제2 중간선,
    그의 게이트가 상기 제1 중간선에 접속된 제1 MOS트랜지스터,
    그의 게이트가 상기 제2 중간선에 접속됨과 동시에 그의 소스가 상기 제1 MOS트랜지스터의 소스에 접속된 제2 MOS트랜지스터,
    그의 드레인이 상기 제1 출력선에 접속되고 그의 소스-드레인경로가 상기 제1 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제3 MOS트랜지스터 및
    그의 드레인이 상기 제2 출력선 및 상기 제3 MOS트랜지스터의 게이트에 접속되고 그의 소스-드레인경로가 상기 제2 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고 그의 게이트가 상기 제3 MOS트랜지스터의 드레인에 접속된 제4 MOS트랜지스터를 구비하는 것을 특징으로 하는 증폭회로.
  2. 제1항에 있어서,
    상기 제1 MOS트랜지스터의 소스와 제1 동작전위점 사이에 접속된 제1 스위치회로를 더 구비하는 것을 특징으로 하는 증폭회로.
  3. 제2항에 있어서,
    상기 제1 출력선과 상기 제2 출력선 사이에 접속된 제2 스위치회로를 더 구비하는 것을 특징으로 하는 증폭회로.
  4. 제3항에 있어서,
    상기 제1 스위치회로가 도통하고 있는 기간과 상기 제2 스위치회로가 도통하고 있는 기간은 중첩하는 것을 특징으로 하는 증폭회로.
  5. 제3항 또는 제4항에 있어서,
    상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제2 스위치회로가 도통상태에서 비도통상태로 되는 것을 특징으로 하는 증폭회로.
  6. 제5항에 있어서,
    상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제2 스위치회로가 비도통상태에서 도통상태로 되는 것을 특징으로 하는 증폭회로.
  7. 제3항에 있어서,
    상기 제1 중간선과 상기 제2 중간선 사이에 접속된 제3 스위치회로를 더 구비하고,
    상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제3 스위치회로가 도통상태에서 비도통상태로 되는 것을 특징으로 하는 증폭회로.
  8. 제7항에 있어서,
    상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제3 스위치회로가 비도통상태에서 도통상태로 되는 것을 특징으로 하는 증폭회로.
  9. 제7항 또는 제8항에 있어서,
    상기 제3 스위치회로는 n채널형의 제5 MOS트랜지스터와 p채널형의 제6 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.
  10. 제1항에 있어서,
    상기 제1 및 제2 MOS트랜지스터는 n채널형이고, 상기 제3 및 제4 MOS트랜지스터는 p채널형인 것을 특징으로 하는 증폭회로.
  11. 제2항에 있어서,
    상기 제1 스위치회로는 n채널형의 제7 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.
  12. 제1항에 있어서,
    상기 제1 및 제2 MOS트랜지스터는 p채널형이고, 상기 제3 및 제4 MOS트랜지스터는 n채널형인 것을 특징으로 하는 증폭회로.
  13. 제2항에 있어서,
    상기 제1 스위치회로는 p채널형의 제7 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.
  14. 제3항에 있어서,
    상기 제2 스위치회로는 n채널형의 제8 MOS트랜지스터와 p채널형의 제9 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.
  15. 제1항에 있어서,
    상기 제3 MOS트랜지스터의 소스-드레인경로는 제1 동작전위점과 제2 동작전위점 사이에서 상기 제1 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고,
    상기 제4 MOS트랜지스터의 소스-드레인경로는 상기 제1 동작전위점과 상기 제2 동작전위점 사이에서 상기 제2 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 것을 특징으로 하는 증폭회로.
  16. 제1항에 있어서,
    상기 제1 전류미러부하형 센스앰프는
    그의 게이트가 상기 제1 입력선에 접속된 제10 MOS트랜지스터,
    그의 게이트가 상기 제2 입력선에 접속됨과 동시에 그의 소스가 상기 제10 MOS트랜지스터의 소스에 접속된 제11 MOS트랜지스터,
    그의 드레인이 상기 제1 중간선에 접속되고 그의 소스-드레인경로가 상기 제10 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제12 MOS트랜지스터 및
    그의 소스-드레인경로가 상기 제11 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고 그의 게이트가 그의 드레인 및 상기 제12 MOS트랜지스터의 게이트에 접속된 제13 MOS트랜지스터를 구비하고,
    상기 제2 전류미러부하형 센스앰프는
    그의 게이트가 상기 제2 입력선에 접속된 제14 MOS트랜지스터,
    그의 게이트가 상기 제1 입력선에 접속됨과 동시에 그의 소스가 상기 제14 MOS트랜지스터의 소스에 접속된 제15 MOS트랜지스터,
    그의 드레인이 상기 제2 중간선에 접속되고 그의 소스-드레인경로가 상기 제14 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제16 MOS트랜지스터 및
    그의 소스-드레인경로가 상기 제15 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고 그의 게이트가 그의 드레인 및 상기 제16 MOS트랜지스터의 게이트에 접속된 제17 MOS트랜지스터를 구비하는 것을 특징으로 하는 증폭회로.
  17. 제16항에 있어서,
    상기 제10 및 제14 MOS트랜지스터의 소스와 제1 동작전위점 사이에 접속된 제4 스위치회로를 더 구비하는 것을 특징으로 하는 증폭회로.
  18. 제17항에 있어서,
    상기 제4 스위치회로는 제18 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.
  19. 제1항에 있어서,
    상기 제1 입력선과 상기 제2입력선 사이에 접속된 제5 스위치회로를 더 구비하는 것을 특징으로 하는 증폭회로.
  20. 제19항에 있어서,
    상기 제5 스위치회로는 n채널형의 제19 MOS트랜지스터와 p채널형의 제20 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.
  21. 제1 및 제2 입력선,
    제1 및 제2 출력선,
    상기 제1 및 제2 입력선의 2입력에 각각 접속된 제1 및 제2 전류미러부하형 센스앰프,
    상기 제1 전류미러부하형 센스앰프의 출력에 접속된 제1 중간선,
    상기 제2 전류미러부하형 센스앰프의 출력에 접속된 제2 중간선,
    그의 게이트가 상기 제1 중간선에 접속되고 그의 드레인이 상기 제1 출력선에 접속된 제1 MOS트랜지스터,
    그의 게이트가 상기 제2 중간선에 접속되고 그의 드레인이 상기 제2 출력선에 접속된 제2 MOS트랜지스터,
    그의 게이트가 상기 제2 출력선에 접속되고 그의 소스-드레인경로가 상기 제1 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제3 MOS트랜지스터 및
    그의 게이트가 상기 제1 출력선에 접속되고 그의 소스-드레인경로가 상기 제2 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제4 MOS트랜지스터를 구비하는 것을 특징으로 하는 증폭회로.
  22. 제21항에 있어서,
    상기 제1 MOS트랜지스터의 소스-드레인경로 및 상기 제2 MOS트랜지스터의 소스-드레인경로와 제1 동작전위점 사이에 접속된 제1 스위치회로를 더 구비하는 것을 특징으로 하는 증폭회로.
  23. 제22항에 있어서,
    상기 제1 출력선과 상기 제2 출력선 사이에 접속된 제2 스위치회로를 더 구비하는 것을 특징으로 하는 증폭회로.
  24. 제23항에 있어서,
    상기 제1 스위치회로가 도통하고 있는 기간과 상기 제2 스위치회로가 도통하고 있는 기간은 중첩하는 것을 특징으로 하는 증폭회로.
  25. 제23항 또는 제24항에 있어서,
    상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제2 스위치회로가 도통상태에서 비도통상태로 되는 것을 특징으로 하는 증폭회로.
  26. 제25항에 있어서,
    상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제2 스위치회로가 비도통상태에서 도통상태로 되는 것을 특징으로 하는 증폭회로.
  27. 제23항에 있어서,
    상기 제1 중간선과 상기 제2 중간선 사이에 접속된 제3 스위치회로를 더 구비하고,
    상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제3 스위치회로가 도통상태에서 비도통상태로 되는 것을 특징으로 하는 증폭회로.
  28. 제27항에 있어서,
    상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제3 스위치회로가 비도통상태에서 도통상태로 되는 것을 특징으로 하는 증폭회로.
  29. 제27항 또는 제28항에 있어서,
    상기 제3 스위치회로는 n채널형의 제5 MOS트랜지스터와 p채널형의 제6 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.
  30. 제21항에 있어서,
    상기 제1 및 제2 MOS트랜지스터는 n채널형이고, 상기 제3 및 제4 MOS트랜지스터는 p채널형인 것을 특징으로 하는 증폭회로.
  31. 제22항에 있어서,
    상기 제1 스위치회로는 n채널형의 제7 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.
  32. 제21항에 있어서,
    상기 제1 및 제2 MOS트랜지스터는 p채널형이고, 상기 제3 및 제4 MOS트랜지스터는 n채널형인 것을 특징으로 하는 증폭회로.
  33. 제22항에 있어서,
    상기 제1 스위치회로는 p채널형의 제7 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.
  34. 제23항에 있어서,
    상기 제2 스위치회로는 n채널형의 제8 MOS트랜지스터와 p채널형의 제9 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.
  35. 제21항에 있어서,
    상기 제3 MOS트랜지스터의 소스-드레인경로는 상기 제1 동작전위점과 제2 동작전위점 사이에서 상기 제1 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고,
    상기 제4 MOS트랜지스터의 소스-드레인경로는 상기 제1 동작전위점과 상기 제2 동작전위점 사이에서 상기 제2 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 것을 특징으로 하는 증폭회로.
  36. 제21항에 있어서,
    상기 제1 전류미러부하형 센스앰프는
    그의 게이트가 상기 제1 입력선에 접속된 제10 MOS트랜지스터,
    그의 게이트가 상기 제2 입력선에 접속됨과 동시에 그의 소스가 상기 제10 MOS트랜지스터의 소스에 접속된 제11 MOS트랜지스터,
    그의 드레인이 상기 제1 중간선에 접속되고 그의 소스-드레인경로가 상기 제10 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제12 MOS트랜지스터 및
    그의 소스-드레인경로가 상기 제11 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고 그의 게이트가 그의 드레인 및 상기 제12 MOS트랜지스터의 게이트에 접속된 제13 MOS트랜지스터를 구비하고,
    상기 제2 전류미러부하형 센스앰프는
    그의 게이트가 상기 제2 입력선에 접속된 제14 MOS트랜지스터,
    그의 게이트가 상기 제1 입력선에 접속됨과 동시에 그의 소스가 상기 제14 MOS트랜지스터의 소스에 접속된 제15 MOS트랜지스터,
    그의 드레인이 상기 제2 중간선에 접속되고 그의 소스-드레인경로가 상기 제14 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제16 MOS트랜지스터 및
    그의 소스-드레인경로가 상기 제15 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고 그의 게이트가 그의 드레인 및 상기 제16 MOS트랜지스터의 게이트에 접속된 제17 MOS트랜지스터를 구비하는 것을 특징으로 하는 증폭회로.
  37. 제36항에 있어서,
    상기 제10 및 제14 MOS트랜지스터의 소스와 상기 제1 동작전위점 사이에 접속된 제4 스위치회로를 더 구비하는 것을 특징으로 하는 증폭회로.
  38. 제37항에 있어서,
    상기 제4 스위치회로는 제18 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.
  39. 제21항에 있어서,
    상기 제1 입력선과 상기 제2입력선 사이에 접속된 제5 스위치회로를 더 구비하는 것을 특징으로 하는 증폭회로.
  40. 제39항에 있어서,
    상기 제5 스위치회로는 n채널형의 제19 MOS트랜지스터와 p채널형의 제20 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.
  41. 제1 및 제2 입력선,
    제1 및 제2 중간선,
    제1 및 제2 출력선,
    그의 게이트가 상기 제1 입력선에 접속된 제1 MOS트랜지스터,
    그의 게이트가 상기 제2 입력선에 접속됨과 동시에 그의 소스가 상기 제1 MOS트랜지스터의 소스에 접속된 제2 MOS트랜지스터,
    그의 드레인이 상기 제1 중간선에 접속되고 그의 소스-드레인경로가 상기 제1 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제3 MOS트랜지스터,
    그의 드레인이 상기 제2 중간선에 접속되고 그의 소스-드레인경로가 상기 제2 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고 그의 게이트가 상기 제3 MOS트랜지스터의 게이트 및 고정전위에 접속된 제4 MOS트랜지스터,
    상기 제1 MOS트랜지스터의 소스와 제1 동작전위점 사이에 접속된 제1 스위치회로,
    그의 게이트가 상기 제1 중간선에 접속된 제5 MOS트랜지스터,
    그의 게이트가 상기 제2 중간선에 접속됨과 동시에 그의 소스가 상기 제5 MOS트랜지스터의 소스에 접속된 제6 MOS트랜지스터,
    그의 드레인이 상기 제1 출력선에 접속되고 그의 소스-드레인경로가 상기 제5 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 제7 MOS트랜지스터 및
    그의 드레인이 상기 제2 출력선 및 상기 제7 MOS트랜지스터의 게이트에 접속되고 그의 소스-드레인경로가 상기 제6 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고 그의 게이트가 상기 제7 MOS트랜지스터의 드레인에 접속된 제8 MOS트랜지스터를 구비하는 것을 특징으로 하는 증폭회로.
  42. 제41항에 있어서,
    상기 제5 MOS트랜지스터의 소스와 상기 제1 동작전위점 사이에 접속된 제2 스위치회로를 더 구비하는 것을 특징으로 하는 증폭회로.
  43. 제42항에 있어서,
    상기 제1 출력선과 상기 제2 출력선 사이에 접속된 제3 스위치회로를 더 구비하는 것을 특징으로 하는 증폭회로.
  44. 제43항에 있어서,
    상기 제1 및 제2 스위치회로가 도통하고 있는 기간과 상기 제3 스위치회로가 도통하고 있는 기간은 중첩하는 것을 특징으로 하는 증폭회로.
  45. 제43항 또는 제44항에 있어서,
    상기 제1 및 제2 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제3스위치회로가 도통상태에서 비도통상태로 되는 것을 특징으로 하는 증폭회로.
  46. 제45항에 있어서,
    상기 제1 및 제2 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제3 스위치회로가 비도통상태에서 도통상태로 되는 것을 특징으로 하는 증폭회로.
  47. 제43항에 있어서,
    상기 제1 중간선과 상기 제2 중간선 사이에 접속된 제4 스위치회로를 더 구비하고,
    상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제4 스위치회로가 도통상태에서 비도통상태로 되는 것을 특징으로 하는 증폭회로.
  48. 제47항에 있어서,
    상기 제1 스위치회로가 비도통상태에서 도통상태로 된 후에 상기 제4 스위치회로가 비도통상태에서 도통상태로 되는 것을 특징으로 하는 증폭회로.
  49. 제47항 또는 제48항에 있어서,
    상기 제4 스위치회로는 n채널형의 제9 MOS트랜지스터와 p채널형의 제10 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.
  50. 제41항에 있어서,
    상기 제5 및 제6 MOS트랜지스터는 n채널형이고, 상기 제7 및 제8 MOS트랜지스터는 p채널형인 것을 특징으로 하는 증폭회로.
  51. 제42항에 있어서,
    상기 제2 스위치회로는 n채널형의 제11 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.
  52. 제41항에 있어서,
    상기 제5 및 제6 MOS트랜지스터는 p채널형이고, 상기 제7 및 제8 MOS트랜지스터는 n채널형인 것을 특징으로 하는 증폭회로.
  53. 제42항에 있어서,
    상기 제2 스위치회로는 p채널형의 제11 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.
  54. 제43항에 있어서,
    상기 제3 스위치회로는 n채널형의 제12 MOS트랜지스터와 p채널형의 제13 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.
  55. 제41항에 있어서,
    상기 제7 MOS트랜지스터의 소스-드레인경로는 상기 제1 동작전위점과 제2 동작전위점 사이에서 상기 제5 MOS트랜지스터의 소스-드레인경로에 직렬로 접속되고,
    상기 제8 MOS트랜지스터의 소스-드레인경로는 상기 제1 동작전위점과 상기 제2 동작전위점 사이에서 상기 제6 MOS트랜지스터의 소스-드레인경로에 직렬로 접속된 것을 특징으로 하는 증폭회로.
  56. 제41항에 있어서,
    상기 제1 스위치회로는 제14 MOS트랜지스터로 이루어지는 것을 특징으로 하는 증폭회로.
  57. 제41항에 있어서,
    상기 제1 입력선과 상기 제2 입력선 사이에 접속된 제5 스위치회로를 더 구비하는 것을 특징으로 하는 증폭회로.
  58. 제57항에 있어서,
    상기 제5 스위치회로는 n채널형의 제15 MOS트랜지스터와 p채널형의 제16 MOS트랜지스터중의 적어도 한쪽을 포함하는 것을 특징으로 하는 증폭회로.
  59. 제1항에 있어서,
    상기 제1 및 제2 출력선은 상기 제1 및 제2 중간선과 절연된 것을 특징으로 하는 증폭회로.
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