JP2905075B2 - プログラマブルコントローラおよびその排他制御交信方法 - Google Patents
プログラマブルコントローラおよびその排他制御交信方法Info
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/048—Monitoring; Safety
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- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0423—Input/output
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- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0421—Multiprocessor system
Description
【0001】
【産業上の利用分野】この発明は,プログラマブルコン
トローラに関し,特に,プログラマブルコントローラの
CPUユニットと複数のプログラム装置間における排他
制御交信方法に関するものである。
トローラに関し,特に,プログラマブルコントローラの
CPUユニットと複数のプログラム装置間における排他
制御交信方法に関するものである。
【0002】
【従来の技術】プログラマブルコントローラは,初期の
頃における単なるリレーの置き換えから,そのプログラ
ム性と,フレキシブル性により高機能,高性能な簡易コ
ンピュータシステムへと移行しつつある。それに伴い,
リレー制御部分の1つを取り上げても,単なる接点,コ
イルにとどまらず,微分,積分,反転等様々な機能や,
アナログ制御,位置決め処理等の制御も実行している。
アナログ制御,位置決め処理等の制御は主に特殊ユニッ
トが,リレー制御は主にCPUユニットがそれぞれ実行
する。
頃における単なるリレーの置き換えから,そのプログラ
ム性と,フレキシブル性により高機能,高性能な簡易コ
ンピュータシステムへと移行しつつある。それに伴い,
リレー制御部分の1つを取り上げても,単なる接点,コ
イルにとどまらず,微分,積分,反転等様々な機能や,
アナログ制御,位置決め処理等の制御も実行している。
アナログ制御,位置決め処理等の制御は主に特殊ユニッ
トが,リレー制御は主にCPUユニットがそれぞれ実行
する。
【0003】上記の機能に伴い,CPUユニットでは,
大規模な制御に対応するため,プログラムを格納するメ
モリ,すなわち,プログラムメモリを大幅に増加させ,
また,分散された生産ラインのような被制御対象を高速
に制御するため,さらには,システムを安価に構成し,
プログラムを簡単にするため,ネットワークを用いずに
増設した入出力ユニットあるいは特殊機能ユニットの制
御をバスを延長することにより直接実行するようになっ
た。しかしながら,ネットワークを用いずにバスの延長
先において,プログラムのモニタやアップロード/ダウ
ンロードを実行する手段はなく,CPUユニット本体に
接続されたプログラム装置に依存せざるを得なかった。
大規模な制御に対応するため,プログラムを格納するメ
モリ,すなわち,プログラムメモリを大幅に増加させ,
また,分散された生産ラインのような被制御対象を高速
に制御するため,さらには,システムを安価に構成し,
プログラムを簡単にするため,ネットワークを用いずに
増設した入出力ユニットあるいは特殊機能ユニットの制
御をバスを延長することにより直接実行するようになっ
た。しかしながら,ネットワークを用いずにバスの延長
先において,プログラムのモニタやアップロード/ダウ
ンロードを実行する手段はなく,CPUユニット本体に
接続されたプログラム装置に依存せざるを得なかった。
【0004】次に,CPUユニットとプログラム装置と
の交信方法について説明する。図6は,従来におけるプ
ログラマブルコントローラの概略的なシステム構成を示
すブロック図であり,図において,1はプログラマブル
コントローラ全体を制御するCPUユニット,2はCP
Uユニット1に対してプログラムをダウンロード/アッ
プロードし,また,プログラムのモニタを実行するプロ
グラム装置,3はCPUユニット1とプログラム装置2
を接続する通信ケーブル,4は入出力ユニットあるいは
特殊機能ユニット,5はCPUユニット1と入出力ユニ
ットあるいは特殊機能ユニット4により構成された基本
部と入出力ユニットあるいは特殊ユニット4により構成
された増設部OP1との間,あるいは同様の構成を持っ
た増設部相互間を接続する増設ケーブル,6は増設ケー
ブル5を接続するインターフェースユニットである。
の交信方法について説明する。図6は,従来におけるプ
ログラマブルコントローラの概略的なシステム構成を示
すブロック図であり,図において,1はプログラマブル
コントローラ全体を制御するCPUユニット,2はCP
Uユニット1に対してプログラムをダウンロード/アッ
プロードし,また,プログラムのモニタを実行するプロ
グラム装置,3はCPUユニット1とプログラム装置2
を接続する通信ケーブル,4は入出力ユニットあるいは
特殊機能ユニット,5はCPUユニット1と入出力ユニ
ットあるいは特殊機能ユニット4により構成された基本
部と入出力ユニットあるいは特殊ユニット4により構成
された増設部OP1との間,あるいは同様の構成を持っ
た増設部相互間を接続する増設ケーブル,6は増設ケー
ブル5を接続するインターフェースユニットである。
【0005】図7は,CPUユニット1とプログラム装
置2の接続構成を示すブロック図であり,図において,
増設バスは差動式ドライバ/レシーバ1aにより構成さ
れている。プログラム装置2内において,DTRはデー
タターミナルレディ,DSRはデータセットレディ,T
xDは送信データ,RxDは受信データである。また,
CPUユニット1のDTR,DSR,TxD,RxDは
通信ケーブル3を介してそれぞれプログラム装置2のD
SR,DTR,RxD,TxDに接続されている。
置2の接続構成を示すブロック図であり,図において,
増設バスは差動式ドライバ/レシーバ1aにより構成さ
れている。プログラム装置2内において,DTRはデー
タターミナルレディ,DSRはデータセットレディ,T
xDは送信データ,RxDは受信データである。また,
CPUユニット1のDTR,DSR,TxD,RxDは
通信ケーブル3を介してそれぞれプログラム装置2のD
SR,DTR,RxD,TxDに接続されている。
【0006】次に,動作について説明する。ここでは,
プログラム装置2がCPUユニット1にデータを送信
後,CPUユニット1からデータを受信するまでの動作
について説明する。CPUユニット1は通信が可能な状
態であれば,CPUユニット1のDTRを“ON”に
し,プログラム装置2からの受信が可能な状態に設定す
る。プログラム装置2は,プログラム装置2のDSRが
“ON”状態のとき,CPUユニット1と通信を実行す
るため,プログラム装置2のDTRを“ON”し,か
つ,プログラム装置2のDSRが“ON”であれば,通
信ケーブル3を介して,CPUユニット1にデータ(コ
マンド)TxDを送信する。このとき,CPUユニット
1は受け取ったデータ(コマンド)TxDに応じたデー
タRxDを通信ケーブル3を介して,プログラム装置2
に送信する。
プログラム装置2がCPUユニット1にデータを送信
後,CPUユニット1からデータを受信するまでの動作
について説明する。CPUユニット1は通信が可能な状
態であれば,CPUユニット1のDTRを“ON”に
し,プログラム装置2からの受信が可能な状態に設定す
る。プログラム装置2は,プログラム装置2のDSRが
“ON”状態のとき,CPUユニット1と通信を実行す
るため,プログラム装置2のDTRを“ON”し,か
つ,プログラム装置2のDSRが“ON”であれば,通
信ケーブル3を介して,CPUユニット1にデータ(コ
マンド)TxDを送信する。このとき,CPUユニット
1は受け取ったデータ(コマンド)TxDに応じたデー
タRxDを通信ケーブル3を介して,プログラム装置2
に送信する。
【0007】プログラム装置2は,データRxDを受け
取り,DTRを“OFF”にして送受信を終了する。も
し,プログラム装置2がプログラム装置2のDTRを
“ON”した後,プログラム装置2のDSRが“OF
F”であれば,他のプログラム装置が通信していると判
断し,プログラム装置2のDTRを“OFF”して通信
処理を終了する。
取り,DTRを“OFF”にして送受信を終了する。も
し,プログラム装置2がプログラム装置2のDTRを
“ON”した後,プログラム装置2のDSRが“OF
F”であれば,他のプログラム装置が通信していると判
断し,プログラム装置2のDTRを“OFF”して通信
処理を終了する。
【0008】図8は,プログラム装置2がCPUユニッ
ト1と交信するときのタイミングを示すタイミングチャ
ートであり,図におけるDTR,DSR,TxD,Rx
Dはプログラム装置2側から見た信号である。図に示す
ように,プログラム装置2はDSRが“ON”であるこ
とを確認(t1 )後,DTRを“ON”させ(t2 ),
さらに,DSRが“ON”であることを確認(t3 )
後,データの送受信を行っており,最後にDTRを“O
FF”にして(t4 )通信処理を完了する。
ト1と交信するときのタイミングを示すタイミングチャ
ートであり,図におけるDTR,DSR,TxD,Rx
Dはプログラム装置2側から見た信号である。図に示す
ように,プログラム装置2はDSRが“ON”であるこ
とを確認(t1 )後,DTRを“ON”させ(t2 ),
さらに,DSRが“ON”であることを確認(t3 )
後,データの送受信を行っており,最後にDTRを“O
FF”にして(t4 )通信処理を完了する。
【0009】図9〜図11は,上記動作を概略的に示し
たフローチャートである。すなわち,図9は,プログラ
ム装置2がCPUユニット1と交信するときのプログラ
ム装置2の動作を示すフローチャートであり,図10
は,CPUユニット1の電源ON時における動作を示す
フローチャートであり,図11は,図9に示したプログ
ラム装置2の通信処理に応じたCPUユニット1の通信
処理時における動作を示すフローチャートである。
たフローチャートである。すなわち,図9は,プログラ
ム装置2がCPUユニット1と交信するときのプログラ
ム装置2の動作を示すフローチャートであり,図10
は,CPUユニット1の電源ON時における動作を示す
フローチャートであり,図11は,図9に示したプログ
ラム装置2の通信処理に応じたCPUユニット1の通信
処理時における動作を示すフローチャートである。
【0010】図9に示すように,プログラム装置2は,
DSRが“ON”であるか否かを判断し(S11),
“OFF”であると判断した場合には,なんら処理を実
行せずに通信処理を終了させ,反対に,“ON”である
と判断した場合にはDTRを“ON”する(S12)。
次に,再び,DSRが“ON”であるか否かを判断し
(S13),“OFF”であると判断した場合には,D
TRを“OFF”して(S15),通信処理を終了す
る。また,“ON”であると判断した場合には,CPU
ユニット1に対してデータの送受信を行い(S14),
データの送受信終了後,DTRを“OFF”して(S1
5),通信処理を終了する。
DSRが“ON”であるか否かを判断し(S11),
“OFF”であると判断した場合には,なんら処理を実
行せずに通信処理を終了させ,反対に,“ON”である
と判断した場合にはDTRを“ON”する(S12)。
次に,再び,DSRが“ON”であるか否かを判断し
(S13),“OFF”であると判断した場合には,D
TRを“OFF”して(S15),通信処理を終了す
る。また,“ON”であると判断した場合には,CPU
ユニット1に対してデータの送受信を行い(S14),
データの送受信終了後,DTRを“OFF”して(S1
5),通信処理を終了する。
【0011】また,図10に示すように,CPUユニッ
ト1が,電源ON時において,イニシャル処理を実行し
(S16),その後,DTRを“ON”する(S1
7)。CPUユニット1がDTRを“ON”すると,C
PUユニット1のDTRに接続された,プログラム装置
2のDSRが“ON”となり,上記プログラム装置2の
通信処理が可能となる。
ト1が,電源ON時において,イニシャル処理を実行し
(S16),その後,DTRを“ON”する(S1
7)。CPUユニット1がDTRを“ON”すると,C
PUユニット1のDTRに接続された,プログラム装置
2のDSRが“ON”となり,上記プログラム装置2の
通信処理が可能となる。
【0012】さらに,図11に示すように,CPUユニ
ット1は,プログラム装置2からのデータ(コマンド)
の受信処理を実行し(S18),次に,プログラム装置
2に対する,データの送信処理を実行した(S19)
後,通信処理を終了する。
ット1は,プログラム装置2からのデータ(コマンド)
の受信処理を実行し(S18),次に,プログラム装置
2に対する,データの送信処理を実行した(S19)
後,通信処理を終了する。
【0013】その他,この発明に関連する参考技術文献
として,特開平3−57053号公報に開示されている
「通信処理装置のダウンロード制御方式」,特開平4−
207539号公報に開示されている「通信手段」,特
開平4−23539号公報に開示されている「伝送装置
集中状態管理方式」,特開平4−111642号公報に
開示されている「選択式同報通信方式」,特開平4−7
938号公報に開示されている「排他制御型通信機能付
き電子機器およびその機器を用いた通信システム」,特
開平3−57053号公報に開示されている「通信処理
装置のダウンロード制御方式」,特開昭61−1618
44号公報に開示されている「通信制御装置の制御方
式」,特開平2−208704号公報に開示されている
「プログラマブルコントローラのI/Oバス拡張装
置」,特開平2−224049号公報に開示されている
「プログラマブルコントローラにおけるI/Oバス拡張
装置」,特開平2−196315号公報に開示されてい
る「シーケンサのI/Oバッファ」,特開平2−196
306号公報に開示されている「シーケンサ」がある。
として,特開平3−57053号公報に開示されている
「通信処理装置のダウンロード制御方式」,特開平4−
207539号公報に開示されている「通信手段」,特
開平4−23539号公報に開示されている「伝送装置
集中状態管理方式」,特開平4−111642号公報に
開示されている「選択式同報通信方式」,特開平4−7
938号公報に開示されている「排他制御型通信機能付
き電子機器およびその機器を用いた通信システム」,特
開平3−57053号公報に開示されている「通信処理
装置のダウンロード制御方式」,特開昭61−1618
44号公報に開示されている「通信制御装置の制御方
式」,特開平2−208704号公報に開示されている
「プログラマブルコントローラのI/Oバス拡張装
置」,特開平2−224049号公報に開示されている
「プログラマブルコントローラにおけるI/Oバス拡張
装置」,特開平2−196315号公報に開示されてい
る「シーケンサのI/Oバッファ」,特開平2−196
306号公報に開示されている「シーケンサ」がある。
【0014】
【発明が解決しようとする課題】従来におけるプログラ
マブルコントローラにあっては,一般的に基本部と増設
部あるいは増設部相互間における距離が50m程度離れ
ているため,CPUユニット本体に対してプログラム装
置を1台のみ接続可能であり,そして,その1台に対す
る交信しかできなかった。したがって,バス延長された
増設部付近では,プログラム装置の接続および交信が不
可能であるため,バス延長され,かつ,分散された増設
部でのデバッグや保守も,必ずCPUユニットが装着さ
れている基本部まで出向かなければならず,作業効率が
悪いという問題点があった。
マブルコントローラにあっては,一般的に基本部と増設
部あるいは増設部相互間における距離が50m程度離れ
ているため,CPUユニット本体に対してプログラム装
置を1台のみ接続可能であり,そして,その1台に対す
る交信しかできなかった。したがって,バス延長された
増設部付近では,プログラム装置の接続および交信が不
可能であるため,バス延長され,かつ,分散された増設
部でのデバッグや保守も,必ずCPUユニットが装着さ
れている基本部まで出向かなければならず,作業効率が
悪いという問題点があった。
【0015】この発明は,上記のような問題点を解決す
るためになされたもので,バス延長され,かつ,分散さ
れた増設部におけるデバッグや保守も,その場において
プログラム装置を接続して実行でき,また,各分散され
た増設部にプログラム装置Nを接続させておき,必要に
応じてCPUユニットと交信するようにし,プログラム
のデバッグや保守の効率を上げ,全体的な作業効率を飛
躍的に向上させるプログラムコントローラおよびその排
他制御交信方法を得ることを目的とする。
るためになされたもので,バス延長され,かつ,分散さ
れた増設部におけるデバッグや保守も,その場において
プログラム装置を接続して実行でき,また,各分散され
た増設部にプログラム装置Nを接続させておき,必要に
応じてCPUユニットと交信するようにし,プログラム
のデバッグや保守の効率を上げ,全体的な作業効率を飛
躍的に向上させるプログラムコントローラおよびその排
他制御交信方法を得ることを目的とする。
【0016】
【課題を解決するための手段】上記の目的を達成するた
めに,請求項1に係るプログラムコントローラは,プロ
グラマブルコントローラを制御するCPUを有する基本
部すなわちCPUユニットと,前記CPUユニットに対
してプログラムのダウンロード,アップロードあるいは
モニタを行うプログラム装置と,前記基本部とバスによ
り接続されている入出力ユニットあるいは特殊機能ユニ
ットから構成される少なくとも1つの増設部とからなる
プログラマブルコントローラにおいて,前記基本部およ
び増設部それぞれにプログラム装置を接続するバス延長
手段と,前記バス延長手段に対して排他制御信号を発生
させる排他制御信号発生手段とを具備する構成とし,各
プログラム装置は,データセットレディ信号がONであ
ると判断した場合に,データターミナルレディ信号をO
Nし,前記排他制御信号発生手段を制御することにより
他のプログラム装置に対して排他制御を行い,その後,
再度,前記データセットレディ信号がONか否かを判断
し,ONであると判断した場合には,前記CPUユニッ
トに対してデータの送受信を行い,一方,ONでないと
判断した場合には,データの送受信を行わずに,前記デ
ータターミナルレディ信号をOFFするものである。
めに,請求項1に係るプログラムコントローラは,プロ
グラマブルコントローラを制御するCPUを有する基本
部すなわちCPUユニットと,前記CPUユニットに対
してプログラムのダウンロード,アップロードあるいは
モニタを行うプログラム装置と,前記基本部とバスによ
り接続されている入出力ユニットあるいは特殊機能ユニ
ットから構成される少なくとも1つの増設部とからなる
プログラマブルコントローラにおいて,前記基本部およ
び増設部それぞれにプログラム装置を接続するバス延長
手段と,前記バス延長手段に対して排他制御信号を発生
させる排他制御信号発生手段とを具備する構成とし,各
プログラム装置は,データセットレディ信号がONであ
ると判断した場合に,データターミナルレディ信号をO
Nし,前記排他制御信号発生手段を制御することにより
他のプログラム装置に対して排他制御を行い,その後,
再度,前記データセットレディ信号がONか否かを判断
し,ONであると判断した場合には,前記CPUユニッ
トに対してデータの送受信を行い,一方,ONでないと
判断した場合には,データの送受信を行わずに,前記デ
ータターミナルレディ信号をOFFするものである。
【0017】また,請求項2に係るプログラマブルコン
トローラの排他制御交信方法は,プログラマブルコント
ローラにおける各プログラム装置のデータセットレディ
信号がONか否かを判断し,ONであると判断した場合
には,前記プログラム装置のデータターミナルレディ信
号をONし,その後,再度,前記データセットレディ信
号がONか否かを判断し,ONではないと判断した場合
には,さらに,リトライn回実行したか否かを判断し,
リトライn回実行したと判断した場合には,データの送
受信を実行せずに,前記データターミナルレディ信号を
OFFするものである。
トローラの排他制御交信方法は,プログラマブルコント
ローラにおける各プログラム装置のデータセットレディ
信号がONか否かを判断し,ONであると判断した場合
には,前記プログラム装置のデータターミナルレディ信
号をONし,その後,再度,前記データセットレディ信
号がONか否かを判断し,ONではないと判断した場合
には,さらに,リトライn回実行したか否かを判断し,
リトライn回実行したと判断した場合には,データの送
受信を実行せずに,前記データターミナルレディ信号を
OFFするものである。
【0018】また,請求項3に係るプログラムコントロ
ーラにおいて,前記再度の判断で前記データセットレデ
ィ信号がONでないと判断した場合には,さらに,リト
ライをn回実行したか否かを判断し,リトライをn回実
行したのであれば,データの送受信を行わずに,前記デ
ータターミナルレディ信号をOFFするものである。
ーラにおいて,前記再度の判断で前記データセットレデ
ィ信号がONでないと判断した場合には,さらに,リト
ライをn回実行したか否かを判断し,リトライをn回実
行したのであれば,データの送受信を行わずに,前記デ
ータターミナルレディ信号をOFFするものである。
【0019】
【作用】この発明に係るプログラマブルコントローラ
(請求項1,請求項3)は,バス延長され,かつ,分散
された増設部に,それぞれプログラム装置を接続し,接
続された複数のプログラム装置が相互に排他制御信号発
生手段から出力される排他制御信号に基づいて排他制御
されながら1台のCPUユニットと交信する。
(請求項1,請求項3)は,バス延長され,かつ,分散
された増設部に,それぞれプログラム装置を接続し,接
続された複数のプログラム装置が相互に排他制御信号発
生手段から出力される排他制御信号に基づいて排他制御
されながら1台のCPUユニットと交信する。
【0020】また,この発明に係るプログラマブルコン
トローラの排他制御交信方法(請求項2)は,バス延長
され,かつ,分散された増設部に,それぞれプログラム
装置を接続し,接続された複数のプログラム装置が相互
に排他制御されながら1台のCPUユニットと交信す
る。
トローラの排他制御交信方法(請求項2)は,バス延長
され,かつ,分散された増設部に,それぞれプログラム
装置を接続し,接続された複数のプログラム装置が相互
に排他制御されながら1台のCPUユニットと交信す
る。
【0021】
【実施例】以下,この発明に係るプログラマブルコント
ローラおよびその排他制御交信方法の実施例を図面に基
づいて説明する。図1は,この発明に係るプログラマブ
ルコントローラの概略的なシステム構成を示すブロック
図であり,図において,1はプログラマブルコントロー
ラ全体を制御するCPUユニット,2a〜2cはCPU
ユニット1に対してプログラムをダウンロード/アップ
ロードし,また,プログラムのモニタを実行するプログ
ラム装置,3はCPUユニット1とプログラム装置2a
〜2c,あるいは増設インターフェース(以下,増設I
/Fという)ユニット6a〜6cとプログラム装置2a
〜2cをそれぞれ接続する通信ケーブルである。
ローラおよびその排他制御交信方法の実施例を図面に基
づいて説明する。図1は,この発明に係るプログラマブ
ルコントローラの概略的なシステム構成を示すブロック
図であり,図において,1はプログラマブルコントロー
ラ全体を制御するCPUユニット,2a〜2cはCPU
ユニット1に対してプログラムをダウンロード/アップ
ロードし,また,プログラムのモニタを実行するプログ
ラム装置,3はCPUユニット1とプログラム装置2a
〜2c,あるいは増設インターフェース(以下,増設I
/Fという)ユニット6a〜6cとプログラム装置2a
〜2cをそれぞれ接続する通信ケーブルである。
【0022】また,4は入出力ユニットあるいは特殊機
能ユニット,5はCPUユニット1と入出力ユニットあ
るいは特殊機能ユニット4により構成された基本部と入
出力ユニットあるいは特殊機能ユニット4により構成さ
れた増設部OP1間や同様の構成を持った増設部相互間
を増設I/Fユニット6a〜6c経由で接続する増設ケ
ーブル,6a〜6cは基本部と増設部OP1間や増設部
相互間を接続し,かつ,プログラム装置2a〜2cと基
本部,各増設部を通信ケーブル3を介して接続する増設
I/Fユニットである。
能ユニット,5はCPUユニット1と入出力ユニットあ
るいは特殊機能ユニット4により構成された基本部と入
出力ユニットあるいは特殊機能ユニット4により構成さ
れた増設部OP1間や同様の構成を持った増設部相互間
を増設I/Fユニット6a〜6c経由で接続する増設ケ
ーブル,6a〜6cは基本部と増設部OP1間や増設部
相互間を接続し,かつ,プログラム装置2a〜2cと基
本部,各増設部を通信ケーブル3を介して接続する増設
I/Fユニットである。
【0023】図2は,プログラム装置2a〜2cと増設
I/Fユニット6a〜6cを通信ケーブル3を介して接
続し,さらに,CPUユニット1に接続するシステム構
成を示すブロック図であり,7a〜7cは増設I/Fユ
ニット6a〜6c内に設けられ,各プログラム装置2a
〜2cにおいて排他制御交信するための排他制御信号発
生回路である。また,プログラム装置2a〜2cのDT
R,DSRは排他制御信号発生回路7a〜7cを介し
て,CPUユニット1のDSR,DTRに接続され,プ
ログラム装置2a〜2cのTxD,RxDはCPUユニ
ット1のRxD,TxDに接続される。
I/Fユニット6a〜6cを通信ケーブル3を介して接
続し,さらに,CPUユニット1に接続するシステム構
成を示すブロック図であり,7a〜7cは増設I/Fユ
ニット6a〜6c内に設けられ,各プログラム装置2a
〜2cにおいて排他制御交信するための排他制御信号発
生回路である。また,プログラム装置2a〜2cのDT
R,DSRは排他制御信号発生回路7a〜7cを介し
て,CPUユニット1のDSR,DTRに接続され,プ
ログラム装置2a〜2cのTxD,RxDはCPUユニ
ット1のRxD,TxDに接続される。
【0024】図3は,上記排他制御信号発生回路7a〜
7cの内容を示すブロック図であり,排他制御信号発生
回路7a〜7cにおいて,30はプルダウン抵抗,3
1,32はANDゲート,33はORゲート,34,3
5,36はNOTゲート(インバータ),37はプルア
ップ抵抗である。
7cの内容を示すブロック図であり,排他制御信号発生
回路7a〜7cにおいて,30はプルダウン抵抗,3
1,32はANDゲート,33はORゲート,34,3
5,36はNOTゲート(インバータ),37はプルア
ップ抵抗である。
【0025】次に,排他制御信号発生回路7a〜7cの
動作について説明する。プログラム装置2a〜2c側か
ら見たDTRにプルダウン抵抗30を接続し,その信号
とプログラム装置2a〜2c側から見たDSRをAND
ゲート31に入力し,該ANDゲート31からの出力信
号をNOTゲート36に入力し,さらにその出力にプル
アップ抵抗37を接続して出力する。また,上記AND
ゲート31からの出力信号をNOTゲート35に接続
し,さらに,上記NOTゲート36からの出力信号と,
上記ANDゲート31からの出力信号をORゲート33
に入力し,該ORゲート33からの出力信号と,プログ
ラマブルコントローラ側から見たDTRをANDゲート
32に入力し,該ANDゲート32からの出力信号をプ
ログラム装置2a〜2c側から見たDSRに接続し,プ
ログラム装置2a〜2c側から見たDTRを入力したA
NDゲート31のもう一方として入力し,該ANDゲー
ト31およびNOTゲート36を介した信号を出力す
る。
動作について説明する。プログラム装置2a〜2c側か
ら見たDTRにプルダウン抵抗30を接続し,その信号
とプログラム装置2a〜2c側から見たDSRをAND
ゲート31に入力し,該ANDゲート31からの出力信
号をNOTゲート36に入力し,さらにその出力にプル
アップ抵抗37を接続して出力する。また,上記AND
ゲート31からの出力信号をNOTゲート35に接続
し,さらに,上記NOTゲート36からの出力信号と,
上記ANDゲート31からの出力信号をORゲート33
に入力し,該ORゲート33からの出力信号と,プログ
ラマブルコントローラ側から見たDTRをANDゲート
32に入力し,該ANDゲート32からの出力信号をプ
ログラム装置2a〜2c側から見たDSRに接続し,プ
ログラム装置2a〜2c側から見たDTRを入力したA
NDゲート31のもう一方として入力し,該ANDゲー
ト31およびNOTゲート36を介した信号を出力す
る。
【0026】また,ANDゲート31からの出力信号を
プログラマブルコントローラ側から見たDSRに接続
し,その制御信号としてNOTゲート34からの出力信
号を接続し,同様に,NOTゲート34からの出力信号
をプログラム装置側から見たTxDの制御信号およびプ
ログラマブルコントローラ側から見たRxDの制御信号
として接続し,プログラマブルコントローラ側から見た
DTRを排他制御信号発生回路7a〜7cに入力し,プ
ログラマブルコントローラ側から見たTxDをプログラ
ム装置2a〜2c側から見たRxDに接続する。
プログラマブルコントローラ側から見たDSRに接続
し,その制御信号としてNOTゲート34からの出力信
号を接続し,同様に,NOTゲート34からの出力信号
をプログラム装置側から見たTxDの制御信号およびプ
ログラマブルコントローラ側から見たRxDの制御信号
として接続し,プログラマブルコントローラ側から見た
DTRを排他制御信号発生回路7a〜7cに入力し,プ
ログラマブルコントローラ側から見たTxDをプログラ
ム装置2a〜2c側から見たRxDに接続する。
【0027】次に,全体的な動作について説明する。増
設I/Fユニット6aに接続されたプログラム装置2a
がCPUユニット1と交信する場合を例にとって説明す
る。この場合,まず,プログラム装置2aはDSRが
“ON”であるか否かを確認する。そして,DSRが
“ON”であれば,DTRを“ON”し,さらに,DS
Rが“ON”であれば,データの送信,受信を実行す
る。送受信が完了したあと,DTRを“OFF”にし
て,交信を終了する。
設I/Fユニット6aに接続されたプログラム装置2a
がCPUユニット1と交信する場合を例にとって説明す
る。この場合,まず,プログラム装置2aはDSRが
“ON”であるか否かを確認する。そして,DSRが
“ON”であれば,DTRを“ON”し,さらに,DS
Rが“ON”であれば,データの送信,受信を実行す
る。送受信が完了したあと,DTRを“OFF”にし
て,交信を終了する。
【0028】プログラム装置2a〜2cの動作は,従来
例と同じであるが,DTR,DSRが排他制御信号発生
回路7a〜7cによって排他制御信号となる。すなわ
ち,CPUユニット1のDTRが,排他制御信号発生回
路内7a〜7cにおいてCEN(排他制御信号)とAN
Dになっているため,CPUユニット1のDTRが“O
N”し,かつ,CENも“ON”することで,増設I/
Fユニット6a〜6c内におけるDSRを“ON”す
る。このCENは,各増設I/Fユニット6a〜6cの
排他制御信号発生回路7a〜7c相互間においてワイヤ
ードOR接続されており,それぞれは,プログラム装置
2a〜2cのDTRに接続されている。したがって,例
えば,プログラム装置2aがDTRを“ON”するとC
ENが“OFF”する,と同時に,CPUユニット1の
DTRが“ON”であるなら,プログラム装置2aのD
SRは“ON”となっている。
例と同じであるが,DTR,DSRが排他制御信号発生
回路7a〜7cによって排他制御信号となる。すなわ
ち,CPUユニット1のDTRが,排他制御信号発生回
路内7a〜7cにおいてCEN(排他制御信号)とAN
Dになっているため,CPUユニット1のDTRが“O
N”し,かつ,CENも“ON”することで,増設I/
Fユニット6a〜6c内におけるDSRを“ON”す
る。このCENは,各増設I/Fユニット6a〜6cの
排他制御信号発生回路7a〜7c相互間においてワイヤ
ードOR接続されており,それぞれは,プログラム装置
2a〜2cのDTRに接続されている。したがって,例
えば,プログラム装置2aがDTRを“ON”するとC
ENが“OFF”する,と同時に,CPUユニット1の
DTRが“ON”であるなら,プログラム装置2aのD
SRは“ON”となっている。
【0029】また,CENを“OFF”することによ
り,排他制御信号発生回路7a〜7c内においてプログ
ラム装置2b,2cのDSRを“OFF”することにな
り,排他制御が可能となる。ここで,プログラム装置2
b,2cはあらかじめDTRが“OFF”状態でDSR
が“ON”であるかを確認するため,排他制御信号発生
回路7a〜7c内においてCENとプログラム装置2
b,2cからのDTRのORが“OFF”となってい
る。また,プログラム装置2aがDTRを“OFF”す
ることにより,CENを“ON”させ,プログラム装置
2a〜2cのDTR制御可能状態となる。
り,排他制御信号発生回路7a〜7c内においてプログ
ラム装置2b,2cのDSRを“OFF”することにな
り,排他制御が可能となる。ここで,プログラム装置2
b,2cはあらかじめDTRが“OFF”状態でDSR
が“ON”であるかを確認するため,排他制御信号発生
回路7a〜7c内においてCENとプログラム装置2
b,2cからのDTRのORが“OFF”となってい
る。また,プログラム装置2aがDTRを“OFF”す
ることにより,CENを“ON”させ,プログラム装置
2a〜2cのDTR制御可能状態となる。
【0030】図4は,上記の例によるプログラム装置2
aのタイミングチャートを示す。DTR,DSR,Tx
D,RxDはプログラム装置2a側からの信号を示す。
すなわち,DSRが“ON”状態のとき(t5 ),DT
Rを“ON”する(t6 )と,CENを“OFF”させ
(t7 ),さらに,DSRを“ON”状態に保持する
(t8 )。その状態において,プログラム装置2aとC
PUユニット1はデータ交信を実行する。データ交信終
了後,DTRを“OFF”させる(t9 )とDSRが1
度“OFF”となる(t10)が,CENが“ON”とな
る(t11)ため,DSRは再び“ON”となり
(t12),通信可能状態となる。
aのタイミングチャートを示す。DTR,DSR,Tx
D,RxDはプログラム装置2a側からの信号を示す。
すなわち,DSRが“ON”状態のとき(t5 ),DT
Rを“ON”する(t6 )と,CENを“OFF”させ
(t7 ),さらに,DSRを“ON”状態に保持する
(t8 )。その状態において,プログラム装置2aとC
PUユニット1はデータ交信を実行する。データ交信終
了後,DTRを“OFF”させる(t9 )とDSRが1
度“OFF”となる(t10)が,CENが“ON”とな
る(t11)ため,DSRは再び“ON”となり
(t12),通信可能状態となる。
【0031】図5は,上記動作を概略的に説明したフロ
ーチャートである。すなわち,図5は,プログラム装置
2aがCPUユニット1と交信するときの,プログラム
装置2aの動作を示すフローチャートである。CPUユ
ニット1の電源ON時の処理およびプログラム装置2の
通信状態に応じたCPUユニット1の通信処理時におけ
る処理は上記従来例において示した図10,図11と同
様である。
ーチャートである。すなわち,図5は,プログラム装置
2aがCPUユニット1と交信するときの,プログラム
装置2aの動作を示すフローチャートである。CPUユ
ニット1の電源ON時の処理およびプログラム装置2の
通信状態に応じたCPUユニット1の通信処理時におけ
る処理は上記従来例において示した図10,図11と同
様である。
【0032】図5に示すように,プログラム装置2a
は,DSRが“ON”であるか否かを判断し(S1),
“OFF”であると判断した場合には,なんら処理を実
行せずに通信処理を終了させ,“ON”であれば,DT
Rを“ON”する(S2)。次に,再びDSRが“O
N”であるか否かを判断し(S3),“OFF”である
と判断した場合には,n回リトライしたか否かを判断し
(S6),n回リトライしていないと判断した場合に
は,上記ステップS3に戻り,反対に,n回リトライし
たと判断した場合には,DTRを“OFF”して(S
5),通信処理を終了する。また,上記ステップS3に
おいて,DSRが“ON”であると判断した場合には,
CPUユニット1に対し,データの送受信を行い(S
4),データの送受信終了後,DTRを“OFF”し
(S5),通信処理を終了する。
は,DSRが“ON”であるか否かを判断し(S1),
“OFF”であると判断した場合には,なんら処理を実
行せずに通信処理を終了させ,“ON”であれば,DT
Rを“ON”する(S2)。次に,再びDSRが“O
N”であるか否かを判断し(S3),“OFF”である
と判断した場合には,n回リトライしたか否かを判断し
(S6),n回リトライしていないと判断した場合に
は,上記ステップS3に戻り,反対に,n回リトライし
たと判断した場合には,DTRを“OFF”して(S
5),通信処理を終了する。また,上記ステップS3に
おいて,DSRが“ON”であると判断した場合には,
CPUユニット1に対し,データの送受信を行い(S
4),データの送受信終了後,DTRを“OFF”し
(S5),通信処理を終了する。
【0033】上記実施例にあっては,データの送受信に
ついて説明したが,制御コマンドのハンドシェイクのみ
でもよく,N台のプログラム装置が1台のCPUユニッ
トに対して接続され,かつ,同時に1台のみ交信する場
合であれば,交信の種類は問わない。
ついて説明したが,制御コマンドのハンドシェイクのみ
でもよく,N台のプログラム装置が1台のCPUユニッ
トに対して接続され,かつ,同時に1台のみ交信する場
合であれば,交信の種類は問わない。
【0034】
【発明の効果】以上のように,この発明に係るプログラ
マブルコントローラによれば,バス延長され,かつ,分
散された増設部に,それぞれプログラム装置を接続し,
接続された複数のプログラム装置が相互に排他制御信号
発生手段から出力される排他制御信号に基づいて排他制
御されながら1台のCPUユニットと交信するため,プ
ログラムのデバッグや保守の効率を上げ,全体的な作業
効率を飛躍的に向上させることができる。
マブルコントローラによれば,バス延長され,かつ,分
散された増設部に,それぞれプログラム装置を接続し,
接続された複数のプログラム装置が相互に排他制御信号
発生手段から出力される排他制御信号に基づいて排他制
御されながら1台のCPUユニットと交信するため,プ
ログラムのデバッグや保守の効率を上げ,全体的な作業
効率を飛躍的に向上させることができる。
【0035】また,プログラマブルコントローラの排他
制御交信方法によれば,バス延長され,かつ,分散され
た増設部に,それぞれプログラム装置を接続し,接続さ
れた複数のプログラム装置が相互に排他制御されながら
1台のCPUユニットと交信するため,プログラムのデ
バッグや保守の効率を向上させることができる。
制御交信方法によれば,バス延長され,かつ,分散され
た増設部に,それぞれプログラム装置を接続し,接続さ
れた複数のプログラム装置が相互に排他制御されながら
1台のCPUユニットと交信するため,プログラムのデ
バッグや保守の効率を向上させることができる。
【図1】この発明に係るプログラマブルコントローラの
概略的なシステム構成を示すブロック図である。
概略的なシステム構成を示すブロック図である。
【図2】この発明に係るプログラム装置,増設I/Fユ
ニット,CPUユニットの接続状態を示すブロック図で
ある。
ニット,CPUユニットの接続状態を示すブロック図で
ある。
【図3】図2に示した排他制御信号発生回路の概略構成
を示す回路図である。
を示す回路図である。
【図4】この発明に係るプログラム装置の交信時におけ
るタイミングを示すタイミングチャートである。
るタイミングを示すタイミングチャートである。
【図5】この発明に係るプログラマブルコントローラの
排他制御交信動作を示すフローチャートである。
排他制御交信動作を示すフローチャートである。
【図6】従来におけるプログラマブルコントローラの概
略的なシステム構成を示すブロック図である。
略的なシステム構成を示すブロック図である。
【図7】従来におけるプログラム装置,CPUユニット
の接続状態を示すブロック図である。
の接続状態を示すブロック図である。
【図8】従来におけるプログラム装置の交信時における
タイミングを示すタイミングチャートである。
タイミングを示すタイミングチャートである。
【図9】従来におけるプログラム装置の通信処理動作を
示すフローチャートである。
示すフローチャートである。
【図10】従来におけるCPUユニットの電源ON動作
を示すフローチャートである。
を示すフローチャートである。
【図11】従来におけるCPUユニットの通信処理動作
を示すフローチャートである。
を示すフローチャートである。
1 CPUユニット 2a〜2c プログラム装置 3 通信ケーブル 4 入出力ユニットあるいは特殊機能ユニット 5 増設ケーブル 6a〜6c 増設I/Fユニット 7 排他制御信号発生回路
Claims (3)
- 【請求項1】 プログラマブルコントローラを制御する
CPUを有する基本部すなわちCPUユニットと,前記
CPUユニットに対してプログラムのダウンロード,ア
ップロードあるいはモニタを行うプログラム装置と,前
記基本部とバスにより接続されている入出力ユニットあ
るいは特殊機能ユニットから構成される少なくとも1つ
の増設部とからなるプログラマブルコントローラにおい
て,前記基本部および増設部それぞれにプログラム装置
を接続するバス延長手段と,前記バス延長手段に対して
排他制御信号を発生させる排他制御信号発生手段とを具
備し, 各プログラム装置は,データセットレディ信号がONで
あると判断した場合に,データターミナルレディ信号を
ONし,前記排他制御信号発生手段を制御することによ
り他のプログラム装置に対して排他制御を行い, その後,再度,前記データセットレディ信号がONか否
かを判断し,ONであると判断した場合には,前記CP
Uユニットに対してデータの送受信を行い, 一方,ONでないと判断した場合には,データの送受信
を行わずに,前記データターミナルレディ信号をOFF
することを特徴とするプログラマブルコントローラ。 - 【請求項2】 プログラマブルコントローラにおける各
プログラム装置のデータセットレディ信号がONか否か
を判断し,ONであると判断した場合には,前記プログ
ラム装置のデータターミナルレディ信号をONし,その
後,再度,前記データセットレディ信号がONか否かを
判断し,ONではないと判断した場合には,さらに,リ
トライn回実行したか否かを判断し,リトライn回実行
したと判断した場合には,データの送受信を実行せず
に,前記データターミナルレディ信号をOFFすること
を特徴とするプログラマブルコントローラの排他制御交
信方法。 - 【請求項3】 前記再度の判断において,前記データセ
ットレディ信号がONでないと判断した場合には, さらに,リトライをn回実行したか否かを判断し,リト
ライをn回実行したのであれば,データの送受信を行わ
ずに,前記データターミナルレディ信号をOF Fするこ
とを特徴とする請求項1記載のプログラマブルコントロ
ーラ。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5338340A JP2905075B2 (ja) | 1993-12-28 | 1993-12-28 | プログラマブルコントローラおよびその排他制御交信方法 |
KR1019940037382A KR0146623B1 (ko) | 1993-12-28 | 1994-12-27 | 프로그래머블콘트롤러 및 그 배타제어교신방법 |
GB9426283A GB2285324B (en) | 1993-12-28 | 1994-12-28 | Programmable controller and exclusive control communicating method therefor |
DE4446958A DE4446958A1 (de) | 1993-12-28 | 1994-12-28 | Programmierbare Steuerung und zugehöriges Kommunikationsverfahren mit exklusiver Steuerung |
US08/643,608 US5712781A (en) | 1993-12-28 | 1996-05-06 | Programmable controller and exclusive control communicating method therefor |
US08/859,364 US5774354A (en) | 1993-12-28 | 1997-05-20 | Programmable controller and exclusive control communicating method therefor |
HK98110343A HK1009656A1 (en) | 1993-12-28 | 1998-09-01 | Programmable controller and exclusive control communicating method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5338340A JP2905075B2 (ja) | 1993-12-28 | 1993-12-28 | プログラマブルコントローラおよびその排他制御交信方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07200010A JPH07200010A (ja) | 1995-08-04 |
JP2905075B2 true JP2905075B2 (ja) | 1999-06-14 |
Family
ID=18317238
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5338340A Expired - Lifetime JP2905075B2 (ja) | 1993-12-28 | 1993-12-28 | プログラマブルコントローラおよびその排他制御交信方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US5712781A (ja) |
JP (1) | JP2905075B2 (ja) |
KR (1) | KR0146623B1 (ja) |
DE (1) | DE4446958A1 (ja) |
GB (1) | GB2285324B (ja) |
HK (1) | HK1009656A1 (ja) |
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KR100395743B1 (ko) * | 1995-10-27 | 2003-11-28 | 삼성중공업 주식회사 | 분산제어시스템과하이브레인프로그래머블로직컨트롤러의인터페이스방법 |
ID26398A (id) | 1998-03-16 | 2000-12-21 | Jazio Inc | Pensinyalan kecepatan tinggi untuk antar-muka sirkuit vlsi cmos |
US6160423A (en) * | 1998-03-16 | 2000-12-12 | Jazio, Inc. | High speed source synchronous signaling for interfacing VLSI CMOS circuits to transmission lines |
US6327205B1 (en) | 1998-03-16 | 2001-12-04 | Jazio, Inc. | Signal latching of high bandwidth DRAM arrays when skew between different components is higher than signal rate |
US7123660B2 (en) * | 2001-02-27 | 2006-10-17 | Jazio, Inc. | Method and system for deskewing parallel bus channels to increase data transfer rates |
DE10142516B4 (de) * | 2001-08-30 | 2005-04-14 | Fresenius Medical Care Deutschland Gmbh | Medizinisches Gerät mit automatisierter Datenaktualisierung |
US7117282B1 (en) * | 2004-04-26 | 2006-10-03 | Dgi Creations, Llc | Method and apparatus for active isolation of communications ports |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61161844A (ja) * | 1985-01-11 | 1986-07-22 | Nec Corp | 通信制御装置の制御方式 |
US4876664A (en) * | 1987-08-26 | 1989-10-24 | Allen-Bradley Company, Inc. | Programmable controller with a dual intermodule message system |
CA1314965C (en) * | 1988-03-01 | 1993-03-23 | Gerald Molnar | Data interface for telephone system |
JPH02196315A (ja) * | 1989-01-26 | 1990-08-02 | Matsushita Electric Works Ltd | シーケンサのi/oバッファ |
JPH02196306A (ja) * | 1989-01-26 | 1990-08-02 | Matsushita Electric Works Ltd | シーケンサ |
JPH02208704A (ja) * | 1989-02-09 | 1990-08-20 | Sharp Corp | プログラマブルコントローラのi/oバス拡張装置 |
JP2534765B2 (ja) * | 1989-02-23 | 1996-09-18 | シャープ株式会社 | プログラマブルコントロ―ラにおけるi/oバス拡張装置 |
US5029168A (en) * | 1989-02-27 | 1991-07-02 | Acer Incorporated | Multiplexing communication card and scanning method for run-in testing |
JPH0357053A (ja) * | 1989-07-25 | 1991-03-12 | Nec Corp | 通信処理装置のダウンロード制御方式 |
JPH047938A (ja) * | 1990-04-25 | 1992-01-13 | Matsushita Electric Ind Co Ltd | 排他制御型通信機能付き電子機器およびその機器を用いた通信システム |
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JPH0423539A (ja) * | 1990-05-18 | 1992-01-27 | Fujitsu Ltd | 伝送装置集中状態管理方式 |
US5149945A (en) * | 1990-07-05 | 1992-09-22 | Micro Card Technologies, Inc. | Method and coupler for interfacing a portable data carrier with a host processor |
JPH0779346B2 (ja) * | 1990-08-31 | 1995-08-23 | 株式会社シーエーティブイ基盤技術研究所 | 選択式同報通信方式 |
US5313642A (en) * | 1990-10-03 | 1994-05-17 | Seagull Scientific Systems, Inc. | Power interface for peripheral devices |
JPH04207539A (ja) * | 1990-11-30 | 1992-07-29 | Honda Motor Co Ltd | 通信手段 |
US5347545A (en) * | 1991-01-25 | 1994-09-13 | Fujitsu Limited | Multi-terminal communication equipment for smoothly and correctly communicating data between a plurality of terminal equipments |
US5349685A (en) * | 1992-05-05 | 1994-09-20 | The United States Of America As Represented By The Secretary Of The Navy | Multipurpose bus interface utilizing a digital signal processor |
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1993
- 1993-12-28 JP JP5338340A patent/JP2905075B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-27 KR KR1019940037382A patent/KR0146623B1/ko not_active IP Right Cessation
- 1994-12-28 DE DE4446958A patent/DE4446958A1/de not_active Withdrawn
- 1994-12-28 GB GB9426283A patent/GB2285324B/en not_active Expired - Fee Related
-
1996
- 1996-05-06 US US08/643,608 patent/US5712781A/en not_active Expired - Fee Related
-
1997
- 1997-05-20 US US08/859,364 patent/US5774354A/en not_active Expired - Fee Related
-
1998
- 1998-09-01 HK HK98110343A patent/HK1009656A1/xx not_active IP Right Cessation
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JPH07200010A (ja) | 1995-08-04 |
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US5712781A (en) | 1998-01-27 |
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GB2285324B (en) | 1998-05-06 |
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