JPH02196315A - シーケンサのｉ／ｏバッファ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はシーケンサのＩ／Ｏバッファに関するものであ
る。

［従来の技術］ ラック式のシケンザは、シケンサの演算処理部ＣＰＵを
搭載した基本ラックＡのＩ／Ｏバスに対してＩｌｏを搭
載した増設ラックＢｌｌ　Ｂ２の■／○バスを第６図に
示すように数／Ｏｍの増設ケーブルＬｌ、Ｌ２・・・を
介して接続して使用することが従来あった。

［発明が解決しようとする課題］ ところで増設ケーブルＬ、、Ｌ２を用いて増設ラックＢ
、、Ｂ２を接続する場合、増設ケーブルＬＬ２の長さが
長くなるに従って浮遊容量を中心とした遅延要素の影響
を受けることなり、バッファＩＣ２の閾値付近での信号
波形が大きく歪み、ノ／イズに対するマージンも極端に
減少するという問題があった。例えは第７図＜ａ）に示
す基本ラックＡのＩ／ＯバッファＩＣ，の出力に対して
、番後の増設ラックＢ２のＩ／’Ｏバッファ■Ｃ２の入
力は第７図（ｂ）に示すように歪みが大きくなり、閾値
付近では波形が鈍っている。またＩ／ＯバッファＩＣ，
とＩ／Ｏバッファ■Ｃ２の送受信端では伝送遅延時間ｔ
も図示するように大きくなり、アクセスタイムが短いと
きはデータの転送が出来なくなるという問題もあった。

このような問題点を解決する場合デジタルＩＣではＣＭ
ＯＳレベル同士、ＴＴＬレベル同士の組み合わせとなる
ため、実現が難しく、伝送用として設計されたリニアＩ
Ｃを使用していたか、リニアＩＣのコストはデジタルＩ
Ｃに比へて／Ｏ倍以上もコストが高く、また部品点数も
多くなり、またインピーダンス整合も必要となって、こ
のため消費電力も大きくなるという問題があった。

本発明は上述の問題点に鑑みて為されたもので、その目
的するところは増設ケーブルが数／Ｏｍｔで延ばされて
も、波形歪みや、伝送遅延が少なく、しかも製作コス）
〜が安価で、高い信頼性も得られるというシーケンサの
Ｉ／’Ｏバッファを提供するにある。

［発明の課題を解決する手段」 本発明はシーケンサの基本ラックのＩ／Ｏバスと増設ラ
ックとを増設ケーブルを介して接続する際に用いられる
シーケンサの■／○バッファにおいて、入力７則をＴＴ
Ｌレベルとし、出力１則をＣＭＯＳレベルとした入出力
を持つものである。

［作用］ 本発明の■／○バッファははシーケンサの基本ラックの
■／○ハスと増設ラックとを増設ケーブルを介して接続
する際に用いられるシーケンサの■／○バッファにおい
て、入力側をＴ　Ｔ　Ｌレベルとし、出力側をＣＭＯＳ
レベルとした入出力を持つから、入出力のノイズマージ
ンも大きくとれ、しかも伝送速度の低下や波形歪みもな
くなり信頼性も高くなる。

［実施例コ 第１図は実施例の回路構成を示しており、内部回路］の
入力側にはコンパレータ２を、出力側にはＣ０Ｍ５バツ
フア３を配置し、コンパレータ２の基準電圧を抵抗Ｒ＋
、Ｒ２て設定することによりバイポーラのＴＴＬレヘレ
ベ１．３Ｖの閾値）の入力を実現している。尚出力側に
は保護クランプタイオードＤ、、Ｄ２が接続しである。

またＩＣ化する場合にはゲートアレイて実現可能な内部
構成とする。

第２図は］゛ＴレレベのＣＭＯＳバッファ４を入力側に
配置した場合の実施例を示しており、この実施例の場合
に入力側にも保護クランプダイオ−ＦＤ３．Ｄ（か設け
られている。

第３図は入力側の保護クランプタイオートＤ３゜Ｄ、を
無くした場合の例である。

第２図の実施例のように入力側に保護クランプダイオー
ドＤ、　　Ｃ２が挿入されているＩＣを使用している場
合、第５図に示ずように例えばＩＣ８の５■の電源Ｅ。

を切った場合、左側のＩＣｏ’の５ｖの電源Ｅ。′と、
ＩＣ８’の内部回路と、増設ケーブルＬと、右側の丁Ｃ
８の保護クランプダイオードＤ３と、インピーダンスＺ
と、増設ケーブルＩ−の共通線と、電源Ｅ。′とて回り
込み回路が形成される恐れがあるため、第４図に示すよ
うにＩＣｏ、ＴＣ８′の電源端に並列にツェナーダイオ
ードＺ　Ｄ　ｏ　、　Ｚ　Ｄ　ｏ　’を夫々接続し、電
源Ｅｏ、Ｅ。

を逆流防止用ダイオードＤ。、　Ｄ。’を介して上記電
源端に接続すれば回り込みか防止できる。

［発明の効果］ 本発明はシーケンサの基本ラックのＩ／Ｏバスと増設ラ
ックのＩ／Ｏバスとを増設ケーブルを介して接続する際
に用いられるシーケンサのＩ／Ｏバッファにおいて、入
力側をＴＴＬレベルとし、出力側をＣＭＯＳレベルとし
た入出力を持つシーケンサの基本ラックの■／○バスと
増設ラックとを増設ケーブルを介して接続する際に用い
られるシーケンサのＩ／Ｏバッファにおいて、入力側を
ＴＴＩ−レベルとし、出力側をＣＭＯＳレベルとした入
出力を持つから、入出力のノイズマージンも大きくとれ
、しかも伝送速度の低下や波形歪みもなくなって信頼性
も高くなり、結果増設ケーブルを数／Ｏ　ｍまて延長す
ることもてき、また遠方の監視制御が可能となり、しか
もコス１〜もデジタルＩＣ程度で製作てき、更にＣＭＯ
３のゲートアレイを使用することにより、インピーダン
スの整きも不要で、消費電力も低くてきるという効果を
奏する。

【図面の簡単な説明】

第１図は本発明の実施例の回Ｍ３ｉ成図、第２図は本発
明の別の実施例の回路構成図、第３図は本発明の他の実
施例の回路構成図、第４図、第５図は電源回り込み防止
説明用の回路図、第６図はラック型のシーケンサの接続
構成図、第７図は従来例の説明用波形図であり、２はコ
ンパレータ、３はＣ０Ｍ５バツフアである。 代理人　弁理士　石　１）長　七 勉　ト １　て Δ　刀

Claims (1)

【特許請求の範囲】
1. （１）シーケンサの基本ラックのＩ／Ｏバスと増設ラッ
   クのＩ／Ｏバスとを増設ケーブルを介して接続する際に
   用いられるシーケンサのＩ／Ｏバッファにおいて、入力
   側をＴＴＬレベルとし、出力側をＣＭＯＳレベルとした
   入出力を持つことを特徴とするシーケンサのＩ／Ｏバッ
   ファ。