JPH01274515A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01274515A JPH01274515A JP63104633A JP10463388A JPH01274515A JP H01274515 A JPH01274515 A JP H01274515A JP 63104633 A JP63104633 A JP 63104633A JP 10463388 A JP10463388 A JP 10463388A JP H01274515 A JPH01274515 A JP H01274515A
- Authority
- JP
- Japan
- Prior art keywords
- impedance
- signal
- circuits
- clock
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 230000000295 complement effect Effects 0.000 claims description 5
- 230000003071 parasitic effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特に同一人力インピ
ーダンスの回路群に良好な信号を供給するための半導体
集積回路に関するものである。
ーダンスの回路群に良好な信号を供給するための半導体
集積回路に関するものである。
同一の入力インピーダンスを有す回路が複数個配置され
るものとしては、例えばフラッシュ形ＡＤ変換器がある
。フラッシュ形ＡＤ変換器においては、例えば８ビツト
の場合 ２１１個の抵抗を縦続接続して２１′ レベ
ルの基準電圧を作成している。あるレベルの入力イｇ号
に対してクロックに同期してこれらの基準電圧と２″個
のコンパレータにより一斉に比較を行う。例えば、フル
スケール入力を８ｖとし、入力に５．０５Ｖのステップ
電圧ｖ１が加わったとする。Ｖ□＝Ｏの状態では、各比
較器の出力は全てＩＩ Ｌ ＬＩとなり、入力電圧が５
．０５Ｖになると、基準電圧が５．０５Ｖ以下に対応す
る比較器の出力は全てＩＩ ＨＩＩとなり、基準電圧が
それ以上の比較諧出力は全て／ｌ Ｌ ｕとなる。
るものとしては、例えばフラッシュ形ＡＤ変換器がある
。フラッシュ形ＡＤ変換器においては、例えば８ビツト
の場合 ２１１個の抵抗を縦続接続して２１′ レベ
ルの基準電圧を作成している。あるレベルの入力イｇ号
に対してクロックに同期してこれらの基準電圧と２″個
のコンパレータにより一斉に比較を行う。例えば、フル
スケール入力を８ｖとし、入力に５．０５Ｖのステップ
電圧ｖ１が加わったとする。Ｖ□＝Ｏの状態では、各比
較器の出力は全てＩＩ Ｌ ＬＩとなり、入力電圧が５
．０５Ｖになると、基準電圧が５．０５Ｖ以下に対応す
る比較器の出力は全てＩＩ ＨＩＩとなり、基準電圧が
それ以上の比較諧出力は全て／ｌ Ｌ ｕとなる。
このＬＩ ＨＩＩからＩＩ Ｌ ＩＩの変化点を検出し
、エンコーダ回路を用いて２進化性号に変換される。
、エンコーダ回路を用いて２進化性号に変換される。
このようなフラッシュ形ＡＤ変換器においては、第６図
に示すように、各コンパレータのクロック信号の入力は
、ＮＰＮ トランジスタの差動入力となっており、それ
ぞれ入力容量Ｃ工が存在する。
に示すように、各コンパレータのクロック信号の入力は
、ＮＰＮ トランジスタの差動入力となっており、それ
ぞれ入力容量Ｃ工が存在する。
また、クロックトライバからの配線によるインダクタン
スおよび容量も存在するので、クロックトライバからコ
ンパレータの入力までは、等価的に第７図に示すような
ＬＣ＠路を形成している。
スおよび容量も存在するので、クロックトライバからコ
ンパレータの入力までは、等価的に第７図に示すような
ＬＣ＠路を形成している。
従って、ＬＣ回路による寄生インピーダンスでリンギン
グが発生するため、変換誤差が生じていた。
グが発生するため、変換誤差が生じていた。
このようなリングングを防止するため、従来は、第５図
に示すような抵抗による補償方法があった（例えば、電
子通信学会技術研究報告、Ｖｏｌ、８４゜Ｎｏ、ＩＬ、
Ｓ Ｓ Ｄ ８４−１２ 、 ｐｐ、７！１〜８Ｇ参
照）。
に示すような抵抗による補償方法があった（例えば、電
子通信学会技術研究報告、Ｖｏｌ、８４゜Ｎｏ、ＩＬ、
Ｓ Ｓ Ｄ ８４−１２ 、 ｐｐ、７！１〜８Ｇ参
照）。
ここでは、１〜２ｎの電圧レベルを有する各コンパレー
タ１０を複数個１および２の左右に配列し、クロックト
ライバ２０からの相補的信号出力端子の間に抵抗３０を
挿入する。この方法では、相補的信号の出力端子に生じ
るオーバーシュートや、それに伴うリングングを打ち消
すために抵抗３０が設けられている。
タ１０を複数個１および２の左右に配列し、クロックト
ライバ２０からの相補的信号出力端子の間に抵抗３０を
挿入する。この方法では、相補的信号の出力端子に生じ
るオーバーシュートや、それに伴うリングングを打ち消
すために抵抗３０が設けられている。
しかし、第５図の回路では、タロツク信号出力端でのリ
ングング防止等の配慮はなされているが、各コンパレー
タの入力端子での波形の影響については配慮されていな
い。このため、第７図に示すＬ Ｃ回路に高速のクロッ
クを印加したときには、各コンパレータのクロック入力
端でクロックにリングングが発生し、ＡＤ変換器の変換
誤差が増大するという問題があった。
ングング防止等の配慮はなされているが、各コンパレー
タの入力端子での波形の影響については配慮されていな
い。このため、第７図に示すＬ Ｃ回路に高速のクロッ
クを印加したときには、各コンパレータのクロック入力
端でクロックにリングングが発生し、ＡＤ変換器の変換
誤差が増大するという問題があった。
本発明の目的は、このような課題を解決し、同一の入力
インピーダンスを有する回路が複数個配列され、１つの
信号源から各回路に信号を供給する場合に、リングング
等の発生しない信号を各回路に供給することが可能な半
導体集積回路を提供することにある。
インピーダンスを有する回路が複数個配列され、１つの
信号源から各回路に信号を供給する場合に、リングング
等の発生しない信号を各回路に供給することが可能な半
導体集積回路を提供することにある。
上記目的を達成するため、本発明の半導体集積回路は、
同一の入力インピーダンスを有する回路が複数個等間隔
に繰り返されて配置され、かつ１つの信号源から上記複
数個の回路の各入力に信号が印加される半導体集積回路
において、上記複数個の回路の入力インピーダンスが容
量性として近似でき、かつ該回路の容量と上記回路間を
接続する信号線に付加された寄生容量とを合わせた容量
Ｃと、上記回路間を接続する信号線に存在するインダク
タンスＬを、それぞれ単位容量および単位インダクタン
スとして計算されるインピーダンスＺ０（＝（ゴ刀７て
−）を信号線の特性インピーダンスとし、該特性インピ
ーダンスＺ０で上記信号線を終端するとともに、該特性
インピーダンスＺ０ の出力インピーダンスを有する信
号源を接続したことに特徴がある。また、上記特性イン
ピーダンスで信号線を終端する場合、同一の入力インピ
ーダンスを有する複数個の回路をいくつかの群に分割し
、分割された各回路群の信号線を各群間で相互接続して
、各群に共通の終端抵抗で終端することにも特徴がある
。さらに、上記特性インピーダンスで信号線を終端する
場合、信号源からの信号線を相補的な信号を伝搬する対
の信号線とし、終端抵抗を上記対の信号線間に挿入する
ことにも特徴がある。
同一の入力インピーダンスを有する回路が複数個等間隔
に繰り返されて配置され、かつ１つの信号源から上記複
数個の回路の各入力に信号が印加される半導体集積回路
において、上記複数個の回路の入力インピーダンスが容
量性として近似でき、かつ該回路の容量と上記回路間を
接続する信号線に付加された寄生容量とを合わせた容量
Ｃと、上記回路間を接続する信号線に存在するインダク
タンスＬを、それぞれ単位容量および単位インダクタン
スとして計算されるインピーダンスＺ０（＝（ゴ刀７て
−）を信号線の特性インピーダンスとし、該特性インピ
ーダンスＺ０で上記信号線を終端するとともに、該特性
インピーダンスＺ０ の出力インピーダンスを有する信
号源を接続したことに特徴がある。また、上記特性イン
ピーダンスで信号線を終端する場合、同一の入力インピ
ーダンスを有する複数個の回路をいくつかの群に分割し
、分割された各回路群の信号線を各群間で相互接続して
、各群に共通の終端抵抗で終端することにも特徴がある
。さらに、上記特性インピーダンスで信号線を終端する
場合、信号源からの信号線を相補的な信号を伝搬する対
の信号線とし、終端抵抗を上記対の信号線間に挿入する
ことにも特徴がある。
本発明においては、特性インピーダンスＺ。を出力イン
ピーダンスとして備えた信号源と、信号ライン末端のそ
れと同じ値の終端抵抗により、入力信号の劣化を防止し
、複数個の同一回路を正常に動作させる。
ピーダンスとして備えた信号源と、信号ライン末端のそ
れと同じ値の終端抵抗により、入力信号の劣化を防止し
、複数個の同一回路を正常に動作させる。
第７図に示すＬＣ回路において、ＬとＣは、コンパレー
タ間を接続するクロックラインに存在するインダクタン
スＬと、１コンパレータ当りの入力容量と回路間を接続
するクロックラインに付加された寄生容量とを合わせた
容ｆｔＣである。このＬとＣとをそれぞれ単位インダク
タンスおよび単位容量とし、それから計算されるインピ
ーダンスｚ０＜−＝ｆゴ：７で−）をクロックラインの
特性インピーダンスとする。
タ間を接続するクロックラインに存在するインダクタン
スＬと、１コンパレータ当りの入力容量と回路間を接続
するクロックラインに付加された寄生容量とを合わせた
容ｆｔＣである。このＬとＣとをそれぞれ単位インダク
タンスおよび単位容量とし、それから計算されるインピ
ーダンスｚ０＜−＝ｆゴ：７で−）をクロックラインの
特性インピーダンスとする。
一般に、特性インピーダンスＺ０ を持つ線路において
、その末端を７０で終端すれば、入力信号は正常に伝達
できることが知られている。従って、信号源の出力に上
記り、Ｃから計算される特性スンピーダンスｚ０ と同
値の抵抗を設けてインピーダンスマツチングを行い、ま
た配線を７０で終端することにより、リンギングのない
正常なりロックを各コンパレータに供給することができ
る。
、その末端を７０で終端すれば、入力信号は正常に伝達
できることが知られている。従って、信号源の出力に上
記り、Ｃから計算される特性スンピーダンスｚ０ と同
値の抵抗を設けてインピーダンスマツチングを行い、ま
た配線を７０で終端することにより、リンギングのない
正常なりロックを各コンパレータに供給することができ
る。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は１本発明の一実施例を示すフラッシュ形ＡＤ変
換器の構成図である。
換器の構成図である。
第１図の回路は、従来のフラッシュ形ＡＤ変換器の構成
に対して、１つのクロックトライバ２０から駆動される
コンパレータ群１のクロックラインの末端を、抵抗３で
終端したものである。このコンパレータ群１は、複数個
のコンパレータ１０から構成され、ＩＣレイアウト上で
は、コンパレータが等間隔に配列される。そのため、１
個のコンパレータ当りのクロックライン配線容量とコン
パレータ入力容量とを合わせた容量Ｃ１および配線イン
ダクタンスＬは、簡単に推定することができる。この値
が、クロックラインの線路の特性インピーダンスｚａ＜
＝（Ｕ７で）を決定することになる。このようにして求
められたＺ。を出力インピーダンス４として備えたクロ
ックトライバ２０で駆動し、かつ終端抵抗３の値を２０
に選択すれば、伝送回路と同じように、各コンパレータ
でクロックにリンギング等を生じることなく、安定にク
ロックを供給することが可能である。
に対して、１つのクロックトライバ２０から駆動される
コンパレータ群１のクロックラインの末端を、抵抗３で
終端したものである。このコンパレータ群１は、複数個
のコンパレータ１０から構成され、ＩＣレイアウト上で
は、コンパレータが等間隔に配列される。そのため、１
個のコンパレータ当りのクロックライン配線容量とコン
パレータ入力容量とを合わせた容量Ｃ１および配線イン
ダクタンスＬは、簡単に推定することができる。この値
が、クロックラインの線路の特性インピーダンスｚａ＜
＝（Ｕ７で）を決定することになる。このようにして求
められたＺ。を出力インピーダンス４として備えたクロ
ックトライバ２０で駆動し、かつ終端抵抗３の値を２０
に選択すれば、伝送回路と同じように、各コンパレータ
でクロックにリンギング等を生じることなく、安定にク
ロックを供給することが可能である。
第２図は、本発明の他の実施例を示すフラッシュ形ＡＤ
変換器の構成図である。
変換器の構成図である。
第２図においては、１〜２ｎのレベルを持つ複数個のコ
ンパレータを２列に配置し、これら２列を１つのコンパ
レータ群として、１個のクロックトライバ２０から駆動
させる。この時の線路の特性インピーダンスＺ０は、
１列の場合の１／２となる（１）Ｑ、ｚ０＝（１／２）
（ｆｒ７て）を終端抵抗３の値とする。また、４はクロ
ックトライバ２０の出力インピーダンスがＺ、どなるよ
うにするための抵抗であり、出力インピーダンスの小さ
なりロックトライバ２ｏを使用した場合には、抵抗４の
値はＺｏとなる。
ンパレータを２列に配置し、これら２列を１つのコンパ
レータ群として、１個のクロックトライバ２０から駆動
させる。この時の線路の特性インピーダンスＺ０は、
１列の場合の１／２となる（１）Ｑ、ｚ０＝（１／２）
（ｆｒ７て）を終端抵抗３の値とする。また、４はクロ
ックトライバ２０の出力インピーダンスがＺ、どなるよ
うにするための抵抗であり、出力インピーダンスの小さ
なりロックトライバ２ｏを使用した場合には、抵抗４の
値はＺｏとなる。
第３図は、本発明のさらに他の実施例を示すフラッシュ
形ＡＤ変換器の構成図である。
形ＡＤ変換器の構成図である。
第３図では、ＡＤ変換器のビット数が増大して、コンパ
レータ群を複数に分割してレイアウトした場合である。
レータ群を複数に分割してレイアウトした場合である。
すなわち、単一のクロック２から群に分けられた各クロ
ックトライバ２０（ここでは、４個のドライバ）にクロ
ックを供給し、各クロックトライバ２０から群別のコン
パレータ１にクロックを供給する。この場合、第１図に
示すように、各コンパレータ群ごとに終端抵抗３を接続
してもよいが、隣り合うコンパレータ群でクロックの位
相にずれが生じると、クロックジッタとなってＡＤ変換
器の精度を低下させることになるため、ここでは各コン
パレータ群のクロックラインを相互に接続している。な
お、終端抵抗は１つでもよく。
ックトライバ２０（ここでは、４個のドライバ）にクロ
ックを供給し、各クロックトライバ２０から群別のコン
パレータ１にクロックを供給する。この場合、第１図に
示すように、各コンパレータ群ごとに終端抵抗３を接続
してもよいが、隣り合うコンパレータ群でクロックの位
相にずれが生じると、クロックジッタとなってＡＤ変換
器の精度を低下させることになるため、ここでは各コン
パレータ群のクロックラインを相互に接続している。な
お、終端抵抗は１つでもよく。
このときの終端抵抗の値は、コンパレータ群の数をＮ、
各コンパレータ群における特性インピーダンスを２０と
すれば、Ｚ、／ Ｎになることは明らかである。これに
より、クロックジッタがなくなり、高精度のＡＤ変換器
を実現できる。
各コンパレータ群における特性インピーダンスを２０と
すれば、Ｚ、／ Ｎになることは明らかである。これに
より、クロックジッタがなくなり、高精度のＡＤ変換器
を実現できる。
第４図は１本発明のさらに別の実施例を示すフラッシュ
形ＡＤ変換器の構成図である。
形ＡＤ変換器の構成図である。
一般に、高速のクロック信号を供給する場合、それぞれ
のクロック信号を相補的な信号として供給する場合が多
い。このとき、一方をＣＬＫ５とし、他方をＣＬＫ６と
すると、それぞれについてｚｏで終端してもよいが、
ＣＬＫ５とσπ１６の線間に２Ｚｏ を挿入しても同等
となる。その場合、直流的な電流がクロックトライバ２
０からは流れないため、低消費電力の点から考慮すると
都合がよい。さらに、ＣＬＫ５およびσＬＫ６のライン
は、ＩＣレイアウト時に並行して配置されるため、コン
パレータ群の末端でこれらの線間に抵抗３を配置すれば
よい。その場合、抵抗３を取り付けたことにより、ＩＣ
チップサイズが拡大することもないため、この点から考
慮しても都合がよい。
のクロック信号を相補的な信号として供給する場合が多
い。このとき、一方をＣＬＫ５とし、他方をＣＬＫ６と
すると、それぞれについてｚｏで終端してもよいが、
ＣＬＫ５とσπ１６の線間に２Ｚｏ を挿入しても同等
となる。その場合、直流的な電流がクロックトライバ２
０からは流れないため、低消費電力の点から考慮すると
都合がよい。さらに、ＣＬＫ５およびσＬＫ６のライン
は、ＩＣレイアウト時に並行して配置されるため、コン
パレータ群の末端でこれらの線間に抵抗３を配置すれば
よい。その場合、抵抗３を取り付けたことにより、ＩＣ
チップサイズが拡大することもないため、この点から考
慮しても都合がよい。
なお、本実施例では１本発明をＡＤ変換器に適用した場
合を説明したが、ＡＤ変換器だけではなく、同じインピ
ーダンスを有する回路が複数個。
合を説明したが、ＡＤ変換器だけではなく、同じインピ
ーダンスを有する回路が複数個。
等間隔に繰り返し配置され、１つの信号源からこれら複
数個の回路の入力に信号が印加されるようなＩＣであれ
ば、いずれの回路であっても本発明を適用することがで
きる。
数個の回路の入力に信号が印加されるようなＩＣであれ
ば、いずれの回路であっても本発明を適用することがで
きる。
以上説明したように１本発明によれば、ＩＣレイアウト
から計算される特性インピーダンスを有する終端抵抗を
、コンパレータ等の複数個の回路の末端に接続すること
により、クロック等の信号のリンギングを防止できるの
で、コンパレータ等の回路を正常に動作させることがで
きる。そして、特にフラッシュ形ＡＤ変換器に適用すれ
ば、高速時にも安定な回路が実現できる。
から計算される特性インピーダンスを有する終端抵抗を
、コンパレータ等の複数個の回路の末端に接続すること
により、クロック等の信号のリンギングを防止できるの
で、コンパレータ等の回路を正常に動作させることがで
きる。そして、特にフラッシュ形ＡＤ変換器に適用すれ
ば、高速時にも安定な回路が実現できる。
第１図は本発明の一実施例を示すフラッシュ形ＡＤ変換
器のブロック構成図、第２図は本発明の他の実施例を示
すＡＤ変換器の構成図、第３図は本発明のさらに他の実
施例を示すＡＤ変換器の構成図、第４図は本発明のさら
に他の実施例を示すＡＤ変換器の構成図、第５図は従来
のフラッシュ形ＡＤ変換器の構成図、第６図はＡＤ変換
器のコンパレータのクロック入力部の等価回路図、第７
図はクロックトライバからコンパレータの入力部までの
クロックラインの等価回路図である。 １：コンパレータ群、２：単一のクロック、３：終端抵
抗、４：クロックドライバの出力インピーダンス、５，
６：クロックライン、１０：コンパレータ、２０：クロ
ックドライバ、３０：ドライバの出力側に接続された抵
抗Ｒ６ 第 １ 図 第 ２ 図 第 Φ 図 第 ５ 図 第 ６ 図 第 ７ 図
器のブロック構成図、第２図は本発明の他の実施例を示
すＡＤ変換器の構成図、第３図は本発明のさらに他の実
施例を示すＡＤ変換器の構成図、第４図は本発明のさら
に他の実施例を示すＡＤ変換器の構成図、第５図は従来
のフラッシュ形ＡＤ変換器の構成図、第６図はＡＤ変換
器のコンパレータのクロック入力部の等価回路図、第７
図はクロックトライバからコンパレータの入力部までの
クロックラインの等価回路図である。 １：コンパレータ群、２：単一のクロック、３：終端抵
抗、４：クロックドライバの出力インピーダンス、５，
６：クロックライン、１０：コンパレータ、２０：クロ
ックドライバ、３０：ドライバの出力側に接続された抵
抗Ｒ６ 第 １ 図 第 ２ 図 第 Φ 図 第 ５ 図 第 ６ 図 第 ７ 図
Claims (1)
- 【特許請求の範囲】 １、同一の入力インピーダンスを有する回路が複数個等
間隔に繰り返されて配置され、かつ１つの信号源から上
記複数個の回路の各入力に信号が印加される半導体集積
回路において、上記複数個の回路の入力インピーダンス
が容量性として近似でき、かつ該回路の容量と上記回路
間を接続する信号線に付加された寄生容量とを合わせた
容量Ｃと、上記回路間を接続する信号線に存在するイン
ダクタンスＬを、それぞれ単位容量および単位インダク
タンスとして計算されるインピーダンスＺ＿０（＝［√
Ｌ／Ｃ］）を信号線の特性インピーダンスとし、該特性
インピーダンスＺ＿０で上記信号線を終端するとともに
、該特性インピーダンスＺ＿０の出力インピーダンスを
有する信号源を接続したことを特徴とする半導体集積回
路。 ２、上記特性インピーダンスで信号線を終端する場合、
同一の入力インピーダンスを有する複数個の回路をいく
つかの群に分割し、分割された各回路群の信号線を各群
間で相互接続して、各群に共通の終端抵抗で終端するこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路。 ３、上記特性インピーダンスで信号線を終端する場合、
信号源からの信号線を相補的な信号を伝搬する対の信号
線とし、終端抵抗を上記対の信号線間に挿入することを
特徴とする特許請求の範囲第１項記載の半導体集積回路
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63104633A JP2748400B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体集積回路 |
| KR1019890004633A KR0145721B1 (ko) | 1988-04-27 | 1989-04-08 | 반도체 집적회로 |
| US07/342,328 US5138203A (en) | 1988-04-27 | 1989-04-24 | Integrated circuit compensation for losses in signal lines due to parasitics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63104633A JP2748400B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01274515A true JPH01274515A (ja) | 1989-11-02 |
| JP2748400B2 JP2748400B2 (ja) | 1998-05-06 |
Family
ID=14385850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63104633A Expired - Fee Related JP2748400B2 (ja) | 1988-04-27 | 1988-04-27 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5138203A (ja) |
| JP (1) | JP2748400B2 (ja) |
| KR (1) | KR0145721B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0458659A2 (en) * | 1990-02-22 | 1991-11-27 | Fujitsu Limited | Semiconductor integrated circuit device for supplying a bias current to DA converters |
| WO2006101160A1 (ja) * | 2005-03-24 | 2006-09-28 | Evolvable Systems Research Institute, Inc. | Ａ／ｄ変換装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2870288B2 (ja) * | 1992-03-17 | 1999-03-17 | 株式会社日立製作所 | 双方向信号伝送回路 |
| JP3025118B2 (ja) * | 1992-10-26 | 2000-03-27 | 株式会社日立製作所 | 半導体集積回路装置と情報処理システム |
| US20040160799A1 (en) * | 2003-02-17 | 2004-08-19 | Park Yong Cheol | Write-once optical disc, and method and apparatus for allocating spare area on write-once optical disc |
| US7457380B2 (en) * | 2004-06-28 | 2008-11-25 | Broadcom Corporation | Low noise circuit and applications thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526577A (en) * | 1975-07-04 | 1977-01-19 | Ryuzo Kaneko | Alarm device for warning puncture of ari-filled tires |
| JPS53107248A (en) * | 1977-03-01 | 1978-09-19 | Nec Corp | Input-output coupled circuit of digital logic circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4419626A (en) * | 1981-08-25 | 1983-12-06 | Daymarc Corporation | Broad band contactor assembly for testing integrated circuit devices |
| KR910008521B1 (ko) * | 1983-01-31 | 1991-10-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체집적회로 |
| US4564817A (en) * | 1984-06-01 | 1986-01-14 | The United States Of America As Represented By The Secretary Of The Army | Monolithic impedance matched cascade amplifier |
| US4616146A (en) * | 1984-09-04 | 1986-10-07 | Motorola, Inc. | BI-CMOS driver circuit |
| US4629909A (en) * | 1984-10-19 | 1986-12-16 | American Microsystems, Inc. | Flip-flop for storing data on both leading and trailing edges of clock signal |
| US4675552A (en) * | 1985-02-11 | 1987-06-23 | Harris Corporation | Single input/multiple output logic interface circuit having minimized voltage swing |
| US4649295A (en) * | 1986-01-13 | 1987-03-10 | Motorola, Inc. | BIMOS logic gate |
| US4649294A (en) * | 1986-01-13 | 1987-03-10 | Motorola, Inc. | BIMOS logic gate |
| US4682054A (en) * | 1986-06-27 | 1987-07-21 | Motorola, Inc. | BICMOS driver with output voltage swing enhancement |
-
1988
- 1988-04-27 JP JP63104633A patent/JP2748400B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-08 KR KR1019890004633A patent/KR0145721B1/ko not_active IP Right Cessation
- 1989-04-24 US US07/342,328 patent/US5138203A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526577A (en) * | 1975-07-04 | 1977-01-19 | Ryuzo Kaneko | Alarm device for warning puncture of ari-filled tires |
| JPS53107248A (en) * | 1977-03-01 | 1978-09-19 | Nec Corp | Input-output coupled circuit of digital logic circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0458659A2 (en) * | 1990-02-22 | 1991-11-27 | Fujitsu Limited | Semiconductor integrated circuit device for supplying a bias current to DA converters |
| EP0458659A3 (en) * | 1990-02-22 | 1993-08-11 | Fujitsu Limited | Semiconductor integrated circuit device for supplying a bias current to da converters |
| WO2006101160A1 (ja) * | 2005-03-24 | 2006-09-28 | Evolvable Systems Research Institute, Inc. | Ａ／ｄ変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5138203A (en) | 1992-08-11 |
| JP2748400B2 (ja) | 1998-05-06 |
| KR890016621A (ko) | 1989-11-29 |
| KR0145721B1 (ko) | 1998-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5955894A (en) | Method for controlling the impedance of a driver circuit | |
| US6060907A (en) | Impedance control circuit | |
| US5029284A (en) | Precision switchable bus terminator circuit | |
| US20050127958A1 (en) | Series terminated CMOS output driver with impedance calibration | |
| US6353334B1 (en) | Circuit for converting a logic signal on an output node to a pair of low-voltage differential signals | |
| JPH07297678A (ja) | Ｃｍｏｓ終端抵抗回路 | |
| US5430396A (en) | Backplane bus for differential signals | |
| JPH01274515A (ja) | 半導体集積回路 | |
| JPS5921045B2 (ja) | クロツク信号分配回路の調整方式 | |
| US6525569B1 (en) | Driver circuit having shapable transition waveforms | |
| EP0877486B1 (en) | Pulse generation | |
| JPH09261060A (ja) | Ａ／ｄコンバータ | |
| JP4125602B2 (ja) | 集積回路のための改良された反復セル整合法 | |
| JPH0220171B2 (ja) | ||
| JP3766671B2 (ja) | データを伝送するためのラインドライバ | |
| KR900002443B1 (ko) | 디지탈 전이 레지스터 | |
| US5345113A (en) | Control module for reducing ringing in digital signals on a transmission line | |
| JPH0750584A (ja) | Ａ／ｄ変換器 | |
| JPS6331214A (ja) | 可変遅延回路 | |
| JPH0455006B2 (ja) | ||
| JP2728430B2 (ja) | 半導体集積回路 | |
| JPH0993108A (ja) | 入出力（ｉ／ｏ）バッファ回路 | |
| JPS59229923A (ja) | 集積回路用論理回路 | |
| JPH02137517A (ja) | マスタスライス集積回路 | |
| JPH01143251A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |