WO2006101160A1 - Ａ／ｄ変換装置 - Google Patents

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WO2006101160A1
WO2006101160A1 PCT/JP2006/305809 JP2006305809W WO2006101160A1 WO 2006101160 A1 WO2006101160 A1 WO 2006101160A1 JP 2006305809 W JP2006305809 W JP 2006305809W WO 2006101160 A1 WO2006101160 A1 WO 2006101160A1
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signal
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azd
variable delay
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Yuji Kasai
Keiichi Ito
Takashi Kamata
Masatoshi Sato
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Evolvable Systems Research Institute, Inc.
The Tokyo Electoric Power Company, Incorporated
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
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    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
    • H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
    • H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string

Definitions

  • the present invention relates to an AZD conversion device, and particularly to an AZD conversion device that can be used up to a high frequency and has high accuracy.
  • Patent Document 1 discloses an example of a flash-type AZD converter. This full flash AZD converter is supplied with the upper reference voltage VRT and the lower reference voltage VRB. A resistor group is connected between the upper reference voltage VRT and the lower reference voltage VRB, and the voltage between the upper reference voltage VRT and the lower reference voltage VRB is divided at equal intervals. .
  • the voltage from the resistor group becomes the comparison reference voltage of the comparator group.
  • 256 comparators numbered 1 to 256 in the comparator group compare the comparison reference voltage with the analog input signal VIN. And 0 or 1 is output.
  • the output of the comparator group (comparison result) is input to the encoder, and the encoder outputs, for example, an 8-bit digital signal DOUT converted into a binary code.
  • Patent Document 1 JP-A-10-108041
  • the THP (Tomlinson Harashima Precoding) method has recently attracted attention as a signal method used in high-speed wired transmission devices such as a 10-giga LAN transmission device.
  • This THP method is an improvement of the pre-emphasis method.
  • a modulo arithmetic circuit By inserting a modulo arithmetic circuit in the middle of a pre-emphasis circuit using a FIR filter that simulates a transmission line, the amplitude of the output signal falls within a predetermined range. It is a method to suppress to.
  • Non-Patent Document 1 below discloses a THP waveform adjustment technique.
  • Non-Special Reference 1 “Matched—Transmission Technique for Channels With Intersymbol Int erferenceJ IEEE TRANSACTIONS ON COMMUNICATIONS, VOL.COM-20, NO.4 A UGUST 1972 774-780 pages.
  • the signal level is suppressed within a predetermined width at the transmitting end.
  • the signal received via the transmission line is attenuated in absolute value, but can take the signal value.
  • the value spreads and spreads to more than several times the signal width on the transmission side. Therefore, when this signal is converted into a digital signal by the AD converter, it is necessary to convert the widened signal width with a predetermined resolution, and a highly accurate AD converter is required.
  • An object of the present invention is to solve the above-mentioned problems and to provide a highly accurate AZD conversion device that can be used up to a high frequency.
  • the cause of the slight timing deviation is presumed to be due to, for example, a signal delay based on the circuit configuration in the IC and the wiring arrangement.
  • a high-speed and high-accuracy AZD converter is obtained by adjusting the delay amount of AZD conversion signals or latch pulses input to a plurality of latch circuits for each latch circuit. To get.
  • the AZD conversion device of the present invention includes a reference voltage generating means for generating a plurality of reference voltages at equal intervals, a plurality of comparing means for comparing the plurality of reference voltages with an input signal, and the plurality of comparing means. And a plurality of variable delay means for delaying the clock signal by a specified time corresponding to each of the latch means.
  • the AZD conversion device of the present invention includes a reference voltage generating unit that generates a plurality of reference voltages at equal intervals, a plurality of comparison units that compare the plurality of reference voltages with an input signal, and the plurality of the plurality of reference voltages.
  • Corresponding to the comparison means there are provided a plurality of variable delay means for delaying the output signal of the comparison means by a specified time, and a plurality of latch means for latching the output signals of the plurality of variable delay means.
  • the AZD conversion device described above further includes register means for outputting delay amount data to each of the plurality of variable delay means, and writing means for writing information to the register means.
  • the register means stores delay amount data determined using a genetic algorithm.
  • the AZD conversion device of the present invention has the following effects by the above configuration.
  • FIG. 1 is a block diagram showing a configuration of an entire high-speed digital data transmission apparatus including an AZD conversion apparatus of the present invention.
  • FIG. 2 is a block diagram showing the configuration of the AZD converter of the first embodiment of the present invention.
  • FIG. 3 is a block diagram showing a configuration of an AZD converter of a second embodiment of the present invention.
  • FIG. 4 is a block diagram showing a configuration example of a variable delay circuit 64.
  • FIG. 5 is a block diagram showing a configuration of an adjustment system for an AZD converter according to the present invention.
  • FIG. 6 is a flowchart showing processing contents of the adjustment system according to the present invention.
  • the AZD conversion device of the present invention was developed on the assumption that it is used for an ultrahigh-speed digital data transmission device (LAN) of several gigabps or more using a balanced cable represented by a twisted pair cable or a coaxial cable.
  • LAN ultrahigh-speed digital data transmission device
  • the AZD conversion device of the present invention is not limited to this, and can be applied to AZD conversion of an arbitrary signal. Example 1 will be described below.
  • FIG. 1 is a block diagram showing a configuration of the entire high-speed digital data transmission apparatus including the AZD conversion apparatus of the present invention.
  • This embodiment also has the power of a full-duplex data transmitter / receiver having the same configuration connected to both ends of the transmission cable 21.
  • a full-duplex data transmitter / receiver having the same configuration connected to both ends of the transmission cable 21.
  • 10 Gigabit Ethernet registered trademark
  • four sets of transmission equipment shown in Fig. 1 are used.
  • the transmission circuit 10 includes a code conversion 11, a PN signal generation circuit 12, a switch 13, a THP precoder 14, a DZA conversion 15, an amplifier 16, and a transmission side training control circuit 17.
  • the code converter 11 divides transmission data into predetermined bits and outputs one of a plurality of signal levels (voltage values) corresponding to the value of the bit string.
  • the THP precoder 14 includes, for example, an adder, a modulo arithmetic unit, and an FIR filter.
  • the input signal is input to the adder, and the adder subtracts the output of the input signal force FIR filter and outputs it to the modulo calculator.
  • the output signal of the modulo calculator is input to the FIR filter, and the output of the FIR filter is output to the adder.
  • the coefficient of the impulse response of the transmission line including the equalizer circuit on the receiving side is set.
  • the output of the THP precoder 14 is converted to an analog signal by the DAC 15 and transmitted through the amplifier 16, the analog circuit 20, and the inverted circuit 20.
  • the transmission side training control circuit 17 is, for example, Switch 13 is switched to PN signal generator circuit 12 when the device is turned on, etc., sending a torrent signal to the transmission line, calculating an appropriate THP coefficient in the receiver circuit, and returning it from the receiver side
  • the THP coefficient data is received and set in the THP precoder 14. You can also adjust the coefficient of THP precoder 14 based on the signal evaluation result on the receiving circuit side during signal transmission!
  • the reception circuit 30 includes a variable gain amplifier 31, an AZD converter 32 according to the present invention, a symbol synchronization circuit 33, an equalizer circuit 34, a level determination circuit 35, a THP decoder 36, a sign reverse conversion circuit 37, a reception side training control circuit 38, and the like. Become.
  • the variable gain amplifier 31 amplifies the received signal so that the level of the output signal of the AZD converter 32 becomes the same signal level as the input signal of the DAC 15 of the transmission circuit.
  • the symbol synchronizing circuit 33 reproduces the synchronizing signal as well as the received signal power, and the AZD converter 32 of the present invention performs AZD conversion on the received signal.
  • the equalizer circuit 34 is a known FIR digital filter circuit.
  • the level judgment circuit 35 is a circuit for judging in which multi-valued area the received signal is, and the THP decoder 36 is a modulo arithmetic circuit having the same characteristics as the modulo arithmetic unit in the THP precoder. .
  • the sign reverse converter 37 converts the output of the THP decoder 36 back to the original bit information.
  • the reception side training control circuit 38 cooperates with the transmission side training control circuit 17 to adjust the gain of the variable gain amplifier 32 and the equalizer circuit 34 using the training signal.
  • the variable gain amplifier 31 so as to obtain more detailed signal evaluation information such as how much the signal deviates from the central level of the signal arrangement during data communication and to improve the evaluation value.
  • the adjustable coefficients of the equalizer circuit 34, the THP precoder 14 on the transmission side, etc. may be adjusted simultaneously, for example based on a genetic algorithm.
  • FIG. 2 is a block diagram showing the configuration of the AZD converter of the first embodiment of the present invention.
  • the AZ D converter 32 is a flash-type AZD conversion circuit, and includes a resistor group 61 that is a reference voltage generating unit that generates a plurality of reference voltages at equal intervals, and a plurality of the reference voltages that are compared with an input signal.
  • the comparator 60 which is the comparison means, outputs the output signals of the plurality of comparison means.
  • a latch circuit 62 which is a plurality of latch means for latching, an encoder 63, a variable delay circuit 64, which is a plurality of variable delay means for delaying a clock signal by a specified time, corresponding to each latch means,
  • Each of the variable delay means includes a register circuit 65 as register means for outputting delay amount data, and a register write circuit 66 as write means for writing information into the register means.
  • the input signal is input in parallel to one input terminal of all the plural (for example, 128) comparators 60.
  • the other input terminal of the comparator 60 is applied with a reference voltage obtained by equally dividing the reference voltage by 61 resistors.
  • the output of the comparator 60 is latched by the latch circuit 62, converted into, for example, a 7-bit binary code by the encoder 63, and output.
  • the variable delay circuit 64 individually delays the clock signal supplied to each latch circuit based on the delay amount data stored in the register 65.
  • a rewritable nonvolatile memory such as a mask ROM, a fuse ROM or a flash memory, a RAM (flip-flop), or the like can be used.
  • the register writing circuit 66 is used at the time of shipment after manufacturing the AZD conversion, or at the time of transmission training after being incorporated into the device. This circuit is used to write delay data to register 65 during data transmission and other AZD converter calibration.
  • FIG. 4 is a block diagram illustrating a configuration example of the variable delay circuit 64.
  • the input signal is sequentially delayed by inverters 80 to 85, and selector 86 selects either the input signal, the output of inverter 81, the output of inverter 83, or the output of inverter 85 based on the 2-bit delay amount control signal. And output.
  • selector 86 selects either the input signal, the output of inverter 81, the output of inverter 83, or the output of inverter 85 based on the 2-bit delay amount control signal. And output.
  • As an element for delaying a signal in addition to a logic circuit, for example, an integration circuit using a resistor and a capacitor, a wiring having a desired length, or the like can be used.
  • FIG. 5 is a block diagram showing the configuration of the adjustment system for AZD changes in the present invention.
  • the oscillation circuit 70 generates a sine wave analog signal having a desired frequency based on control from a GA (genetic algorithm) adjustment controller (PC) 77.
  • the variable gain amplifier 71 amplifies the sine wave analog signal to a desired amplitude based on the control from the GA adjustment control device 77. This signal is input to an adder 73 through a band pass filter (BPF) 72.
  • BPF band pass filter
  • the DC bias generation circuit 74 generates a desired DC voltage based on the control from the GA adjustment control device 77, and this DC voltage is added to the sine wave analog signal by the adder 73, and the AZD conversion 32 Is output.
  • the timing signal generation circuit 75 detects a zero cross point of a sine wave analog signal, for example, and generates a clock signal after elapse of a time instructed from the GA adjustment controller 77.
  • the AZD converter 32 samples the signal based on this clock signal, converts it to AZD, and outputs digital output data.
  • the noffer circuit 76 Based on the latch pulse output from the timing signal generation circuit 75, the noffer circuit 76 latches the digital output data of the AZD converter 32 and outputs it to the GA adjustment control device 77.
  • the GA adjustment control device 77 is further configured to be able to write delay amount data to the register circuit 65 via the register write circuit 66 of the AZD conversion 32.
  • the circuit for generating an input signal to the AZD conversion 32 may have a configuration in which an analog signal is generated by controlling a high-speed DZA converter by the GA adjustment control device 77, for example. Yo ⁇ .
  • FIG. 6 is a flowchart showing the processing contents of the adjustment system according to the present invention. This processing is executed by the GA adjustment control device 77 to determine the contents of the register of the manufactured AZD converter, for example, and the delay amount is adjusted by a genetic algorithm (GA).
  • GA genetic algorithm
  • the number of genes is the number of all delay data (for example, 128).
  • each value is randomly specified so that it is evenly distributed within the possible range of delay.
  • the GA adjustment control device 77 controls the oscillation circuit 70, the variable gain amplifier 71, the DC noise generation circuit 74, and the timing signal generation circuit 75, so that the AZD converter corresponds to a specific measurement point. Add the desired input signal and clock signal.
  • measurement points for example, a plurality of points that are uniformly distributed on a plane with the horizontal axis representing the voltage range that the input signal can take and the vertical axis representing the range that can take the differential value of the input signal are measured. It is good as a fixed point.
  • the output signal is read from the AZD change via the notch circuit 76.
  • S15 it is determined whether or not measurement has been completed for all measurement points. If the determination result is negative, the process proceeds to S13, but if the determination is affirmative, the process proceeds to S16.
  • S17 it is determined whether or not the evaluated force has been evaluated for all individuals. If the determination result is negative, the process proceeds to S12. If the determination result is affirmative, the process proceeds to S18.
  • the processing of S13 to S15 is initially performed on all individuals. From the second round onwards, only the newly generated individuals or individuals whose genes have been changed are executed.
  • an individual selection process is executed. That is, the individuals are arranged in the order of evaluation values, and a predetermined number of individuals with low evaluation are deleted from the population.
  • a crossover process is executed. That is, a predetermined number of pairs that also have two parent individual abilities are randomly selected (copied), and individual genes are copied from any of the two individuals in the pair to create new child individuals. In addition, it is decided at random which parent individual power is copied for each gene. The number of newly created individuals is the same as the number of deletions in S18.
  • a mutation process is executed. In other words, a predetermined number of individuals are selected at random, and a mutation process is performed for a predetermined number of genes randomly selected in each individual to randomly change the delay amount that is the gene, and a new individual is set as a mother. Replace with the original individual of the population.
  • FIG. 3 is a block diagram showing a configuration of the AZD converter of the second embodiment of the present invention.
  • the AZD converter of the second embodiment is also a flash-type AZD conversion circuit, which compares the plurality of reference voltages with the input signal, a resistor group 61 as reference voltage generating means for generating a plurality of equally spaced reference voltages.
  • Latch circuit 62 which is a plurality of latch means for latching the output signal of the means, encoder 63, register circuit 65, which is a register means for outputting delay amount data to each of the plurality of variable delay means, and information to the register means
  • register writing circuit 66 is provided as writing means for writing.
  • the input signal is input in parallel to one input terminal of all the plural (for example, 128) comparators 60.
  • the other input terminal of the comparator 60 is applied with a reference voltage obtained by equally dividing the reference voltage by the resistor group 61.
  • the output of the comparator 60 is input to the variable delay circuit 64.
  • the variable delay circuit 64 individually delays the output signal of the comparator 60 based on the delay amount data stored in the register 65.
  • the output signal of the variable delay circuit 64 is latched by each latch circuit 62, converted into, for example, a 7-bit binary code by the encoder 63, and output.
  • a rewritable nonvolatile memory such as a mask ROM, a fuse ROM, or a flash memory, a RAM (flip-flop), or the like can be used.
  • the register write circuit 66 adopts a rewritable memory such as a flash memory as a memory element, at the time of shipment after manufacturing the AZD conversion, or at the time of transmission training after being incorporated into the device. This circuit is used to write delay data to register 65 during data transmission and other AZD converter calibration.
  • the configuration of the variable delay circuit 64 and the method for determining the delay amount in the AZD converter of the second embodiment are the same as those of the AZD converter of the first embodiment. With the configuration as described above, the AZD converter of the second embodiment accurately adjusts the synchronization between the output signal of the comparator 60 that reaches the latch circuit 62 and the clock signal that is the latch noise in each latch circuit 62. This improves the accuracy of the AZD converter during high-speed operation.
  • the embodiments have been disclosed, but the following modifications may be considered in the present invention.
  • the other disclosed algorithm may be used to adjust the delay amount by a genetic algorithm, and the delay amount of each variable delay circuit 64 is determined based on the measurement. It ’s good.
  • AZD conversion IC After the AZD conversion IC is manufactured and the delay amount of each variable delay circuit 64 is determined, there is a mask ROM in which the delay amount is stored in advance instead of register 65! /
  • An AZD modified IC may be manufactured using a fixed wiring pattern that generates delay amount data. Alternatively, an IC may be manufactured by replacing each variable delay circuit 64 with a fixed delay circuit having a desired delay amount.

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Abstract

　高い周波数まで使用可能であり、かつ高精度なＡ／Ｄ変換装置およびＡ／Ｄ変換方法を提供する。 　Ａ／Ｄ変換装置は、等間隔の複数の基準電圧を発生する抵抗群６１、基準電圧と入力信号とを比較する複数のコンパレータ６０、コンパレータの出力信号をラッチする複数のラッチ回路６２、クロック信号を指定された時間だけ遅延させる複数の可変遅延回路６４を備える。あるいは、可変遅延回路６４をコンパレータ６０とラッチ回路６２の間に挿入してもよい。更に、遅延量データを出力するレジスタ６５およびレジスタに情報を書き込む書込回路を備えてもよい。超高速かつ高精度なＡ／Ｄ変換器を提供でき、経年変化等に対応してレジスタに記憶されている遅延量を修正することにより校正が可能である。

Description

明 細 書
AZD変換装置
技術分野
[0001] 本発明は、 AZD変換装置に関するものであり、特に、高い周波数まで使用可能で あり、かつ高精度な AZD変換装置に関するものである。
背景技術
[0002] 従来、高速の AZD変換装置としては、フラッシュ型の AZD変換器が使用されて いた。下記特許文献 1にはフラッシュ型の AZD変換器の一例が開示されている。こ のフルフラッシュ型 AZD変換器には上側基準電圧 VRTと下側基準電圧 VRBが与え られている。そして、上側基準電圧 VRTと下側基準電圧 VRBとの間には抵抗群が接 続されており、上側基準電圧 VRTと下側基準電圧 VRBとの間の電圧は等間隔に分 圧されている。
[0003] 抵抗群からの電圧はコンパレータ群の比較基準電圧となり、コンパレータ群におけ る例えば番号 1〜256が付されている 256個のコンパレータは、その比較基準電圧と アナログ入力信号 VINとを比較し、 0または 1を出力する。コンパレータ群の出力（比 較結果）はエンコーダに入力され、エンコーダは例えばバイナリーコードに変換され た 8ビットのデジタル信号 DOUTを出力する。
特許文献 1 :特開平 10— 108041
発明の開示
発明が解決しょうとする課題
[0004] 例えば 10ギガ LAN伝送装置のような高速の有線伝送装置に使用される信号方式 として、最近 THP (Tomlinson Harashima Precoding)方式が注目されている。この TH P方式は、プレエンファシス方式を改良したものであり、伝送路を擬似する FIRフィル タを使用したプリエンファシス回路の途中にモジュロ演算回路を挿入して、出力信号 の振幅を所定の範囲内に抑圧する方式である。下記非特許文献 1には、 THP方式 の波形調整技術が開示されている。
非特干文献 1：「Matched— Transmission Technique for Channels With Intersymbol Int erferenceJ IEEE TRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 A UGUST 1972 774〜780ページ。
[0005] THP方式においては、送信端においては信号レベルが所定の幅内に抑圧される 力 伝送路を経由して受信される信号は、絶対値は減衰しているが、信号値の取り得 る値が拡散し、送信側における信号幅の数倍以上に広がってしまうという性質がある 。従って、この信号を AD変換器でデジタル信号に変換する際には、広がった信号幅 分を所定の分解能で変換する必要があり、高精度の AD変換器が必要である。
[0006] ところが、上記した従来の AZD変換器を使用した場合、高速で動作させると変換 誤差が大きくなり、必要な精度が得られないという問題点があった。本発明は上記し た課題を解決し、高い周波数まで使用可能であり、かつ高精度な AZD変換装置を 提供することを目的とする。
課題を解決するための手段
[0007] 本発明者は、 IC化した AZD変翻を使用して超高速で AZD変換を行う場合に、 サンプルホールド回路のホールドタイミングあるいはフラッシュ型の AZD変換回路の 場合にはコンパレータの出力信号のラッチタイミングのわずかなずれが変換誤差の 原因になり、この誤差は入力信号の振幅の単位時間当たりの変化 (傾斜 =微分値） が大きいほど大きくなることを見出した。
[0008] そして、タイミングのわずかなずれの原因は例えば IC内の回路構成や配線の配置 に基づく信号の遅延によるものと推定される。しかし、 IC内の各回路の信号の遅延量 を正確に制御して ICを設計することは非常に困難である。そこで、本発明においては 、複数のラッチ回路に入力される AZD変換信号あるいはラッチパルスの!/、ずれかの 遅延量を個々のラッチ回路毎に調整することにより、高速かつ高精度な AZD変換 器を得るようにした。
[0009] 本発明の AZD変換装置は、等間隔の複数の基準電圧を発生する基準電圧発生 手段と、前記複数の基準電圧と入力信号とを比較する複数の比較手段と、前記複数 の比較手段の出力信号をラッチする複数のラッチ手段と、各ラッチ手段と対応して、 クロック信号を指定された時間だけ遅延させる複数の可変遅延手段とを備えたことを 主要な特徴とする。 [0010] あるいは、本発明の AZD変換装置は、等間隔の複数の基準電圧を発生する基準 電圧発生手段と、前記複数の基準電圧と入力信号とを比較する複数の比較手段と、 前記複数の比較手段と対応して、比較手段の出力信号を指定された時間だけ遅延 させる複数の可変遅延手段と、前記複数の可変遅延手段の出力信号をラッチする複 数のラッチ手段とを備えたことを主要な特徴とする。
[0011] また、前記した AZD変換装置において、更に、前記複数の可変遅延手段のそれ ぞれに遅延量データを出力するレジスタ手段と、前記レジスタ手段に情報を書き込 む書込手段とを備えた点にも特徴がある。更に、前記した AZD変換装置において、 前記レジスタ手段は遺伝的アルゴリズムを使用して決定された遅延量データを記憶 している点にも特徴がある。
発明の効果
[0012] 本発明の AZD変換装置は上記のような構成によって以下のような効果がある。
(1)超高速かつ高精度な AZD変換器を提供できる。
(2)経年変化等に対応してレジスタに記憶されている遅延量を修正することにより校 正が可能である。
(3) AZD変^^の IC設計後に遅延に関する微細な調整が可能であるので、 AZD 変換器の IC設計時に信号遅延に関する正確な検証を行う必要がなくなり、回路設計 が容易になる。
図面の簡単な説明
[0013] [図 1]本発明の AZD変換装置を含む高速デジタルデータ伝送装置全体の構成を示 すブロック図である。
[図 2]本発明の第 1実施例の AZD変換器の構成を示すブロック図である。
[図 3]本発明の第 2実施例の AZD変換器の構成を示すブロック図である。
[図 4]可変遅延回路 64の構成例を示すブロック図である。
[図 5]本発明における AZD変換器の調整システムの構成を示すブロック図である。
[図 6]本発明における調整システムの処理内容を示すフローチャートである。
符号の説明
[0014] 60…コンパレータ 61…抵抗群
62· ··ラッチ回路
63…デコーダ
64· ··可変遅延回路
65· ··レジスタ
66· ··レジスタ書込回路
発明を実施するための最良の形態
[0015] 本発明の AZD変換装置は、ツイストペアケーブルに代表される平衡ケーブルや同 軸ケーブルを使用した数ギガ bps以上の超高速デジタルデータ伝送装置 (LAN)に 使用することを前提として開発されたものであるが、本発明の AZD変換装置はこれ に限らず、任意の信号の AZD変換に適用可能である。以下実施例 1について説明 する。
実施例 1
[0016] 図 1は、本発明の AZD変換装置を含む高速デジタルデータ伝送装置全体の構成 を示すブロック図である。この実施例は伝送ケーブル 21の両端に接続された同じ構 成の全二重データ送受信装置力もなつている。なお、例えば 10ギガイーサネット（登 録商標）においては図 1の伝送装置を 4組使用する。
[0017] 送信回路 10は、符号変翻11、 PN信号発生回路 12、スィッチ 13、 THPプリコー ダ 14、 DZA変翻15、アンプ 16、送信側トレーニング制御回路 17からなる。符号 変換器 11は、送信データを所定ビット毎に区切り、そのビット列の値と対応して、複 数の信号レベル (電圧値)の 1つを出力する。
[0018] THPプリコーダ 14は、例えば加算器、モジュロ演算器、 FIRフィルタからなる。入力 信号は加算器に入力され、加算器は入力信号力 FIRフィルタの出力を減算してモ ジュロ演算器へ出力する。モジュロ演算器の出力信号は FIRフィルタに入力され、 FI Rフィルタの出力は加算器へ出力される。 FIRフィルタには受信側イコライザ回路も含 めた伝送路のインパルス応答の係数が設定されている。
[0019] THPプリコーダ 14の出力は DAC15によってアナログ信号に変換され、アンプ 16、 ノ、イブリツド回路 20を介して送信される。送信側トレーニング制御回路 17は、例えば 装置の電源投入時等にスィッチ 13を PN信号発生回路 12に切り替え、伝送路にトレ 一二ング信号を送出し、受信側の回路で適切な THP係数を算出し、受信側から返 送されてきた THP係数データを受信して、 THPプリコーダ 14に設定する。また、信 号伝送中にぉ 、ても、受信回路側における信号の評価結果に基づき THPプリコー ダ 14の係数の調整を行ってもよ!、。
[0020] 次に、受信回路について説明する。受信回路 30は、可変利得アンプ 31、本発明 による AZD変換器 32、シンボル同期回路 33、イコライザ回路 34、レベル判定回路 35、 THPデコーダ 36、符号逆変換回路 37、受信側トレーニング制御回路 38等から なる。
[0021] 可変利得アンプ 31は、 AZD変換器 32の出力信号のレベルが送信回路の DAC1 5の入力信号と同じ信号レベルになるように、受信された信号を増幅する。シンボル 同期回路 33は受信信号力も同期信号を再生し、本発明の AZD変換器 32は受信 信号を AZD変換する。
[0022] イコライザ回路 34は公知の FIR形式のデジタルフィルタ回路である。レベル判定回 路 35は受信信号が多値のどの領域内にあるかを判定する回路であり、 THPデコー ダ 36は、 THPプリコーダ内のモジュロ演算器と同一の特性を有するモジュロ演算回 路である。符号逆変換器 37は THPデコーダ 36の出力を元のビット情報に逆変換す る。
[0023] 受信側トレーニング制御回路 38は、送信側トレーニング制御回路 17と共働して、ト レーニング信号を使用して可変利得アンプ 32の利得やイコライザ回路 34を調整する 。また、データ通信中に信号が信号配置の中心レベルからどちら側にどの程度ずれ ているかというような、より精細な信号評価情報を取得して、評価値が向上するように 、可変利得アンプ 31、イコライザ回路 34、送信側の THPプリコーダ 14等の調整可能 な係数を例えば遺伝的アルゴリズムに基づ 、て同時に調整するようにしてもょ 、。
[0024] 図 2は、本発明の第 1実施例の AZD変換器の構成を示すブロック図である。 AZ D変換器 32はフラッシュ型の AZD変換回路であり、等間隔の複数の基準電圧を発 生する基準電圧発生手段である抵抗群 61、前記複数の基準電圧と入力信号とを比 較する複数の比較手段であるコンパレータ 60、前記複数の比較手段の出力信号を ラッチする複数のラッチ手段であるラッチ回路 62、エンコーダ 63、各ラッチ手段と対 応して、クロック信号を指定された時間だけ遅延させる複数の可変遅延手段である可 変遅延回路 64、前記複数の可変遅延手段のそれぞれに遅延量データを出力するレ ジスタ手段であるレジスタ回路 65、前記レジスタ手段に情報を書き込む書込手段で あるレジスタ書込回路 66を備えて 、る。
[0025] 入力信号は複数 (例えば 128個）のコンパレータ 60全ての一方の入力端子に並列 に入力されている。コンパレータ 60の他方の入力端子には基準電圧を抵抗群 61〖こ よって等分圧した基準電圧が印加されている。コンパレータ 60の出力はラッチ回路 6 2によってラッチされ、エンコーダ 63によって例えば 7ビットのバイナリーコードに変換 されて出力される。
[0026] 可変遅延回路 64はレジスタ 65に記憶されている遅延量データに基づき、各ラッチ 回路に供給されるクロック信号を個々に遅延させる。レジスタ回路 65の遅延量データ 記憶素子としては、マスク ROM、フューズ型 ROMあるいはフラッシュメモリ等の書き 替え可能な不揮発性メモリ、 RAM (フリップフロップ)などを使用可能である。
[0027] レジスタ書込回路 66は記憶素子としてフラッシュメモリなどの書き替え可能なメモリ を採用した場合に、 AZD変翻を製造した後の出荷時に、あるいは装置に組み込 まれた後の伝送トレーニング時やデータ伝送中、その他 AZD変換器の校正時にお いて遅延量データをレジスタ 65に書き込むための回路である。
[0028] 図 4は、可変遅延回路 64の構成例を示すブロック図である。入力信号はインバータ 80〜85によって順次遅延され、セレクタ 86は、 2ビットの遅延量制御信号に基づき、 入力信号、インバータ 81の出力、インバータ 83の出力、インバータ 85の出力のいず れかを選択して出力する。なお、信号を遅延させるための素子としては、論理回路の 他、例えば抵抗とコンデンサを用いた積分回路や所望の長さの配線等を使用可能で ある。
[0029] 第 1実施例の AZD変換器は以上のような構成によって、各ラッチ回路 62において ラッチ回路 62に到達するコンパレータ 60の出力信号とラッチパルスであるクロック信 号との同期を正確に調整することができ、高速動作時の AZD変^^の精度が向上 する。 [0030] 図 5は、本発明における AZD変^^の調整システムの構成を示すブロック図であ る。発振回路 70は、 GA (遺伝的アルゴリズム)調整制御装置 (PC) 77からの制御に 基づき、所望の周波数の正弦波アナログ信号を発生する。可変利得アンプ 71は、 G A調整制御装置 77からの制御に基づき、正弦波アナログ信号を所望の振幅に増幅 する。この信号はバンドパスフィルタ（BPF) 72を経て加算器 73に入力される。
[0031] 直流バイアス発生回路 74は、 GA調整制御装置 77からの制御に基づき、所望の直 流電圧を発生し、この直流電圧は加算器 73によって正弦波アナログ信号と加算され 、 AZD変翻32へ出力される。
[0032] タイミング信号発生回路 75は、例えば正弦波アナログ信号のゼロクロス点を検出し 、そこから、 GA調整制御装置 77から指示された時間だけ経過後にクロック信号を発 生する。 AZD変 32はこのクロック信号に基づき信号をサンプリングして AZD 変換し、デジタル出力データを出力する。
[0033] ノッファ回路 76はタイミング信号発生回路 75から出力されるラッチパルスに基づき 、AZD変換器 32のデジタル出力データをラッチして GA調整制御装置 77へ出力す る。 GA調整制御装置 77は更に、 AZD変翻 32のレジスタ書込回路 66を介してレ ジスタ回路 65に遅延量データを書き込むことができるように構成されている。
[0034] なお、 AZD変翻 32への入力信号を発生させる回路としては、上記した構成以 外に例えば高速の DZA変換器を GA調整制御装置 77によって制御することにより アナログ信号を生成する構成でもよ ヽ。
[0035] 図 6は、本発明における調整システムの処理内容を示すフローチャートである。この 処理は例えば製造した AZD変換器のレジスタの内容を決定するために GA調整制 御装置 77によって実行されるものであり、遺伝的アルゴリズム (GA)により遅延量の 調整を行う。
[0036] S10においては個体数分の領域の確保等の初期化を行い、 S11においては、複 数の遺伝子（=遅延量)を持つ個体の初期集団の発生を行う。遺伝子の数は全ての 遅延量データの数 (例えば 128個）とする。遺伝子の初期値としては、遅延量として 取り得る範囲内において均等に分布するようにそれぞれの値をランダムに指定する。
[0037] S12においては、未評価の個体の 1つを選択し、個体内の遺伝子の値である遅延 量データを AZD変換器 32内のレジスタ書込回路 66を介してレジスタ回路 65に書き 込む。
[0038] S13においては、 GA調整制御装置 77が発振回路 70、可変利得アンプ 71、直流 ノィァス発生回路 74、タイミング信号発生回路 75を制御することにより、 AZD変換 器に特定の測定点と対応するような所望の入力信号およびクロック信号を加える。
[0039] なお、測定点については、例えば入力信号の取りうる電圧範囲を横軸、入力信号 の微分値の取りうる範囲を縦軸とした平面上で均一に分布するような複数の点を測 定点としてちよい。
[0040] S14においては、ノ ッファ回路 76を介して AZD変 から出力信号を読み込 む。 S15においては、全ての測定点について測定が完了したか否かが判定され、判 定結果が否定の場合には S13に移行するが、肯定の場合には S16に移行する。
[0041] S16においては、当該個体に関する各測定点における誤差を求め、その自乗平均 値を評価値とする。従って値が小さいほど良い評価となる。なお、入力信号の値は、 信号の周波数、振幅値、直流バイアス値、クロックタイミング力 計算により求める。
[0042] S17においては、全ての個体について評価済み力否かが判定され、判定結果が否 定の場合には S12に移行する力 肯定の場合には S18に移行する。なお S13〜S1 5の処理は最初は全ての個体について行われる力 2巡目以降は新たに生成された 個体か遺伝子が変更された個体についてのみ実行される。
[0043] S18においては、個体の選択淘汰処理が実行される。即ち、個体を評価値順に並 ベて、評価の低い所定数の個体を母集団から削除する。 S19においては、交叉処理 が実行される。即ち、二つの親個体力もなるペアを所定数だけランダムに選択 (複写 )し、個々の遺伝子をペアの二つの個体のいずれ力からコピーして新たな子個体を 作る。なお、個々の遺伝子についてどちらの親個体力もコピーするかはランダムに決 定する。また、新たに生成する個体数は S18における削除数と同じ数とする。
[0044] S20においては、突然変異処理が実行される。即ち、個体をランダムに所定数だけ 選択して、各個体においてランダムに選択した所定数の遺伝子について、その遺伝 子である遅延量をランダムに変化させる突然変異処理を実行し、新たな個体を母集 団の元の個体と置き換える。 [0045] S21においては、評価基準を満たすか否かが判定され、判定結果が否定の場合に は S12に移行する力 肯定の場合には処理を終了する。即ち、最も良い評価値が所 定値以上か (誤差の自乗平均値が所定値以下か)否力が判定され、終了する場合に は、その時点で最も評価の高!、個体の遺伝子を遅延量として採用する。
実施例 2
[0046] 図 3は、本発明の第 2実施例の AZD変換器の構成を示すブロック図である。第 2 実施例の AZD変換器もフラッシュ型の AZD変換回路であり、等間隔の複数の基準 電圧を発生する基準電圧発生手段である抵抗群 61、前記複数の基準電圧と入力信 号とを比較する複数の比較手段であるコンパレータ 60、前記複数の比較手段と対応 して、比較手段の出力信号を指定された時間だけ遅延させる複数の可変遅延手段 である可変遅延回路 64、前記複数の可変遅延手段の出力信号をラッチする複数の ラッチ手段であるラッチ回路 62、エンコーダ 63、前記複数の可変遅延手段のそれぞ れに遅延量データを出力するレジスタ手段であるレジスタ回路 65、前記レジスタ手段 に情報を書き込む書込手段であるレジスタ書込回路 66を備えている。
[0047] 入力信号は複数 (例えば 128個）のコンパレータ 60全ての一方の入力端子に並列 に入力されている。コンパレータ 60の他方の入力端子には基準電圧を抵抗群 61〖こ よって等分圧した基準電圧が印加されて ヽる。
[0048] コンパレータ 60の出力は可変遅延回路 64に入力され、可変遅延回路 64はレジス タ 65に記憶されている遅延量データに基づき、コンパレータ 60の出力信号を個々に 遅延させる。可変遅延回路 64の出力信号は各ラッチ回路 62によってラッチされ、ェ ンコーダ 63によって例えば 7ビットのバイナリーコードに変換されて出力される。
[0049] レジスタ回路 65の遅延量データ記憶素子としては、マスク ROM、フューズ型 ROM あるいはフラッシュメモリ等の書き替え可能な不揮発性メモリ、 RAM (フリップフロップ )などを使用可能である。
[0050] レジスタ書込回路 66は記憶素子としてフラッシュメモリなどの書き替え可能なメモリ を採用した場合に、 AZD変翻を製造した後の出荷時に、あるいは装置に組み込 まれた後の伝送トレーニング時やデータ伝送中、その他 AZD変換器の校正時にお いて遅延量データをレジスタ 65に書き込むための回路である。 [0051] 第 2実施例の AZD変換器における可変遅延回路 64の構成や遅延量の決定方法 は第 1実施例の AZD変換器と同じである。第 2実施例の AZD変換器は以上のよう な構成によって、やはり各ラッチ回路 62においてラッチ回路 62に到達するコンパレ ータ 60の出力信号とラッチノ ルスであるクロック信号との同期を正確に調整すること ができ、高速動作時の AZD変換器の精度が向上する。
[0052] 以上、実施例を開示したが、本発明には以下に示すような変形例も考えられる。実 施例においては、遅延量を遺伝的アルゴリズムによって調整する例を開示した力 他 のアルゴリズムを用いてもょ 、し、各可変遅延回路 64の遅延量を測定に基づ 、て決 定してちよい。
[0053] AZD変翻の ICを製作し、各可変遅延回路 64の遅延量が決定された後には、レ ジスタ 65の代わりに、遅延量が予め格納されたマスク ROMある!/、は所望の遅延量 データが生成される固定配線パターンを使用して AZD変翻の ICを製造するよう にしても良い。あるいは、各可変遅延回路 64をそれぞれ所望の遅延量を有する固定 遅延回路に置き換えて ICを製造するようにしても良い。

Claims

請求の範囲
[1] 等間隔の複数の基準電圧を発生する基準電圧発生手段と、
前記複数の基準電圧と入力信号とを比較する複数の比較手段と、
前記複数の比較手段の出力信号をラッチする複数のラッチ手段と、
各ラッチ手段と対応して、クロック信号を指定された時間だけ遅延させる複数の可 変遅延手段と
を備えたことを特徴とする AZD変換装置。
[2] 等間隔の複数の基準電圧を発生する基準電圧発生手段と、
前記複数の基準電圧と入力信号とを比較する複数の比較手段と、
前記複数の比較手段と対応して、比較手段の出力信号を指定された時間だけ遅 延させる複数の可変遅延手段と
前記複数の可変遅延手段の出力信号をラッチする複数のラッチ手段と、 を備えたことを特徴とする AZD変換装置。
[3] 更に、前記複数の可変遅延手段のそれぞれに遅延量データを出力するレジスタ手 段と、
前記レジスタ手段に情報を書き込む書込手段と
を備えたことを特徴とする請求項 1または 2のいずれかに記載の AZD変換装置。
[4] 前記レジスタ手段は、遺伝的アルゴリズムを使用して決定された遅延量データを記 憶して!/ヽることを特徴とする請求項 3に記載の AZD変換装置。
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