WO2006095751A1

WO2006095751A1 - Ａ／ｄ変換装置およびａ／ｄ変換装置を使用したデータ伝送装置

Info

Publication number: WO2006095751A1
Application number: PCT/JP2006/304427
Authority: WO
Inventors: Yuji Kasai; Keiichi Ito; Takashi Kamata; Masatoshi Sato
Original assignee: Evolvable Systems Research Institute Inc.; The Tokyo Electoric Power Company, Incorporated
Priority date: 2005-03-08
Filing date: 2006-03-08
Publication date: 2006-09-14
Also published as: JPWO2006095751A1

Description

明細書

AZD変換装置および AZD変換装置を使用したデータ伝送装置技術分野

[0001] 本発明は、 AZD変換装置および AZD変換装置を使用したデータ伝送装置に関するものであり、特に、高い周波数まで使用可能であり、かつオンライン調整可能な A ZD変換装置および AZD変換装置を使用したデータ伝送装置に関するものである背景技術

[0002] 従来、高速の AZD変換装置としては、フラッシュ型の AZD変換器が使用されていた。下記特許文献 1にはフラッシュ型の AZD変換器の一例が開示されている。このフルフラッシュ型 AZD変換器には上側基準電圧 VRTと下側基準電圧 VRBが与えられている。そして、上側基準電圧 VRTと下側基準電圧 VRBとの間には抵抗群が接続されており、上側基準電圧 VRTと下側基準電圧 VRBとの間の電圧は等間隔に分圧されている。

[0003] 抵抗群からの電圧はコンパレータ群の比較基準電圧となり、コンパレータ群における例えば番号 1〜256が付されている 256個のコンパレータは、その比較基準電圧とアナログ入力信号 VINとを比較し、 0または 1を出力する。コンパレータ群の出力（比較結果）はエンコーダに入力され、エンコーダは例えばバイナリーコードに変換された 8ビットのデジタル信号 DOUTを出力する。

特許文献 1 :特開平 10— 108041

発明の開示

発明が解決しょうとする課題

[0004] 例えば 10ギガ LAN伝送装置のような高速の有線伝送装置に使用される信号方式として、最近 THP (Tomlinson Harashima Precoding)方式が注目されている。この TH P方式は、プレエンファシス方式を改良したものであり、伝送路を擬似する FIRフィルタを使用したプリエンファシス回路の途中にモジュロ演算回路を挿入して、出力信号の振幅を所定の範囲内に抑圧する方式である。下記非特許文献 1には、 THP方式の波形調整技術が開示されている。

非特許文献 1：「Matched- Transmission Technique for Channels With Intersymbol Int erferenceJ IEEE TRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 A UGUST 1972 774〜780ページ。

[0005] THP方式においては、送信端においては信号レベルが所定の幅内に抑圧される力伝送路を経由して受信される信号は、絶対値は減衰しているが、信号値の取り得る値が拡散し、送信側における信号幅の数倍以上に広がってしまうという性質がある。従って、この信号を AD変換器でデジタル信号に変換する際には、広がった信号幅分を所定の分解能で変換する必要があり、高精度の AD変換器が必要である。

[0006] ところが、上記した従来の AZD変換器を使用した場合、高速で動作させると変換誤差が大きくなり、必要な精度が得られないという問題点があった。また、経年変化や動作環境によって AZD変換器の精度が低下するという問題点もあった。本発明は上記した課題を解決し、高い周波数まで使用可能であり、かつオンライン調整可能な AZD変換装置および AZD変換装置を使用したデータ伝送装置を提供することを目的とする。

課題を解決するための手段

[0007] 本発明者は、 IC化した AZD変翻を使用して超高速で AZD変換を行う場合に、サンプルホールド回路のホールドタイミングあるいはフラッシュ型の AZD変換回路の場合にはコンパレータの出力信号のラッチタイミングのわずかなずれが変換誤差の原因になり、この誤差は入力信号の振幅の単位時間当たりの変化 (傾斜 =微分値）が大きいほど大きくなることを見出した。

[0008] タイミングのわずかなずれの原因は例えば IC内の回路構成や配線の配置に基づく信号の遅延によるものと推定される。しかし、 IC内の各回路の信号の遅延量を正確に制御して ICを設計することは非常に困難である。また、経年変化や動作環境によつてもずれが発生する。そこで、本発明においては、入力信号の微分値に基づいて

AZD変換器の出力値を補正することにより、高速かつ高精度な AZD変換器を得るようにした。また、前記補正値をオンラインで調整できるようにした。

[0009] 本発明の AZD変換装置は、入力アナログ信号をデジタル信号に変換する主 AZ D変換手段と、入力アナログ信号を微分処理する微分手段と、前記微分手段の出力信号をデジタル信号に変換する補助 AZD変換手段と、前記主 AZD変換手段および前記補助 AZD変換手段の出力デジタル信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段と、前記記憶手段に補正値ある、は補正された出力値を書き込む書込手段とを備えたことを主要な特徴とする。

[0010] また、前記した AZD変換装置にぉヽて、前記記憶手段は、主 AZD変換手段から出力されるデジタル信号の補正値を記憶しており、前記 AZD変換装置は更に、前記記憶手段から出力される補正値と前記主 AZD変換手段から出力されるデジタル信号とを加算する加算手段を備えた点にも特徴がある。

[0011] 本発明の AZD変換装置を使用したデータ伝送装置は、前記した AZD変換装置と、受信信号の評価情報を生成する評価情報生成手段と、前記評価情報に基づき、少なくとも前記 AZD変換装置を調整する調整手段とを備えたことを主要な特徴とする。

[0012] また、前記した AZD変換装置を使用したデータ伝送装置において、前記調整手段は、遺伝的アルゴリズムを使用して調整を行う点にも特徴がある。また、前記した A ZD変換装置を使用したデータ伝送装置において、前記調整手段は、前記評価情報に基づき、前記 AZD変換装置およびイコライザ手段を同時に調整する点にも特徴がある。また、前記した AZD変換装置を使用したデータ伝送装置において、前記調整手段は、前記評価情報に基づき、前記 AZD変換装置、イコライザ手段および T HPプリコーダを同時に調整する点にも特徴がある。

発明の効果

[0013] 本発明の AZD変換装置は上記のような構成によって以下のような効果がある。

(1)超高速に動作可能であり、かつ高精度な AZD変換器を提供できる。

(2) AZD変換器の IC設計時に信号遅延に関する正確な検証を行う必要がなぐ補正前の AZD変^^には高、精度が要求されな、ので、回路設計が容易になる。

[0014] また、本発明の AZD変換装置を使用したデータ伝送装置は上記のような構成によつて以下のような効果がある。

(3)多数のパラメータを同時に調整可能な遺伝的アルゴリズムを使用してイコライザ

o

や THPプリコーダと同時にオンラインで調整することにより、伝送装置の状態を常に最〇適な状態に保つことができる。

(4)経年変化等に対応して AZD変換装置の記憶手段に記憶される補正値を修正することにより校正が可能である。

図面の簡単な説明

015] [図 1]図 1は本発明の AZD変換装置を含む高速デジタルデータ伝送装置全体の構成を示すブロック図である。

[図 2]図 2は本発明の AZD変翻 32の構成を示すブロック図である。

[図 3]図 3は微分回路 41の構成例を示すブロック図である。

[図 4]図 4は主 AZD変翻 40の構成例を示すブロック図である。

[図 5]図 5はイコライザ回路 34の構成を示すブロック図である。

[図 6]図 6はレベル判定回路 35の構成を示すブロック図である。

[図 7]図 7は受信側調整制御回路 38の構成を示すブロック図である。

[図 8]図 8は本発明における調整システムの処理内容を示すフローチャートである。符号の説明

··送信回路

11 · 符号変換器

12· ••PN信号発生回路

13· "スィッチ

14· ••THPプリコーダ

is••DZA変

le- "アンプ

17· ··送信側調整制御回路

20· "ノ、イブリツド回路

21 · ··伝送ケーブル

30· ··受信回路

31 · ··可変利得アンプ

32· ••AZD変翻 33…シンボル同期回路

34· ··イコライザ回路

35· ··レベル判定回路

36· ··ΤΗΡデコーダ

37· ··符号逆変換回路

38· ··受信側調整制御回路

発明を実施するための最良の形態

[0017] 本発明の AZD変換装置は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケーブルを使用した数ギガ bps以上の超高速デジタルデータ伝送装置 (LAN)に使用することを前提として開発されたものである。しかし、本発明の AZD変換装置はこれに限らず、任意の信号の AZD変換に適用可能である。以下実施例 1について説明する。

実施例 1

[0018] 図 1は、本発明の AZD変換装置を含む高速デジタルデータ伝送装置全体の構成を示すブロック図である。この実施例は伝送ケーブル 21の両端に接続された同じ構成の全二重データ送受信装置力もなつている。なお、例えば 10ギガイーサネット（登録商標）においては図 1の伝送装置を 4組使用する。

[0019] 送信回路 10は、符号変換器 11、 PN信号発生回路 12、スィッチ 13、 THPプリコーダ 14、 DZA変換器 15、アンプ 16、送信側調整制御回路 17からなる。符号変換器 1 1は、送信データを所定ビット毎に区切り、そのビット列の値と対応して、複数の信号レベル（電圧値）の 1つを出力する。

[0020] THPプリコーダ 14は、例えば加算器、モジュロ演算器、 FIRフィルタからなる。入力信号は加算器に入力され、加算器は入力信号力 FIRフィルタの出力を減算してモジュロ演算器へ出力する。モジュロ演算器の出力信号は FIRフィルタに入力され、 FI Rフィルタの出力は加算器へ出力される。 FIRフィルタにはイコライザ回路も含めた伝送路のインパルス応答の係数が設定されて!、る。

[0021] THPプリコーダ 14の出力は DAC15によってアナログ信号に変換され、アンプ 16、ノ、イブリツド回路 20を介して送信される。送信側トレーニング制御回路 17は、例えば装置の電源投入時等にスィッチ 13を PN信号発生回路 12に切り替え、伝送路にトレ一二ング信号を送出し、受信側の回路で適切な THP係数を算出し、受信側から返送されてきた THP係数データを受信して、 THPプリコーダ 14に設定する。また、信号伝送中にぉ、ても、受信回路側における信号の評価結果に基づき THPプリコーダ 14の係数の調整を行ってもよ!、。

[0022] 次に、受信回路について説明する。受信回路 30は、可変利得アンプ 31、本発明による AZD変換器 32、シンボル同期回路 33、イコライザ回路 34、レベル判定回路 35、 THPデコーダ 36、符号逆変換回路 37、受信側調整制御回路 38等からなる。

[0023] 可変利得アンプ 31は、 AZD変換器 32の出力信号のレベルが送信回路の DAC1 5の入力信号と同じ信号レベルになるように、受信された信号を増幅する。シンボル同期回路 33は受信信号力も同期信号を再生し、本発明の AZD変換器 32は受信信号を AZD変換する。

[0024] イコライザ回路 34は公知の FIR形式のデジタルフィルタ回路である。レベル判定回路 35は受信信号が多値のどの領域内にあるかを判定する回路であり、 THPデコーダ 36は、 THPプリコーダ 14内のモジュロ演算器と同一の特性を有するモジュロ演算回路である。符号逆変換器 37は THPデコーダ 36の出力を元のビット情報に逆変換する。

[0025] 受信側調整制御回路 38は、送信側調整制御回路 17と共働して、トレーニング信号を使用して可変利得アンプ 32の利得やイコライザ回路 34を調整する。また、データ通信中に信号が信号配置の中心レベルからどちら側にどの程度ずれて、るかと!/、うような、より精細な信号評価情報を取得して、評価値が向上するように、 AZD変換器 32およびイコライザ回路 34の補正値やフィルタ係数を例えば遺伝的アルゴリズムに基づいて同時に調整する。なお、可変利得アンプ 31や送信側の THPプリコーダ 14 も同時に調整するようにしてもょ、。

[0026] 図 2は、本発明の AZD変翻 32の構成を示すブロック図である。 AZD変翻 32 は、入力アナログ信号をデジタル信号に変換する主 AZD変換手段である主 AZD 変換器 40、入力アナログ信号を微分処理する微分手段である微分回路 41、微分手段の出力信号をデジタル信号に変換する補助 AZD変換手段である補助 AZD変 42、主 AZD変換手段および補助 AZD変換手段の出力デジタル信号をァドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段である補正値メモリ 43、記憶手段から出力される補正値と前記主 AZD変換手段から出力されるデジタル信号とを加算する加算手段である加算器 44、タイミング生成回路 45、記憶手段に情報を書き込む書込手段であるメモリ書込回路 46を備えている。

[0027] 図 4は、主 AZD変 40の構成例を示すブロック図である。主 AZD変 40としては例えば図 4に示すようなフラッシュ型の AZD変換回路を採用可能である。入力信号は複数 (例えば 128個）のコンパレータ 60全ての一方の入力端子に並列に入力されている。コンパレータ 60の他方の入力端子には基準電圧を抵抗群 61によって等分圧した基準電圧が印加されている。コンパレータ 60の出力はラッチ回路 62によつてラッチされ、エンコーダ 63によって例えば 7ビットのバイナリーコードに変換されて出力される。

[0028] 図 3は、微分回路 41の構成例を示すブロック図である。微分回路 41としては、例えば図 3に示すような積分型微分回路を採用可能である。この積分型微分回路は差動入出力端子を備えた利得が 1の 2つのアンプ 50、 51を備え、一方のアンプ 50には入力信号をそのまま入力し、他方のアンプ 51には、入力信号を抵抗 52、 53およびコンデンサ 54、 55からなる積分回路を介して入力する。そして、それぞれのアンプ 50、 5 1の出力端子同士は逆極性で接続されている。

[0029] この結果、出力信号としては、アンプ 50の出力信号（=入力信号)から入力信号の積分信号を減算した信号、即ち入力信号の微分信号が得られる。なお、微分回路として他の公知の微分回路を採用してもょ、。

[0030] 図 2に戻って、補助 AZD変換器 42は、例えば出力が 4ビット程度の主 AZD変換器 40よりも精度の低いもので足りる。補助 AZD変としては、例えば図 4に示すようなフラッシュ型の AZD変換回路など、主 AZD変と同様の構成を採用可能である。

[0031] 補正値メモリ 43は、例えばアドレス入力として 11ビット、データ出力として 4ビットを有するメモリである。メモリの種類としては、フラッシュメモリ等の書き替え可能な不揮発性メモリ、 RAMなどを使用可能である。また、補正値を決定した後に変更の必要がない場合には、マスク ROM、フューズ型 ROM等を使用可能である。

[0032] 図 2に示す構成においては、補正値メモリ 43には主 A/D変換器 40から出力されるデジタル信号の補正値が記憶されており、読み出された補正値は加算器 44により主 AZD変 40から出力されるデジタル信号と加算されて出力される。補正値は例えば 4ビットであり、主 AZD変 40から出力されるデジタル信号が 7ビットの整数であるものとすれば、補正値は例えば小数点以下 2ビット、整数部分 2ビットからなる。従って、加算後の補正出力データは整数部 7ビット、小数部 2ビットの計 9ビットとなる。

[0033] なお、補正出力値は、主 AZD変換器 40および補助 AZD変換器 42から出力されるデジタル信号 (アドレス情報）によって一意に決まるので、例えば 9ビットの補正出力値を補正値メモリ 43に書き込んでおいてもよい。このようにすれば、加算器 44は不要となる。

[0034] タイミング生成回路 45は、 AZD変翻に入力されるクロック信号に基づき、主 ΑΖ D変換器 40および補助 AZD変換器 42にそれぞれラッチパルスを供給する。通常は、主 AZD変 40のサンプリングタイミングと補助 AZD変のサンプリングタイミングが同じになるようにする。メモリ書込回路 46は、伝送トレーニング時ゃデータ伝送中、その他 AZD変換器の校正時において補正値メモリ 43の内容を書き替えるための回路である。

[0035] 図 5は、イコライザ回路 34の構成を示すブロック図である。このイコライザ回路 34は周知のトランスバーサルフィルタ（FIRフィルタ）回路を採用している。シフトレジスタ 7 0は入力信号を所定のクロック数分だけ遅延させた複数の信号を出力する。複数の加算器 71、 72はシフトレジスタ 70から出力される信号とレジスタ 73に格納されているフィルタ係数データとを乗算する。加算器 74は複数の加算器 71、 72の出力を全て加算して出力する。フィルタ係数は受信側調整制御回路 38から設定される。

[0036] 図 6は、レベル判定回路 35の構成を示すブロック図である。なお、この回路は 5値を判定する回路例であるが、多値の数は任意である。レベル判定回路 35においては、例えば「 + 2」、「 + 1」、「0」、「一 1」、「一 2」の 5値の判定ができればデジタルデータを得ることができる。しかし本発明では、 5値のそれぞれの判定結果を更に細分ィ匕し、アナログ信号の値がしきい値の間の中央付近にある場合と、しきい値付近に偏っている場合を区別する。

[0037] 図中、アナログ信号の値がしきい値の間の中央付近にある場合を〇の記号で示し、アナログ信号の値がしきい値付近に偏っている場合を△の記号で示してある。そして、レベル判定回路 35での判定結果が、〇の判定となった数との判定となった数（の割合)をカウンター 94、 95を用いて計測し、評価信号として受信側調整制御回路 3 8に出力する。

[0038] 入力信号は多値数の 3倍（図では 5 X 3 = 15)— 1の比較回路 80全ての +側入力端子に入力され、各比較回路 80の-側入力端子にはそれぞれ対応するレジスタ 81 の値が入力されている。複数のレジスタ 81には多値のそれぞれの境界の値 (V2A、 V 3A、 V4A、 V5A)の他、それぞれの多値の電圧範囲を 3等分する 2つの境界の値（添え字に B、 Cを含むもの）が設定されている。

[0039] 各比較回路 80は、 +側入力端子の方が電圧が高い場合に「1」を、そうでない場合には「0」を出力する。従って、例えば入力信号の電圧が V4Aと V4Bの間であった場合には、図 6において上から 5個の比較回路 80の出力は「0」、それ以外の比較回路 80の出力は「1」となる。

[0040] ラッチ回路 82は所定のタイミングで比較回路 80の出力をラッチし、 ANDゲート 84 は一つ上のラッチ出力の反転 (否定)信号との論理積を取っている。よって、図 6において上から 5個目の ANDゲート 84のみ力「l」を出力し、他の出力は全て「0」となる。この出力は ORゲート 86を介してバイナリ変換器に入力され、例えば「 + 1」を示すバイナリコードが出力される。また、図 6において上から 5個目の ANDゲート 84の出力は ORゲート 92を介して△の評価信号を計数するカウンタ 94に接続されており、カウンタ 94が 1つカウントアップする。

[0041] 図 7は、受信側調整制御回路 38の構成を示すブロック図である。 CPU100は RO M101に記憶されているプログラムに基づき、データ入力回路 103から評価情報を読み込み、 RAM102をワークエリアとして使用して後述する調整処理を実行し、データ出力回路 104を介して、 AZD変換器の補正値、イコライザ回路のフィルタ係数等を調整する。なお、このような制御回路自体は周知である。 [0042] 以下に、遺伝的アルゴリズムを用いた回路の調整方法にっ、て説明する。なお遺伝的アルゴリズムを用いた一般的な調整手順は、例えば特開 2000— 156627号公報「電子回路およびその調整方法」に開示されている。また、本発明でいう遺伝的ァルゴリズムとは、進化的計算手法のことをいい、進化的プログラミング (EP)の手法も含むものである。

[0043] この実施例においては、実際のデータ伝送を行いながら伝送装置の状態が最適に保たれるようにオンラインで AZD変換器およびイコライザ回路の微調整を行う。伝送中の調整範囲は、伝送装置の通信品質に大きな影響を与えないように、直前の良好であった調整結果を中心とした微少範囲に限定する。遺伝的アルゴリズムを用いたオンライン調整における各個体 (パラメータセット）の評価には信号の判定結果 (評価信号)を利用する。

[0044] 図 8は、本発明における調整システムの処理内容を示すフローチャートである。この処理は受信側調整制御回路 38の CPU100によって実行される。 S10においては個体数分の領域の確保等の初期化を行い、 S11においては、複数の遺伝子、即ち、 A ZD変換補正値およびイコライザ回路のフィルタ係数のパラメータを持つ個体の初期集団の発生を行う。

[0045] 補正値に関する遺伝子の数は例えば 85個とし、横軸を主 AZD変の出力、縦軸を補助 AZD変 42の出力とする 2次元平面においてむらなく均等に分布するよう〖こ選択する。即ち、主 AZD変翻 40の出力の上位 4ビットおよび補助 AZD 変換器 42の出力の上位 2ビットの組み合わせに基づくアドレス位置の補正値を遺伝子の値とする。遺伝子の初期値としては、補正値として評価値が高いと思われる範囲内において均等に分布するようにそれぞれの値をランダムに指定する。

[0046] フィルタ係数に関する遺伝子としては全てのフィルタ係数をそれぞれ遺伝子とする。遺伝子の初期値としては、フィルタ係数として評価値が高いと思われる範囲内において均等に分布するようにそれぞれの値をランダムに指定する。過去の調整結果の母集団を記憶してぉ、てもよ、。

[0047] S12においては、未評価の個体の 1つを選択し、個体内の遺伝子の補正値 85個に基づ、て補間演算を行、、補正値メモリ 43に書き込む全ての補正値 (アドレス 11ビット = 2048個）を算出し、 AZD変換器 32内の補正値メモリ 43に書き込む。

[0048] 例えば前記 2次元平面における補助 AZD変換器 42の出力が「01, 00」である行において、例えば遺伝子である主 AZD変換器 40の出力が「0110, 000」と「0111 , 000」の場合の補正値の間には 7個の補正値が存在する。従って、この 7個の補正値を両端の補正値である遺伝子の値力周知の直線補間演算により求める。

[0049] この補間演算を主 AZD変換器 40の出力の上位 4ビットおよび補助 AZD変換器 4 2の出力の上位 2ビットの全ての組み合わせについて実行することにより、補助 AZD 変 42の出力の下位 2ビットが「00」である全ての行の補正値が生成される。次に、補正値が算出された行と行の間にある補正値を上下の行の補正値力直線補間演算によって求める。この演算を全ての列について実行することにより、全ての補正値が算出される。

[0050] S13においては、 S12において選択した個体の遺伝子のフィルタ係数をイコライザ回路 34のレジスタ 73に書き込む。 S14においては、評価信号カウンタ 94、 95をタリァし、所定期間あるいは所定データ量だけ信号を伝送して、評価信号カウンタ 94、 9 5によって〇の数および△の数を計数する。信号としては実際にデータが伝送される信号を使用してもよヽし、データ伝送の途中に評価用の信号を割り込ませてもよヽ。

[0051] S15にお、ては、評価信号を読み込み、遺伝的アルゴリズムの評価値 Fを例えば次式で計算する。ここで、〇の数は、カウンタ 95の計数値、△の数はカウンタ 94の計数値である。

[0052] = (〇の数) { (〇の数）+ ( の数）}

[0053] S16においては、全ての個体について評価済み力否かが判定され、判定結果が否定の場合には S12に移行する力肯定の場合には S17に移行する。なお S12〜S1 5の処理は最初は全ての個体について行われる力 2巡目以降は新たに生成された個体か遺伝子が変更された個体についてのみ実行される。

[0054] S17においては、個体の選択淘汰処理が実行される。即ち、個体を評価値順に並ベて、評価の低い所定数の個体を母集団から削除する。 S18においては、交叉処理が実行される。即ち、二つの親個体力もなるペアを所定数だけランダムに選択 (複写 )し、個々の遺伝子をペアの二つの個体のいずれ力からコピーして新たな子個体を作る。なお、個々の遺伝子についてどちらの親個体力もコピーするかはランダムに決定する。また、新たに生成する個体数は S17における削除数と同じ数とする。

[0055] S19においては、突然変異処理が実行される。即ち、個体をランダムに所定数だけ選択して、各個体においてランダムに選択した所定数の遺伝子について、その遺伝子である補正値あるはフィルタ係数をランダムに変化させる突然変異処理を実行し、新たな個体を母集団の元の個体と置き換える。そして S12に戻り、 S12〜S19の処理を繰り返す。

[0056] 以上、実施例を開示したが、本発明には以下に示すような変形例も考えられる。本発明の AZD変換装置にはフラッシュ型に代表される一括変換型の AZD変換回路が特に好適であり、実施例においては、フラッシュ型の AZD変換回路を使用する例を開示したが、サンプリング回路を併用するパイプライン型あるいは逐次比較型などの他の型の AZD変換回路も採用可能である。

[0057] 実施例の伝送装置においては、 AZD変換装置およびイコライザ回路を同時に調整する例を開示した力遺伝的アルゴリズムは多数の異種のパラメータを同時に調整することができるので、例えば AZD変換装置、イコライザ回路、送信側の THPブリコーダを同時に調整するようにしても良い。更に、受信回路の可変利得アンプの利得など、調整可能な全てのパラメータを同時に調整するようにしてもよい。補正値メモリ 43に現在設定されている補正値のデータを外部に読み出す読み出し回路を備えていてもよい。

Claims

請求の範囲

[1] 入力アナログ信号をデジタル信号に変換する主 AZD変換手段と、

入力アナログ信号を微分処理する微分手段と、

前記微分手段の出力信号をデジタル信号に変換する補助 AZD変換手段と、前記主 AZD変換手段および前記補助 AZD変換手段の出力デジタル信号をアドレスとして入力し、補正値あるいは補正された出力値を出力する記憶手段と、前記記憶手段に補正値あるいは補正された出力値を書き込む書込手段とを備えたことを特徴とする AZD変換装置。

[2] 前記記憶手段は、主 AZD変換手段から出力されるデジタル信号の補正値を記憶しており、

前記 AZD変換装置は更に、前記記憶手段から出力される補正値と前記主 AZD 変換手段力出力されるデジタル信号とを加算する加算手段を備えた

ことを特徴とする請求項 1に記載の AZD変換装置。

[3] 請求項 1乃至 2のいずれかに記載の AZD変換装置と、

受信信号の評価情報を生成する評価情報生成手段と、

前記評価情報に基づき、少なくとも前記 AZD変換装置を調整する調整手段とを備えたことを特徴とする AZD変換装置を使用したデータ伝送装置。

[4] 前記調整手段は、遺伝的アルゴリズムを使用して調整を行うことを特徴とする請求項 3に記載の AZD変換装置を使用したデータ伝送装置。

[5] 前記調整手段は、前記評価情報に基づき、前記 AZD変換装置およびイコライザ手段を同時に調整することを特徴とする請求項 4に記載の AZD変換装置を使用したデータ伝送装置。

[6] 前記調整手段は、前記評価情報に基づき、前記 AZD変換装置、イコライザ手段および THPプリコーダを同時に調整することを特徴とする請求項 5に記載の AZD変換装置を使用したデータ伝送装置。