JPWO2005027368A1

JPWO2005027368A1 - デジタルデータ伝送装置

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Publication number: JPWO2005027368A1
Application number: JP2005513864A
Authority: JP
Inventors: 河西　勇二; 勇二河西; 村川　正宏; 正宏村川; 樋口　哲也; 哲也樋口
Original assignee: 財団法人日本産業技術振興協会
Priority date: 2003-09-10
Filing date: 2004-09-07
Publication date: 2007-11-08
Anticipated expiration: 2024-09-07
Also published as: US20060274850A1; TW200511783A; WO2005027368A1; US7583749B2; JP4340759B2; TWI286011B

Abstract

送信データは送信回路１０によって伝送に適した多値のアナログ信号に変換され、増幅器及びハイブリッド回路１２を介してケーブル２１に出力される。送信回路１０では、ケーブル２１での波形の劣化を補償する特性の波形を生成する。ケーブル２１からの受信信号は、ハイブリッド回路１２及び増幅器１３を介して、合成器１４に入力され、ここで、キャンセル信号生成回路１７の出力のキャンセル信号と合成され、不要信号が除去される。その出力信号は、受信回路１５において、複数のサンプルホールド回路によってサンプリングされ、歪みを補正するためにマトリクス回路によってアナログ積和演算が行われ、デジタル信号に変換される。デジタル信号は一括して並列直列変換等の処理が行われ、受信データおよび評価信号が得られる。調整制御回路１８はＣＰＵを内蔵し、評価信号に基づいてデータを正しく送受信できるように各回路を調整する。

Description

本発明は信号ケーブルを用いてデジタルデータを伝送する装置に関するものである。特に１ギガビット毎秒以上の高速データ伝送に好適な伝送装置に関するものである。

一般に、信号ケーブルを用いてデジタルデータを伝送して双方向に通信する場合にはハイブリッド回路が用いられ、このハイブリッド回路では送信信号と受信信号の分離が高周波トランスによって行われていた。また、ケーブルを信号が伝送することで著しく波形が劣化してしまうので、正確な受信データを得るために従来はデジタル信号処理（ＤＳＰ）技術が用いられた。

上記したような従来のデジタルデータ伝送装置においては、例えば下記非特許文献１に示すような１０００メガビットイーサーネット技術に代表されるように、通信速度は１つの通信チャネルあたり２５０メガビット毎秒が最高であり、１つの通信チャネルあたり１ギガビット毎秒以上の高速データ伝送は不可能であった。

１ギガビット毎秒以上の高速データ伝送が不可能である理由は以下による。即ち、高速通信に用いられる信号の周波数では、高周波トランスでの信号分離がきわめて困難であり、デジタル信号処理（ＤＳＰ）に用いるアナログデジタル変換器（Ａ／Ｄ変換器）およびデジタル処理回路が動作速度、回路規模、消費電力、およびコストの点で実用にならないという問題点があった。
ＩＥＥＥ８０２．３ａｂ仕様書ｈｔｔｐ：／／ｇｒｏｕｐｅｒ．ｉｅｅｅ．ｏｒｇ／ｇｒｏｕｐｓ／８０２／３／ａｂ／

本発明の目的は、前記のような従来技術の問題点を解決し、１つの通信チャネルあたり１ギガビット毎秒以上の伝送が可能な高速データ伝送装置を提供することにある。

本発明のデジタルデータ伝送装置は、多値伝送方式によるデジタルデータ伝送装置において、調整可能なプリエンファシス回路を備えた送信手段と、受信信号から調整状態の評価信号を生成する評価信号生成手段を備えた受信手段と、前記評価信号を使用して、受信手段あるいは相手装置の送信手段の調整を行う調整手段とを備えたことを主要な特徴とする。
また、前記したデジタルデータ伝送装置において、更に、抵抗マトリクス回路によるバランス調整可能なハイブリッド回路を備え、前記受信手段は、更に、調整可能なエコーキャンセル回路を備えてもよい。
また、前記したデジタルデータ伝送装置において、前記評価信号生成手段は、受信信号が多値の各判定レベル範囲の中央付近にあるか境界付近に偏っているかを判定して、その頻度であるヒストグラム情報を出力するものであり、前記調整手段は、相手装置のプリエンファシス回路の調整を行ってもよい。また、前記したデジタルデータ伝送装置において、前記調整手段は、遺伝的アルゴリズムによって各回路の調整を行うようにしてもよい。
また、前記したデジタルデータ伝送装置において、前記受信手段は、更に、調整可能な、受信信号をアナログ処理する歪み除去回路を備えていてもよい。また、前記したデジタルデータ伝送装置において、前記受信手段は、更に、位相ロックループ回路の電圧制御発振器として電圧可変水晶発振回路を用いたクロック再生回路を備えていてもよい。

本発明のデジタルデータ伝送装置は、１つの通信チャネルあたり１ギガビット毎秒以上の伝送が可能である。

本発明の全二重送受信回路の構成を示すブロック図である。本発明の伝送装置全体の構成を示すブロック図である。本発明の送信回路の構成を示すブロック図である。本発明のハイブリッド回路１２の構成を示す回路図である。本発明のキャンセル信号生成回路の構成を示すブロック図である。本発明の復調回路１５の構成を示すブロック図である。単一パルスの場合の送信回路１０の波形を示す波形図である。連続データ送信時の送信回路１０の波形を示す波形図である。本発明の評価信号生成回路の構成を示すブロック図である。本発明の調整処理の内容を示すフローチャートである。本発明のマトリクス回路の構成を示すブロック図である。本発明のクロック再生回路の要部構成を示すブロック図である。

符号の説明

１０送信回路
１１、１３増幅器
１２ハイブリッド回路
２１ケーブル
２２相手装置
１４加算器
１７キャンセル信号生成回路
１５復調回路
１６クロック再生回路
１８調整制御回路

以下に、４本の同軸ケーブルを使用して、パルス振幅変調（ＰＡＭ）方式により全二重で計１０ギガビット毎秒（Ｇｂｐｓ）の伝送が可能なデジタルデータ伝送装置について説明する。

以下、本発明の実施の形態を詳細に説明する。図１は、本発明の全二重送受信回路２０の構成を示すブロック図である。また、図２は、本発明の伝送装置全体の構成を示すブロック図である。この装置は、主にコンピュータで取り扱うデジタルデータをほかのコンピュータや外部装置、ネットワーク等と通信するものである。
本発明の伝送装置は、同じ構成の相手側伝送装置２２とケーブル２１で接続する。本発明においては、ケーブル２１はツイストペア線の構造ではなく、同軸ケーブルを用いることが好ましい。複数（例えば４）チャネルの伝送においては、複数の同軸ケーブルを束ねた複合同軸ケーブルが好適である。この場合、それぞれの同軸ケーブルの外側導体は同一に束ねられる他の同軸ケーブルの外側導体と接触しても問題ない。この場合、複合同軸ケーブルの外径を細くできる効果がある。

伝送装置は４つの全２重送受信回路２０、データ分配回路２３およびデータ合成回路２４からなる。データ分配回路２３は、例えば送信データを８ビット毎に区切り、誤り検出／訂正が可能な４チャネルの５値のパルスに対応する各３ビットのデータであって、合計が１２ビットのデータに変換し、４つの全２重送受信回路２０にそれぞれ３ビットずつ分配する。また、データ合成回路２４は、４チャネルの５値のパルスに対応する各３ビット、合計１２ビットのデータを元の８ビットデータに復元する。なお、多値伝送する伝送レベルの数は５値に限らず、例えば８値あるいは１２値など任意のレベル数を採用可能である。

以下、全２重送受信回路２０の構成について説明する。送信データは送信回路１０によって伝送に適した多値のアナログ信号に変換され、増幅器１１により伝送に適した大きさに増幅され、ハイブリッド回路１２によりケーブル２１に出力される。送信回路１０では、ケーブル２１での波形の劣化を補償する特性の波形を後述の方法で生成する。
送信信号の一部は、ケーブル２１に存在する接続点等での反射により「エコー」と呼ばれる不要信号を生ずる。正確なデータ伝送のためにはこの不要信号を適切に除去する必要がある。ケーブル２１からの受信信号は、ハイブリッド回路１２によって送信信号と分離され、増幅器１３に接続する。キャンセル信号生成回路１７は、送信データに基づいて不要信号を消去するためのキャンセル信号を生成する。

増幅器１３の出力の受信信号とキャンセル信号生成回路１７の出力のキャンセル信号は、合成器１４によって合成され、不要信号が除去される。受信回路１５においては、詳細は後述するが、合成器１４の出力信号は複数のサンプルホールド回路によってサンプリングされ、歪みを補正するためにマトリクス回路によってアナログ積和演算が行われ、アナログデジタル変換器によりデジタル信号に変換される。デジタル信号は一括してロジック回路により並列直列変換等の処理が行われ、受信データおよび後述する評価信号が得られる。

上記の一連の動作のタイミングについては、クロック再生回路１６によりクロック信号が抽出され、各種タイミング信号が生成される。調整制御回路１８はＣＰＵを内蔵し、詳細は後述するが、評価信号に基づいてデータを正しく送受信できるように各回路を調整する。
なお、伝送路２１を全二重ではなく、単方向伝送路として使用するようにしてもよく、この場合には、増幅器１１の出力は直接送信用ケーブル２１に接続され、受信用ケーブル２１が増幅器１３に接続される。また、ハイブリッド回路１２、キャンセル信号生成回路１７、合成器１４は不要となる。

図３は、本発明の送信回路１０の構成を示すブロック図である。Ｄ／Ａ変換器ＤＡＣ１（３２）〜ＤＡＣ３（３４）は差動電流出力型のＤ／Ａ変換器であり、Ｄ／Ａ変換器ＤＡＣ１と３の出力は極性を逆にして、ＤＡＣ２の出力は極性を同じにして並列接続される。送信データとクロックは、Ｄ／Ａ変換器ＤＡＣ１に対してはそのまま入力され、Ｄ／Ａ変換器ＤＡＣ２に対しては遅延回路３０により一定時間（Ｔｄ１とする）遅延した送信データとクロックが入力され、Ｄ／Ａ変換器ＤＡＣ３に対しては遅延回路３０と３１により一定時間（Ｔｄ１＋Ｔｄ２とする）遅延した送信データとクロックが入力される。なお、Ｔｄ１、Ｔｄ２を可変とし、調整制御回路１８によって調整してもよい。

図７は単一パルスを送信した場合、図８は連続データを送信した場合の送信回路１０の要部の波形を示す波形図である。各波形は、送信データ（デジタル信号）、ＤＡＣ１〜３の出力（電流値）、送信回路１０の出力（電流値）を示している。（いずれも計算機シミュレーションの結果である。）Ｄ／Ａ変換器１〜３は、それぞれ、バイアス電流を可変することにより出力電流値の倍率を可変可能な構成である。送信データが「１」であるときのＤ／Ａ変換器１〜３の出力電流値をそれぞれａ１〜ａ３とすると、送信回路１０の出力波形は図７下段に示すようなプリエンファシス波形となる。これらａ１〜ａ３の値を調整制御回路１８によって調整することによって、ケーブルに最適なプリエンファシス波形に調整する。

図４は、本発明のハイブリッド回路１２の構成を示す回路図である。前述のケーブル２１に接続するコネクタ５７は、抵抗４２〜５１からなる抵抗マトリクス回路５８に接続し、また、抵抗マトリクス回路５８は高周波トランス４１、５２、５３に接続する。抵抗４６の抵抗値はコネクタ５７に接続するケーブル２１の特性インピーダンスに等しくしてある。

増幅器１１の出力は高周波トランス４１の１次側に接続する。送信信号は増幅器１１によって増幅され、高周波トランス４１に出力される。高周波トランス４１の２次側の一端は抵抗４２を通してコネクタ５７と抵抗４７に接続する。高周波トランス４１の２次側の他の一端は抵抗４５を通して抵抗４６と抵抗４９に接続する。送信信号は、コネクタ５７と抵抗４２と抵抗４７の接続点（接続点Ｎ１とする）、および、抵抗４６と抵抗４５と抵抗４９の接続点（接続点Ｎ２とする）に逆相（逆極性の電圧）で出力される。
抵抗４７は高周波トランス５２の１次側に接続し、抵抗４９は高周波トランス５３の１次側に接続されることから、高周波トランス５２と高周波トランス５３の２次側において、送信信号の成分は逆相で発生する。

受信信号に関しては、コネクタ５７からの受信信号は抵抗４７を経由して高周波トランス５２の１次側に接続し、抵抗４７と４８を経由して高周波トランス５３の１次側に接続する。従って、高周波トランス５２と高周波トランス５３の２次側において、受信信号の成分は同相（同極性の電圧）で発生する。

高周波トランス５２と高周波トランス５３の２次側は、増幅器５４と増幅器５５にそれぞれ接続し、増幅器５４と増幅器５５の出力は加算合成されて受信信号が得られる。このとき、送信信号の成分は逆相で合成されることから、受信信号と送信信号の分離がなされる。抵抗４３、抵抗４４、抵抗５０、抵抗５１は、インピーダンス整合のために用いられる。

ケーブル２１の特性インピーダンスと抵抗４６の抵抗値のずれなどにより、増幅器５４と増幅器５５の出力における逆相の送信信号の成分の大きさは必ずしも一致しない。そこで、増幅器５４と増幅器５５の増幅率を調整することにより、受信信号から送信信号の成分を除去することが可能である。この増幅率は調整制御回路１８によって遺伝的アルゴリズムにより最適化される。
このように、本発明のハイブリッド回路１２は、増幅器５４と増幅器５５の２つの信号経路を有し、この２つの信号経路からの信号出力のバランスを調整することを大きな特徴とする。

図５は、本発明のキャンセル信号生成回路１７の構成を示すブロック図である。送信データは、多段に接続されたシフトレジスタ６０に入力され、送信データが順次シフトレジスタ６０に一時的に記録される。シフトレジスタの出力はセレクター６１に入力され、セレクター６１によって送信データの履歴の一部が選択される。セレクター６１の出力は、複数のＡ／Ｄ変換器６２によってアナログ電流値に変換される。そして、すべてのＡ／Ｄ変換器６２の出力が並列接続され、電流が加算合成されて、キャンセル信号が生成される。セレクター６１（タップ位置）およびＤＡＣ６２の電流値（極性および振幅）は調整制御回路１８によって調整される。

図６は、本発明の受信回路１５の構成を示すブロック図である。受信回路１５においては、合成器１４の出力信号は複数のサンプルホールド（Ｓ／Ｈ）回路７０によってサンプリングされる。複数のＡＤＣ７３を順に並列動作させるためにＳ／Ｈ回路７０はクロック信号に基づくタイミングで１つずつ順に動作する。このタイミングは調整制御回路１８によって調整される。そして、Ｓ／Ｈ回路７０の出力信号は、歪みを除去する目的でマトリクス回路７１によってアナログ積和演算が行われる。

図１１は、本発明のマトリクス回路７１の構成を示すブロック図である。可変利得増幅器７５および２つの可変利得可変極性増幅器７６の出力信号はアナログ加算器７７によって加算されて出力される。各増幅器の利得および極性は調整制御回路１８によって調整される。

マトリクス回路７１の出力は複数の増幅器７２によってアナログデジタル変換に適した大きさに増幅され、アナログデジタル変換器７３によりデジタル信号に変換される。受信波形の歪みが少ない場合はマトリクス回路７１を省略して、Ｓ／Ｈ回路７０の出力を増幅器７２の入力に接続することも可能である。アナログデジタル変換器７４の出力のデジタル信号は一括してロジック回路７４により並列直列変換等の処理が行われ、受信データおよび評価信号が得られる。

図１２は、クロック再生回路の要部を示すブロック図である。受信信号から受信データを復調するためには、受信されたデータに対応するクロック信号を再生する必要がある。多値の信号ではクロック再生が困難であるが、本願発明者は試行錯誤の結果、クロック再生回路１６において、位相ロックループ（ＰＬＬ）回路に用いる電圧可変型発振器に電圧可変水晶発振回路を用いると特に好適であることを知見した。

受信信号１０１はコンパレータによって２値化され、同期パターン検出回路１０３およびＰＬＬ（位相ロックループ）回路１０４に入力される。同期パターン検出回路の検出出力はＰＬＬ回路１０４のイネーブル端子に接続されており、ＰＬＬ回路１０４の出力は電圧制御発振器１０５に接続されている。そして電圧制御発振器１０５の出力はＰＬＬ回路および外部にクロック信号として出力される。ＰＬＬ回路１０４および電圧制御発振器１０５は、同期パターンが検出されている期間にのみ同期引き込み制御がなされ、その他の期間はフリーラン状態となる。電圧制御発振器１０５に電圧可変水晶発振回路を用いることで安定したクロック信号の同期が可能となる。

図９は、本発明の評価信号生成回路の構成を示すブロック図である。Ａ／Ｄ変換器７３によってアナログ信号の値からデジタル値を判定した結果を模式的に示している。アナログ値に対応して、「＋２」、「＋１」、「０」、「−１」、「−２」の５値の判定ができればデジタルデータを得ることができる。そして、受信したアナログ信号の値が多値のそれぞれの判定レベル範囲の中央にあるほど誤り率が低くなり、判定レベル範囲の上限あるいは下限のしきい値に近いほど誤り率が高くなる。そこで、本発明では、５値のそれぞれの判定内容をより細分化し、アナログ信号の値が判定レベル範囲の中央付近にある場合と、境界であるしきい値付近に偏っている場合を区別する。
入力信号は各コンパレータ８０の＋端子に入力され、−端子には比較するしきい値電圧が印加される。コンパレータ８０は多値のそれぞれに対して３個づつ設けられており、３個の各コンパレータには、しきい値電圧として、多値のそれぞれの判定レベル範囲の下限、下限から１／３高、下限から２／３高（上限から１／３低）の電圧が印加されている。そして、入力信号よりしきい値が低いコンパレータからのみ１が出力され、ラッチ８１に記憶される。
ＡＮＤゲート８３の一方には、上段のラッチ出力がＮＯＴゲート８２を介して入力されているので、上段のラッチ出力が１の場合にはＡＮＤゲート８３の出力は０となる。結局、入力信号より低い直近のしきい値に対応するＡＮＤゲート８３の出力のみが１を出力する。図中、○の記号を付した判定出力信号はアナログ信号の値が判定レベル範囲の中央付近にあるものを示し、△の記号を付したものは、アナログ信号の値がしきい値付近に偏っているものを示している。各ＯＲゲート８５〜８９は、多値のそれぞれのレベルに属するＡＮＤゲート出力を論理和して多値情報を出力する。バイナリ変換器９０は多値情報を２進情報に変換する。
所定の期間にＡ／Ｄ変換器７３での判定結果が○の判定となった数と△の判定となった数をＯＲゲート９２、９３およびヒストグラムカウンター９４、９５を用いて計数して、頻度であるヒストグラム情報を出力する。ヒストグラム値は評価信号として調整制御回路１８に出力される。
調整制御回路１８は遺伝的アルゴリズムを使用して、ハイブリッド回路１２における増幅器５４、５５の増幅率、キャンセル信号生成回路１７の出力波形、マトリクス回路７１におけるアナログ積和演算の係数などを調整すると共に、相手装置の送信回路の調整パラメータを相手装置に伝送し、相手装置の送信回路のプリエンファシス回路のレベルパラメータ等も調整する。

以下に、遺伝的アルゴリズムを用いた回路の調整方法について説明する。なお、遺伝的アルゴリズムの参考文献としては、例えば、出版社ＡＤＤＩＳＯＮ−ＷＥＳＬＥＹＰＵＢＬＩＳＨＩＮＧＣＯＭＰＡＮＹ，ＩＮＣ．が１９８９年に出版した、ＤａｖｉｄＥ．Ｇｏｌｄｂｅｒｇ著の「ＧｅｎｅｔｉｃＡｌｇｏｒｉｔｈｍｓｉｎＳｅａｒｃｈ，Ｏｐｔｉｍｉｚａｔｉｏｎ，ａｎｄＭａｃｈｉｎｅＬｅａｒｎｉｎｇ」がある。なお、本発明でいう遺伝的アルゴリズムとは、進化的計算手法のことをいい、進化的プログラミング（ＥＰ）の手法も含むものである。進化的プログラミングの参考文献としては、例えば、出版社ＩＥＥＥＰｒｅｓｓが１９９５年に出版した、Ｄ．Ｂ．Ｆｏｇｅｌ著の「ＥｖｏｌｕｔｉｏｎａｒｙＣｏｍｐｕｔａｔｉｏｎ：ＴｏｗａｒｄａＮｅｗＰｈｉｌｏｓｏｐｈｙｏｆＭａｃｈｉｎｅＩｎｔｅｌｌｉｇｅｎｃｅ」がある。

伝送装置１に接続するケーブル２１の長さや中間の接続点の位置、特性インピーダンス、周波数特性などはケーブルの交換などによって変化する。そこでケーブル２１の特性に合わせて、送信回路１０で生成する送信信号の波形、キャンセル信号生成回路１７の出力波形、ハイブリッド回路１２における増幅器５４、５５の増幅率、マトリクス回路７１におけるアナログ積和演算の係数などを最適な状態に調整する必要がある。この調整には遺伝的アルゴリズムが特に好適である。具体的な調整手順は、例えば特開２０００−１５６６２７号公報「電子回路およびその調整方法」に詳述されているので、ここでは概要を説明する。

調整手順は、まず、装置の起動の際に、多値数を減少させたり伝送速度を低下させるなど、未調整でも通信可能なプロトコルを使用して送受信回路間での低速データ通信を確立する。次に、送信側からトレーニング信号を送信させて受信側において評価信号を得る。そして、この評価信号に基づいて調整制御回路１８が遺伝的アルゴリズムを使用して受信回路を調整すると共に相手装置の送信回路の調整パラメータを低速データ通信チャネルを使用して相手装置に伝送し、相手装置の送信回路も調整する。このトレーニング処理により、ある程度広い調整範囲で調整を行い、調整後に伝送装置間での高速データ通信を確立する。その後は、実際のデータ伝送を行いながら、伝送装置の状態が最適に保たれるようにオンラインで微調整を行う。伝送中の調整範囲は、伝送装置の通信品質に大きな影響を与えないように、直前の良好であった調整結果を中心とした微少範囲に限定する。オンラインでの調整における遺伝的アルゴリズムの評価関数は、Ａ／Ｄ変換器７３での信号の判定結果（評価信号）を利用する。

図１０は、本発明の調整処理の概要を示すフローチャートである。Ｓ１０においては、初期化を行う。Ｓ１１においては、初期集団である各個体の遺伝子を、評価値が高いと思われる部分を中心にして発生させる。実施例においては、遺伝的アルゴリズムの染色体として、調整値を格納するレジスタのレジスタ値を直接用いる。Ｓ１２においては、各個体の適応度の生成を行う。即ち、評価値を測定していない個体について、個体の調整値を回路に設定して所定期間だけ信号を伝送し、前記した評価信号を得る。そして、遺伝的アルゴリズムの評価関数値Ｆを例えば次式で計算する。

Ｆ＝（○の数）／｛（○の数）＋（△の数）｝

ここで、○の数は、前記所定期間末のヒストグラムカウンタ９５の計数値、△の数はヒストグラムカウンタ９４の計数値である。Ｓ１３においては、個体の選択、淘汰を実行する。即ち、個体を評価値順に並べて、下位の所定数の個体を削除する。Ｓ１４においては遺伝子の交叉を実行する。即ち、二つの個体のペアを所定数だけランダムに選択（複写）し、染色体を組み変えて子の染色体を作る。

Ｓ１５においては個体をランダムに所定数だけ選択（複写）してその遺伝子を変化させる突然変異を実行し、新たな個体を生成する。Ｓ１６においては、評価基準を満たすか否か、即ち最も良い評価関数値Ｆが所定値以上か否かが判定され、結果が肯定であれば処理を終了するが、否定の場合にはＳ１２に戻って、処理を繰り返す。終了する場合には、その時点での生物集団中で最も適応度の高い個体を、求める最適化問題の解とする。上述のようにして、伝送装置はオンラインの状態でも安定した通信品質が得られるように自動的に調整される。

Claims

多値伝送方式によるデジタルデータ伝送装置において、
調整可能なプリエンファシス回路を備えた送信手段と、
受信信号から調整状態の評価信号を生成する評価信号生成手段を備えた受信手段と、
前記評価信号を使用して、受信手段あるいは相手装置の送信手段の調整を行う調整手段と
を備えたことを特徴とするデジタルデータ伝送装置。
前記デジタルデータ伝送装置は、更に、抵抗マトリクス回路によるバランス調整可能なハイブリッド回路を備え、
前記受信手段は、更に、調整可能なエコーキャンセル回路を備えた
ことを特徴とする請求項１に記載のデジタルデータ伝送装置。
前記評価信号生成手段は、受信信号が多値の各判定レベル範囲の中央付近にあるか境界付近に偏っているかを判定して、その頻度であるヒストグラム情報を出力するものであり、
前記調整手段は、相手装置のプリエンファシス回路の調整を行う
ことを特徴とする請求項１に記載のデジタルデータ伝送装置。
前記調整手段は、遺伝的アルゴリズムによって各回路の調整を行うことを特徴とする請求項１に記載のデジタルデータ伝送装置。
前記受信手段は、更に、調整可能な、受信信号をアナログ処理する歪み除去回路を備えたことを特徴とする請求項１に記載のデジタルデータ伝送装置。
前記受信手段は、更に、位相ロックループ回路の電圧制御発振器として電圧可変水晶発振回路を用いたクロック再生回路を備えたことを特徴とする請求項１に記載のデジタルデータ伝送装置。