WO2007013361A1 - 信号処理装置および信号処理方法 - Google Patents

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WO2007013361A1
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correlation
signal processing
transmission
precoder
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Yoichi Sato
Takashi Kamata
Masatoshi Sato
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Evolvable Systems Research Institute Inc.
The Tokyo Electoric Power Company, Incorporated
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    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
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    • H04L25/497—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by correlative coding, e.g. partial response coding or echo modulation coding transmitters and receivers for partial response systems
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    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03777—Arrangements for removing intersymbol interference characterised by the signalling
    • H04L2025/03802—Signalling on the reverse channel

Definitions

  • the present invention relates to a signal processing device and a signal processing method, and more particularly to a signal processing device and a signal processing method capable of setting an optimum correlation code in accordance with the frequency characteristics of a transmission path. is there.
  • a PAM signal system has been adopted for high-speed digital data transmission apparatuses, and various equalizers and pre-emphasis circuits have been proposed to compensate for the frequency characteristics of the transmission path. ing.
  • an equalizer or a pre-emphasis circuit for example, there is a circuit using a transversal type (FIR) filter.
  • FIR transversal type
  • Patent Document 1 discloses a binary signal multiplexing apparatus used in a communication system that uses a duobinary modulation method, which is a kind of correlation code.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 11 122205
  • the THP (Tomlinson Harashima Precoding) method has recently attracted attention.
  • the transmission path is regarded as a correlator (filter), and the channel response characteristics of the transmission path are set in the precoder's feedback filter, so that the receiving end only has a modulo arithmetic circuit.
  • This is a transmission method.
  • Non-patent document 1 below discloses a THP waveform adjustment technique.
  • Non-Special Reference 1 “Matched-Transmission Technique for Channels With Intersymbol Int erferenceJ lEEE TRANSACTIONS ON COMMUNICATIONS, VOL.COM-20, NO.4 A UGUST 1972 774-780 pages
  • the precoder force is required to set the channel response characteristics of the transmission path in the precoder feedback filter. This is because the precoder force is an IR (Infinite-durati on Impulse Response) filter configuration. In addition, it is necessary to complete the precoder operation within one symbol transmission period of the transmission signal. However, since the number of delay stages of the filter that realizes the channel response of the transmission path is several tens of stages, there is a problem that a precoder necessary for high-speed digital data transmission of several Gbps cannot be realized.
  • the present invention provides a signal processing device and a signal processing method that can solve the above-described problems of the prior art and can set an optimum correlation code within a feasible range in accordance with the frequency characteristics of the transmission path.
  • the purpose is to provide.
  • the signal processing apparatus of the present invention is characterized in that it has a signal correlator having a plurality of delay stages and using a rational correlation coefficient. Further, the signal processing apparatus described above is characterized in that a precoder unit is provided in front of the signal correlation unit. In addition, the signal processing apparatus described above is characterized in that it includes an adaptive means for determining the correlation coefficient based on the channel response of the transmission path.
  • the above-described signal processing device is characterized in that an equalizer is provided after the signal correlation means.
  • the signal correlation means and The equalizer is also characterized in that it can be processed by a single filter means.
  • the signal correlation unit and the precoder unit process only a signal of a predetermined bit higher than the multilevel signal.
  • the signal processing method of the present invention uses the step of measuring the channel response of the transmission line, the step of determining the correlation coefficient based on the measured channel response, and the determined correlation coefficient.
  • the main feature is that it includes a step of performing a correlation process using a rational number of correlation coefficients and a plurality of delay stages on the transmission signal.
  • the signal processing apparatus and the signal processing method of the present invention have the following effects by the configuration as described above.
  • the low frequency region can be used effectively, and the error rate is reduced compared to the conventional method.
  • the correlation coefficient can be approximated by a simple rational number (for example, that can be expressed by 4 bits), the number of bits of the output signal of the precoder can be reduced, and the burden on the correlator and equalizer in the subsequent stage can be reduced. it can.
  • FIG. 1 is a functional block diagram showing a configuration of a signal processing device of the present invention.
  • FIG. 2 is a block diagram showing a configuration of the precoder 12.
  • FIG. 3 is a block diagram showing a configuration of an entire transmission apparatus including a signal processing apparatus of the present invention.
  • FIG. 4 is a block diagram showing the configuration of correlator 13.
  • FIG. 5 is a block diagram showing a configuration of the equalizer 14.
  • FIG. 6 is a block diagram showing a configuration of a second embodiment of the precoder of the present invention.
  • FIG. 7 is a flowchart showing the contents of adjustment processing.
  • the signal processing device of the present invention was developed on the premise that it is used for an ultrahigh-speed digital data transmission device (LAN) of several Gbps or more using a balanced cable represented by a twisted pair cable or a coaxial cable.
  • LAN ultrahigh-speed digital data transmission device
  • the signal processing apparatus of the present invention is not limited to this, and can be applied to any digital signal transmission apparatus.
  • FIG. 1 is a functional block diagram showing the configuration of the signal processing device of the present invention.
  • the transmission side device includes a precoder 12, a correlation encoder 11 including a correlator 13, an equalizer 14, and a transmission side controller 19, and the reception side device connected via the cable 15 determines 16, a decoder (MOD) 17, and a receiving side controller 18.
  • MOD decoder
  • the received signal is AZD-converted, the level determined by the determiner 16 is determined, and the decoder (MOD) 17 performs the same modulo operation as the modulo operation in the precoder.
  • the series is played back.
  • the reception-side controller 18 measures the channel response of the cable 15 by the adjustment process, and transmits the measured channel response information to the transmission-side controller 19 via the feedback channel. Based on the received channel response information, the transmitting controller 19 reads the correlation coefficient from the correlation coefficient table 20, and stores the correlation coefficient in the precoder 12 and the correlator 13 and the channel response parameter in the equalizer 14. Each calculated equalization coefficient is set.
  • FIG. 3 is a block diagram showing a configuration of the entire transmission apparatus including the signal processing apparatus of the present invention.
  • This embodiment also has the power of a full-duplex data transmitter / receiver having the same configuration connected to both ends of the transmission cable 15.
  • 10G Ethernet registered trademark
  • four sets of the transmission equipment shown in Fig. 3 are used.
  • the transmission circuit 40 includes a code conversion 41, a PN signal generation circuit 42, a switch 43, a correlation encoder 1 1, an equalizer 14, a periodic signal generation circuit 44, a DAC (DZA converter) 46, an amplifier 47, It consists of the transmission side controller 19.
  • the sign change 41 divides the transmission data into predetermined bits and outputs one of a plurality of signal levels (voltage values) corresponding to the value of the bit string.
  • the correlation encoder 11 includes a force precoder and a correlator, which will be described in detail later, and performs a correlation encoding process with a correlation coefficient adapted to the characteristics of the transmission path.
  • the equalizer 14 is an FIR filter having a reverse characteristic to the channel response of the transmission line.
  • the output of the equalizer 14 is converted into an analog signal by the DAC 46, amplified by the amplifier 47, and transmitted to the transmission cable 15 via the noise circuit 48.
  • the transmission-side controller 19 controls, for example, the switches 43 and 45, the PN signal generation circuit 42, the correlation encoder 11, the equalizer 14, and the periodic signal generation circuit 44, and executes adjustment processing described later.
  • Receiver circuit 40 is variable gain amplifier 52, AGC circuit 53, symbol synchronization circuit 54, ADC (AZD converter) 55, level judgment circuit 56, module arithmetic unit (MOD) 57, sign reverse conversion circuit 58, receiver side
  • the controller becomes 18 isotropic.
  • the variable gain amplifier 52 amplifies the received signal so as to have a predetermined signal level under the control of the AGC circuit 53.
  • the symbol synchronization circuit 54 regenerates the symbol synchronization signal (clock) as well as the received signal strength, and the ADC 55 performs AZD conversion on the reception signal based on the symbol synchronization signal.
  • the level determination circuit 56 is a circuit for determining in which region of the multilevel signal the received signal is located. When the input signal level is within a predetermined range of the multilevel signal, multilevel digital information corresponding to that range is output.
  • the modulo arithmetic unit 57 is a modulo arithmetic circuit having the same characteristics as the modulo arithmetic unit in the correlation encoder 11 described later.
  • the sign inverse converter 58 inversely converts the output of the modulo calculator 57 into the original bit information.
  • the receiving controller 18 measures the channel response (Inols response) of the transmission cable 15 as well as the training signal power, and sends it back to the transmitting controller 19 via the transmitting circuit 40.
  • FIG. 2 is a block diagram showing the configuration of the precoder 12.
  • the adder 30 subtracts the output signal of the precoder FIR filter 37 from, for example, a multi-value transmission symbol sequence consisting of 3 bits and outputs the result to the modulo calculator 31.
  • the modulo operation unit 31 performs a modulo operation for obtaining a remainder of division and outputs the result (for example, 8 bits) to the correlator 13. Further, the signal of the upper bits (for example, the upper 2 bits) is also output to the shift register 32 of the precoder FIR filter 37.
  • the shift register 32 is, for example, a 2-bit ⁇ 6-stage shift register, and the output signals of the registers at each stage are output to six multipliers 33 and 34, respectively.
  • Each of the six multipliers 33 and 24 multiplies the 2-bit delay signal output from the shift register 32 and the 4-bit correlation coefficient output from the register 36, and outputs the result to the adder 35.
  • Adder 35 adds the output signals of all multipliers 33 and 34 and outputs the result to adder 30.
  • the precoder 12 Since the precoder 12 has an IIR filter configuration, it is necessary to complete the operation of the precoder 12 within one symbol transmission period of the transmission signal. However, as shown in Fig. 2, only the high-order predetermined bits (for example, 2 bits) of the signal are calculated, the number of delay stages is 6 and the correlation coefficient is about 4 bits. Thus, it is possible to realize a signal processing device that performs high-speed full-duplex digital data transmission, such as several G bps, even with the computation speed obtained in the above.
  • FIG. 4 is a block diagram showing a configuration of correlator 13.
  • the upper 2 bits of the 8-bit data input from the precoder 12 are input to the shift register 61 of the correlator FIR filter 66.
  • the configuration of the correlator FIR filter 66 is the same as the precoder FIR filter 37 shown in FIG. 2, and the correlation coefficient set in the register 65 is also set to the same value as the precoder FIR filter 37. Determined.
  • the output of the correlator FIR filter 66 is input to the adder 60, added with the 8-bit data input from the precoder 12, and output to the equalizer 14.
  • the number of feedback bits in the precoder 12 is limited to the upper predetermined bits in order to perform high-speed transmission.
  • bits to be fed back are used. The number can be increased and all output bits may be fed back if the processing speed is in time.
  • the correlator 13 has the same configuration as a normal FIR filter, and can be processed by one FIR filter in combination with the function of the equalizer 14 at the next stage.
  • FIG. 5 is a block diagram showing the configuration of the equalizer 14.
  • the equalizer 14 a general FIR filter can be used.
  • the signal input from the correlator 13 is input to the shift register 70 and also input to the first stage multiplier 71.
  • the shift register 70 has, for example, an 8-bit ⁇ 16-stage configuration, and each delay output of the shift register 70 is output to the multiplier 72.
  • a plurality of multipliers 72 multiply each delay output of the shift register 70 by the equalization coefficient set in the register 74.
  • the adder 73 adds the outputs of all the multipliers 71 and 72 and outputs the result to the DAC 46.
  • both the correlator 13 shown in FIG. 4 and the equalizer 14 shown in FIG. 5 have the FIR filter configuration, the entire signal need not be completed within one symbol period. Thus, it is possible to realize a highly accurate filter operation.
  • FIG. 6 is a block diagram showing the configuration of the second embodiment of the precoder 12 of the present invention.
  • the RAM 80 is a semiconductor memory capable of high-speed reading Z writing with an address width of, for example, 15 bits and a data width of 8 bits.
  • the transmission symbol sequence is input to the address terminal via the selector 82.
  • the selector 82 is a force for switching to the write address side only when the table data determined by the adjustment process is written to the RAM 80, and otherwise outputs a transmission symbol sequence. 8-bit data is read from the RAM 80 and output to the equalizer 14, and the upper 2 bits are input to the selector 83.
  • the selector 83 writes the table data determined by the adjustment process to the RAM 80. The power to switch to the write address side only when
  • the RAM 80 data calculated in advance corresponding to a specific correlation coefficient is written by the adjustment process.
  • the precoder 12 shown in FIG. 2 determines output data when the transmission symbol sequence, the contents of the shift register 32, and the value of the correlation coefficient are determined. Therefore, output data is calculated in advance for all combinations of the transmission symbol sequence and the contents of the shift register 32 when a plurality of correlation coefficients are set.
  • the correlation coefficient is determined, the same output as that of the precoder 12 in FIG. 2 can be obtained by writing the output data corresponding to the correlation coefficient into the RAM 80.
  • FIG. 7 is a flowchart showing the contents of the adjustment process executed by the reception side controller 18 and the transmission side controller 19 working together.
  • S10 for example, a low-speed transmission channel is established by a well-known 10M or 100M Ethernet (registered trademark) protocol.
  • a training signal is transmitted to the cable, and the channel response of the cable is acquired.
  • the length of the transmission path is estimated based on the channel response, and the correlation coefficient is read with reference to the correlation coefficient table 20 based on the length information.
  • the correlation coefficient is set in the precoder 12 and the correlator 13.
  • the inverse response of the acquired channel response is calculated, and the calculated equalization coefficient is set in the equalizer 14.
  • S14 high-speed data transmission is started.
  • S15 it is determined whether or not the force has reached a predetermined training cycle. If the determination result is negative, the process proceeds to S15. If the determination result is negative, the process proceeds to 16S.
  • S16 data transmission is interrupted and a training signal is sent to the cable to obtain the cable channel response.
  • S17 the inverse response of the channel response is calculated, and the equalization coefficient of the equalizer 14 is updated. The correlation coefficient and equalization coefficient are adjusted by the above processing.
  • Equation 1 the correlation filter is expressed by Equation 1 below. T is the symbol period.
  • Equation 2 An evaluation function for concentrating the spectrum in the vicinity of the direct current is expressed by Equation 2 below. This is the nth moment of the spectrum (where n is an even number). The smaller this value, the smaller the transmission loss.
  • Equation 3 An evaluation function for reducing the number of levels is expressed by Equation 3 below. This is the nth order moment of the tap coefficient. When the tap coefficient tends to monotonously decrease backward, the number of levels decreases.
  • Equation 4 An evaluation function for reducing the spectrum near the Nyquist frequency (l / (2T) Hz) is expressed by the following Equation 4.
  • the Nyquist frequency spectrum may drop sharply depending on the sampling phase of the signal.
  • the purpose of this evaluation function is to make the equalizer insensitive to this drop.
  • the embodiments have been disclosed, but the following modifications may be considered in the present invention.
  • the configuration in which the equalizer is placed on the transmission side is disclosed.

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Abstract

　伝送路の周波数特性に合わせて最適な相関符号を設定することができる信号処理装置および信号処理方法を提供する。 　相関符号器１１はプリコーダ１２と相関器１３からなり、プリコーダ１２と相関器１３の遅延段数は複数であり、かつ有理数の相関係数を用いる。コントローラ１９は伝送路のチャネル応答に基づいて最適な相関係数を決定する。プリコーダ１２と相関器１３は送信多値信号の上位の所定ビットの信号のみを帰還処理する。相関係数を任意の有理数に拡張し、伝送路の周波数特性に適合した相関符号を使用することにより、低い周波数領域を有効に利用できるので誤り率が従来よりも減少する。また、プリコーダ１２の演算ビット数を上位の所定ビットに減らせば、現在のＬＳＩ製造技術で得られる演算速度で実現可能である。

Description

明 細 書
信号処理装置および信号処理方法
技術分野
[0001] 本発明は、信号処理装置および信号処理方法に関するものであり、特に、伝送路 の周波数特性に合わせて最適な相関符号を設定することができる信号処理装置お よび信号処理方法に関するものである。
背景技術
[0002] 従来、高速のデジタルデータ伝送装置には PAM信号方式が採用されており、伝 送路の周波数特性を補償するために、各種の等化器ゃプレエンファシス回路等の採 用が提案されている。等化器ゃプレエンファシス回路としては、例えばトランスバーサ ル型（FIR)フィルタを使用したものがある。
また、整数係数の相関符号を用いる技術もある。下記の特許文献 1には、相関符号 の一種であるデュオバイナリ変調方式を用 、る通信システムに使用する 2値信号多 重装置が開示されている。
特許文献 1：特開平 11 122205号公報
[0003] 更に、最近 THP (Tomlinson Harashima Precoding)方式が注目されて 、る。この T HP方式は、伝送路を相関器 (フィルタ）と見なし、プリコーダのフィードバック用フィル タにに伝送路のチャネル応答特性を設定することにより、受信端においてはモジュロ 演算回路を備えるのみで信号を伝送する方式である。下記非特許文献 1には、 THP 方式の波形調整技術が開示されている。
非特干文献 1：「Matched- Transmission Technique for Channels With Intersymbol Int erferenceJ lEEE TRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 A UGUST 1972 774〜780ページ
発明の開示
発明が解決しょうとする課題
[0004] 例えば数 Gbpsというような高速の PAMデジタルデータ伝送を行う場合には、伝送 路の周波数特性 (チャネル応答)が高い周波数の減衰が非常に大きいので、受信側 に等化器を置くのみでは等化器にぉ 、て高 、周波数の雑音も増幅されてしま 、、誤 り率が増加してしまうという問題点があった。
[0005] また、送信側に等化器を置く方法もあるが、こうすると送信信号における高い周波 数の信号レベルが非常に大きくなつてしまうので、信号全体のレベルが上げられず、 また近端クロストークが大きくなり、やはり誤り率が増加してしまうという問題点があつ た。
[0006] そこで、相関符号ィ匕を行って、信号の電力スペクトルを低域に移動させることにより 、高い周波数の信号レベルを下げることが考えられる。しかし、相関係数が整数であ る従来の相関符号ィ匕方式を採用すると、相関器の遅延段数を増やすほど、受信側に ぉ 、て識別しなければならな 、信号のレベル数が増加してしま 、、雑音および D AC (DZA変翻)の精度の限界により誤り率が増力!]してしまうという問題点があった。
[0007] また、前記した THP方式においては、プリコーダのフィードバック用フィルタにに伝 送路のチャネル応答特性を設定する必要がある力 プリコーダ力 IR(Infinite - durati on Impulse Response)フィルタの構成であるために、送信信号の 1シンボル伝送期間 内にプリコーダの演算を完了させる必要がある。しかし伝送路のチャネル応答を実現 するフィルタの遅延段数は数十段にもなるので、数 Gbpsというような高速のデジタル データ伝送に必要なプリコーダは実現不可能であるという問題点があった。
[0008] 本発明は、上記した従来技術の課題を解決し、伝送路の周波数特性に合わせて、 実現可能な範囲で最適な相関符号を設定することができる信号処理装置および信 号処理方法を提供することを目的とする。
課題を解決するための手段
[0009] 本発明の信号処理装置は、遅延段数が複数であり、かつ有理数の相関係数を用 いる信号相関手段を備えたことを主要な特徴とする。また、前記した信号処理装置に おいて、前記信号相関手段の前段にプリコーダ手段を備えた点にも特徴がある。ま た、前記した信号処理装置において、伝送路のチャネル応答に基づいて前記相関 係数を決定する適応手段を備えた点にも特徴がある。
[0010] また、前記した信号処理装置において、前記信号相関手段の後段に等化器を備え た点にも特徴がある。また、前記した信号処理装置において、前記信号相関手段と 等化器は 1つのフィルタ手段によって処理できる点にも特徴がある。また、前記した信 号処理装置において、前記信号相関手段およびプリコーダ手段は多値信号の上位 の所定ビットの信号のみを処理する点にも特徴がある。
[0011] 本発明の信号処理方法は、伝送路のチャネル応答を測定するステップ、測定され たチャネル応答に基づ!/、て相関係数を決定するステップ、決定された相関係数を用 いて送信信号に対して、遅延段数が複数であり、かつ有理数の相関係数を用いる相 関処理を施すステップを含むことを主要な特徴とする。
発明の効果
[0012] 本発明の信号処理装置および信号処理方法は上記のような構成によって、以下の ような効果がある。
(1)相関係数を有理数に拡張し、伝送路の周波数特性に適合した相関符号を使用 することにより、低い周波数領域を有効に利用できるので誤り率が従来よりも減少す る。
[0013] (2)プリコーダの演算ビット数を上位の所定ビットに減らせば、現在の LSI製造技術 で得られる演算速度で実現可能である。また、相関器や等化器は FIR(Finit- duratio n Impulse Response)フィルタ構成であるので、信号全体の遅延を許せば高精度のフ ィルタを実現可能である。従って、本発明の信号処理装置は現在の LSI製造技術で 得られる演算速度で実現可能である。
(3)相関係数を簡単な (たとえば 4ビットで表現可能な)有理数で近似できれば、プリ コーダの出力信号のビット数が小さくなり、後段の相関器や等化器の負担を軽減する ことができる。
図面の簡単な説明
[0014] [図 1]本発明の信号処理装置の構成を示す機能ブロック図である。
[図 2]プリコーダ 12の構成を示すブロック図である。
[図 3]本発明の信号処理装置を含む伝送装置全体の構成を示すブロック図である。
[図 4]相関器 13の構成を示すブロック図である。
[図 5]等化器 14の構成を示すブロック図である。
[図 6]本発明のプリコーダの第 2実施例の構成を示すブロック図である。 [図 7]調整処理の内容を示すフローチャートである。
符号の説明
11 · 相関符号器
12· ··プリコーダ
13· ··相関器
14· ,·等化器
is"ケーブル
le- ,·判定器
17· ··デコーダ（MOD)
18· ··受信側コントローラ
19· ··送信側コントローラ
発明を実施するための最良の形態
[0016] 本発明の信号処理装置は、ツイストペアケーブルに代表される平衡ケーブルや同 軸ケーブルを使用した数 Gbps以上の超高速デジタルデータ伝送装置 (LAN)に使 用することを前提として開発されたものであるが、本発明の信号処理装置はこれに限 らず、任意のデジタル信号の伝送装置に適用可能である。
実施例 1
[0017] 図 1は、本発明の信号処理装置の構成を示す機能ブロック図である。送信側装置 には、プリコーダ 12、相関器 13からなる相関符号器 11、等化器 14、送信側コント口 ーラ 19が備えられ、ケーブル 15を介して接続される受信側装置には、判定器 16、デ コーダ（MOD) 17、受信側コントローラ 18が備えられている。
[0018] 送信シンボル系列は後述するプリコーダ 12、相関器 13によって相関符号ィ匕処理を 施され、信号の電力スペクトルが低域に移動される。そして、等化器 14によってケー ブル 15のチャネル応答 (H(D))と逆の特性 E(D)=1/H(D)〖こ等化処理され、 D/A変換 されてケーブル 15に送出される。
[0019] 受信側においては、受信信号が AZD変換され、判定器 16によってどのレベルで あるかが判定され、デコーダ（MOD) 17によってプリコーダ内におけるモジュロ演算 と同一のモジュロ演算を行うことによって送信シンボル系列が再生される。 [0020] 受信側コントローラ 18は調整処理によってケーブル 15のチャネル応答を測定し、 測定したチャネル応答情報をフィードバックチャネルを介して送信側コントローラ 19 に送信する。送信側コントローラ 19は、受信したチャネル応答情報に基づき、相関係 数テーブル 20から相関係数を読み出し、プリコーダ 12および相関器 13には相関係 数を、等化器 14にはチャネル応答カゝら算出した等化係数をそれぞれ設定する。
[0021] 図 3は、本発明の信号処理装置を含む伝送装置全体の構成を示すブロック図であ る。この実施例は伝送ケーブル 15の両端に接続された同じ構成の全二重データ送 受信装置力もなつている。なお、例えば 10Gイーサネット（登録商標）においては図 3 の伝送装置を 4組使用する。
[0022] 送信回路 40は、符号変翻 41、 PN信号発生回路 42、スィッチ 43、相関符号器 1 1、等化器 14、周期信号発生回路 44、 DAC (DZA変換器) 46、アンプ 47、送信側 コントローラ 19からなる。符号変翻41は、送信データを所定ビット毎に区切り、その ビット列の値と対応して、複数の信号レベル (電圧値)の 1つを出力する。
[0023] 相関符号器 11は、詳細は後述する力 プリコーダおよび相関器からなり、伝送路の 特性に適合した相関係数によって相関符号化処理を行う。等化器 14は伝送路のチ ャネル応答と逆特性の FIRフィルタである。
[0024] 等化器 14の出力は DAC46によってアナログ信号に変換され、アンプ 47によって 増幅され、ノ、イブリツド回路 48を介して伝送ケーブル 15に送信される。送信側コント ローラ 19は、例えばスィッチ 43、 45、 PN信号発生回路 42、相関符号器 11、等化器 14、周期信号発生回路 44を制御し、後述する調整処理を実行する。
[0025] 次に、受信回路について説明する。受信回路 40は、可変利得アンプ 52、 AGC回 路 53、シンボル同期回路 54、 ADC (AZD変換器） 55、レベル判定回路 56、モジュ 口演算器 (MOD) 57、符号逆変換回路 58、受信側コントローラ 18等力 なる。
[0026] 可変利得アンプ 52は、 AGC回路 53の制御により、所定の信号レベルになるように 受信された信号を増幅する。シンボル同期回路 54は受信信号力もシンボル同期信 号 (クロック）を再生し、 ADC55はシンボル同期信号に基づき受信信号を AZD変換 する。
[0027] レベル判定回路 56は受信信号が多値信号のどの領域内にあるかを判定する回路 であり、入力信号レベルが多値信号の所定の範囲内にある時にその範囲と対応する 多値デジタル情報を出力する。モジュロ演算器 57は、後述する相関符号器 11内の モジュロ演算器と同一の特性を有するモジュロ演算回路である。
[0028] 符号逆変換器 58は、モジュロ演算器 57の出力を元のビット情報に逆変換する。受 信側コントローラ 18は、後述するようにトレーニング信号力も伝送ケーブル 15のチヤ ネル応答 (インノ ルス応答)を測定し、送信回路 40を介して送信側コントローラ 19に 返送する。
[0029] 図 2は、プリコーダ 12の構成を示すブロック図である。加算器 30は例えば 3ビットか らなる多値の送信シンボル系列からプリコーダ FIRフィルタ 37の出力信号を減算して モジュロ演算器 31に出力する。モジュロ演算器 31は割算の剰余を求めるためのモジ ュロ演算を行い、結果 (例えば 8ビット）を相関器 13へ出力する。また、その内の上位 ビット（たとえば上位 2ビット）の信号はプリコーダ FIRフィルタ 37のシフトレジスタ 32に も出力される。
[0030] シフトレジスタ 32は例えば 2ビット X 6段のシフトレジスタであり、各段のレジスタの出 力信号はそれぞれ 6個の乗算器 33、 34に出力される。 6個の乗算器 33、 24は、それ ぞれシフトレジスタ 32から出力される 2ビットの遅延信号とレジスタ 36から出力される 例えば 4ビットの相関係数とを乗算し、加算器 35に出力する。加算器 35は全ての乗 算器 33、 34の出力信号を加算して加算器 30に出力する。
[0031] プリコーダ 12は IIRフィルタの構成であるために、送信信号の 1シンボル伝送期間 内にプリコーダ 12の演算を完了させる必要がある。しかし、図 2に示すように、信号の 内の上位の所定ビット (例えば 2ビット）のみを演算し、遅延段数を 6段、相関係数も 4 ビット程度とすることにより、現在の LSI製造技術で得られる演算速度でも例えば数 G bpsというような高速の全二重デジタルデータ伝送を行う信号処理装置を実現可能で ある。
[0032] 図 4は、相関器 13の構成を示すブロック図である。プリコーダ 12より入力される 8ビ ットデータの内の上位 2ビットは相関器 FIRフィルタ 66のシフトレジスタ 61に入力され る。相関器 FIRフィルタ 66の構成は、図 2に示すプリコーダ FIRフィルタ 37と同一で あり、レジスタ 65に設定される相関係数もプリコーダ FIRフィルタ 37と同一の値が設 定される。相関器 FIRフィルタ 66の出力は加算器 60に入力され、プリコーダ 12より入 力される 8ビットデータと加算されて等化器 14へ出力される。
[0033] なお、実施例においては高速伝送を行うためにプリコーダ 12における帰還ビット数 を上位の所定ビットに限定しているが、より低速な伝送に本発明を適用する場合には 、帰還させるビット数を増やすことが可能であり、演算処理速度が間に合えば全ての 出力ビットを帰還させてもよい。この場合には、相関器 13は通常の FIRフィルタと同じ 構成となり、次段の等化器 14の機能と合わせて 1つの FIRフィルタによって処理する ことも可能である。
[0034] 図 5は、等化器 14の構成を示すブロック図である。等化器 14としては一般的な FIR フィルタを採用可能である。相関器 13より入力される信号はシフトレジスタ 70に入力 されると共に、初段の乗算器 71にも入力される。シフトレジスタ 70は例えば 8ビット X 16段構成であり、シフトレジスタ 70の各遅延出力はそれぞれ乗算器 72に出力される
[0035] 複数の乗算器 72はシフトレジスタ 70の各遅延出力とレジスタ 74に設定されている 等化係数とを乗算する。加算器 73は全ての乗算器 71、 72の出力を加算し、 DAC4 6へ出力する。
図 4に示した相関器 13および図 5に示した等ィ匕器 14は、共に FIRフィルタの構成で あるので、 1シンボル期間内で演算処理を完了させる必要はなぐ信号全体を遅延さ せることにより高精度のフィルタ演算を実現可能である。
[0036] 図 6は、本発明のプリコーダ 12の第 2実施例の構成を示すブロック図である。 RAM 80は、アドレス幅が例えば 15ビット、データ幅が 8ビットの高速読み出し Z書き込み が可能な半導体メモリである。送信シンボル系列はセレクタ 82を介してアドレス端子 に入力されている。
[0037] セレクタ 82は調整処理により決定されたテーブルデータを RAM80に書き込む場 合にのみ書き込みアドレス側に切り替わる力 それ以外の時には送信シンボル系列 を出力する。 RAM80からは 8ビットデータが読み出され、等化器 14に出力されると 共に、その内の上位 2ビットがセレクタ 83に入力される。
[0038] セレクタ 83は調整処理により決定されたテーブルデータを RAM80に書き込む場 合にのみ書き込みアドレス側に切り替わる力 それ以外の時には出力データの上位
2ビットを出力する。セレクタ 83の出力はシフトレジスタ 81に入力される。シフトレジス タ 81の各段の出力 2ビットはそれぞれ RAM80のアドレス端子に接続されて!、る。
[0039] RAM80には調整処理によって特定の相関係数と対応して予め算出されているデ ータが書き込まれる。図 2に示したプリコーダ 12は、送信シンボル系列、シフトレジス タ 32の内容および相関係数の値が決まると出力データが決定される。従って、複数 の相関係数につ 、て、それぞれを設定した場合における送信シンボル系列およびシ フトレジスタ 32の内容の全ての組み合わせについて出力データを予め算出しておく 。そして、相関係数が決定された場合に、その相関係数と対応する出力データを RA M80に書き込むことにより、図 2のプリコーダ 12と同一の出力が得られる。
[0040] 図 7は、受信側コントローラ 18および送信側コントローラ 19が共働して実行される調 整処理の内容を示すフローチャートである。 S10においては、例えば周知の 10Mあ るいは 100Mイーサネット（登録商標）のプロトコルによって低速伝送チャネルを確立 する。
[0041] S11においては、ケーブルにトレーニング信号を送出し、ケーブルのチャネル応答 を取得する。 S12においては、チャネル応答に基づいて伝送路の長さを推定し、そ の長さ情報に基づいて相関係数テーブル 20を参照して相関係数を読み出す。そし て相関係数をプリコーダ 12及び相関器 13に設定する。 S13においては、取得したチ ャネル応答の逆応答を計算し、算出した等化係数を等化器 14に設定する。 S14に おいては、高速データ伝送を開始する。
[0042] S15においては、所定のトレーニング周期が到来した力否かが判定され、判定結果 が否定の場合には S15に移行する力 肯定の場合には 16Sに移行する。 S16にお いては、データ伝送を中断し、ケーブルにトレーニング信号を送出してケーブルのチ ャネル応答を取得する。 S17においては、チャネル応答の逆応答を計算し、等化器 1 4の等化係数を更新する。以上のような処理によって相関係数および等化係数の調 整を行う。
[0043] 次に、 S 12において参照する相関係数テーブル 20の内容であるケーブルのチヤネ ル応答と対応した相関係数を算出する方法について説明する。算出処理はは以下 のステップ力もなる。なお、ここでは図 6の RAMを使用したプリコーダを使用する場合 について説明する。
[0044] (1)回路実現条件、例えば RAMのアドレスビット数、プリコーダ出力ビット数、相関信 号のレベル数の上限 (受信側 AZD変換器の精度)等を設定する。
[0045] (2) RAMのアドレスビット数はプリコーダの帰還ビット数、プリコーダ内の遅延段数か ら決まるので、それらの複数個の組を定める。
(3)上記の各組について、それぞれ以下の処理を行い、複数組の相関係数を得る。 まず、相関フィルターを下記数式 1で表す。 Tはシンボル周期である。
[0046] [数 1]
Figure imgf000011_0001
[0047] (a)スペクトルを直流近傍に集中させる評価関数を下記数式 2で表す。これはスぺタト ルの n次モーメントであり（ただし、 nは偶数）、この値がが小さいほど伝送損失が小さ い。
[0048] [数 2]
Figure imgf000011_0002
[0049] (b)レベル数を小さくする評価関数を下記数式 3で表す。これはタップ係数の n次モ 一メントであり、タップ係数が後方に向かって単調に小さくなる傾向を持つとき、レべ ル数は小さくなる。
[0050] [数 3]
Figure imgf000012_0001
[0051] (c)ナイキスト周波数（l/(2T)Hz)近傍のスペクトルを小さくする評価関数を下記数式 4で表す。信号のサンプリング位相によってナイキスト周波数のスペクトルが急峻に落 ち込む場合がある。この評価関数の目的は等化器がこの落ち込みに対してインセン シティブにすることである。
[0052] [数 4]
Figure imgf000012_0002
これらの評価関数の一次結合を下記数式 5の総合評価関数とし、これを最小にす る C、 C、…を求める。
[0054]
J = aJx + + ; ， α, β, γ > 0
[0055] この計算は Ν次連立一次方程式を求める問題に帰着する。 、 β、 γのそれぞれ を適当な間隔で離散化し、すべての組み合わせについて最適な相関係数 C、 C、
1 2
…を求める。
(4)求めた複数の相関係数を所定ビット (たとえば 4ビット）に量子化し、プリコーダ + 相関器の処理を実行して、プリコーダ出力ビット数とレベル数が所定値以下に収まる もののみを抽出する。
[0056] (5)残った相関係数について、それぞれ想定される複数のチャネル応答における誤 り率をシミュレーションによって得る。この結果、回路実現条件のすべてを満たす複数 の相関係数について、チャネル応答と誤り率の表が得られる。
(6)上記の表から、各チャネル応答について最も誤り率の小さい相関係数を選択す る。
[0057] 以上、実施例を開示したが、本発明には以下に示すような変形例も考えられる。実 施例においては、等化器を送信側に置く構成を開示したが、等化器を受信側、ある いは送信側と受信側の双方に機能分担して置くことも可能である。また、ハイブリッド 回路を装備しない片方向通信にも適用可能である。

Claims

請求の範囲
[1] 遅延段数が複数であり、かつ有理数の相関係数を用いる信号相関手段を備えたこ とを特徴とする信号処理装置。
[2] 前記信号相関手段の前段にプリコーダ手段を備えたことを特徴とする請求項 1に記 載の信号処理装置。
[3] 伝送路のチャネル応答に基づいて前記相関係数を決定する適応手段を備えたこと を特徴とする請求項 2に記載の信号処理装置。
[4] 前記信号相関手段の後段に等化器を備えたことを特徴とする請求項 3に記載の信 号処理装置。
[5] 前記信号相関手段と等化器は 1つのフィルタ手段によって処理されることを特徴と する請求項 4に記載の信号処理装置。
[6] 前記信号相関手段およびプリコーダ手段は多値信号の上位の所定ビットの信号の みを処理することを特徴とする請求項 3に記載の信号処理装置。
[7] 伝送路のチャネル応答を測定するステップ、
測定されたチャネル応答に基づいて相関係数を決定するステップ、
決定された相関係数を用いて送信信号に対して、遅延段数が複数であり、かつ有 理数の相関係数を用 ヽる相関処理を施すステップ
を含むことを特徴とする信号処理方法。
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