JPWO2007013361A1 - 信号処理装置および信号処理方法 - Google Patents
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Abstract
伝送路の周波数特性に合わせて最適な相関符号を設定することができる信号処理装置および信号処理方法を提供する。相関符号器11はプリコーダ12と相関器13からなり、プリコーダ12と相関器13の遅延段数は複数であり、かつ有理数の相関係数を用いる。コントローラ19は伝送路のチャネル応答に基づいて最適な相関係数を決定する。プリコーダ12と相関器13は送信多値信号の上位の所定ビットの信号のみを帰還処理する。相関係数を任意の有理数に拡張し、伝送路の周波数特性に適合した相関符号を使用することにより、低い周波数領域を有効に利用できるので誤り率が従来よりも減少する。また、プリコーダ12の演算ビット数を上位の所定ビットに減らせば、現在のLSI製造技術で得られる演算速度で実現可能である。
Description
本発明は、信号処理装置および信号処理方法に関するものであり、特に、伝送路の周波数特性に合わせて最適な相関符号を設定することができる信号処理装置および信号処理方法に関するものである。
従来、高速のデジタルデータ伝送装置にはPAM信号方式が採用されており、伝送路の周波数特性を補償するために、各種の等化器やプレエンファシス回路等の採用が提案されている。等化器やプレエンファシス回路としては、例えばトランスバーサル型(FIR)フィルタを使用したものがある。
また、整数係数の相関符号を用いる技術もある。下記の特許文献1には、相関符号の一種であるデュオバイナリ変調方式を用いる通信システムに使用する2値信号多重装置が開示されている。
特開平11−122205号公報
また、整数係数の相関符号を用いる技術もある。下記の特許文献1には、相関符号の一種であるデュオバイナリ変調方式を用いる通信システムに使用する2値信号多重装置が開示されている。
更に、最近THP(Tomlinson Harashima Precoding)方式が注目されている。このTHP方式は、伝送路を相関器(フィルタ)と見なし、プリコーダのフィードバック用フィルタにに伝送路のチャネル応答特性を設定することにより、受信端においてはモジュロ演算回路を備えるのみで信号を伝送する方式である。下記非特許文献1には、THP方式の波形調整技術が開示されている。
「Matched-Transmission Technique for Channels With Intersymbol Interference」IEEE TRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 AUGUST 1972 774〜780ページ
「Matched-Transmission Technique for Channels With Intersymbol Interference」IEEE TRANSACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 AUGUST 1972 774〜780ページ
例えば数Gbpsというような高速のPAMデジタルデータ伝送を行う場合には、伝送路の周波数特性(チャネル応答)が高い周波数の減衰が非常に大きいので、受信側に等化器を置くのみでは等化器において高い周波数の雑音も増幅されてしまい、誤り率が増加してしまうという問題点があった。
また、送信側に等化器を置く方法もあるが、こうすると送信信号における高い周波数の信号レベルが非常に大きくなってしまうので、信号全体のレベルが上げられず、また近端クロストークが大きくなり、やはり誤り率が増加してしまうという問題点があった。
そこで、相関符号化を行って、信号の電力スペクトルを低域に移動させることにより、高い周波数の信号レベルを下げることが考えられる。しかし、相関係数が整数である従来の相関符号化方式を採用すると、相関器の遅延段数を増やすほど、受信側において識別しなければならない信号のレベル数が増加してしまい、雑音およびDAC(D/A変換器)の精度の限界により誤り率が増加してしまうという問題点があった。
また、前記したTHP方式においては、プリコーダのフィードバック用フィルタにに伝送路のチャネル応答特性を設定する必要があるが、プリコーダがIIR(Infinite -duration Impulse Response)フィルタの構成であるために、送信信号の1シンボル伝送期間内にプリコーダの演算を完了させる必要がある。しかし伝送路のチャネル応答を実現するフィルタの遅延段数は数十段にもなるので、数Gbpsというような高速のデジタルデータ伝送に必要なプリコーダは実現不可能であるという問題点があった。
本発明は、上記した従来技術の課題を解決し、伝送路の周波数特性に合わせて、実現可能な範囲で最適な相関符号を設定することができる信号処理装置および信号処理方法を提供することを目的とする。
本発明の信号処理装置は、遅延段数が複数であり、かつ有理数の相関係数を用いる信号相関手段を備えたことを主要な特徴とする。また、前記した信号処理装置において、前記信号相関手段の前段にプリコーダ手段を備えた点にも特徴がある。また、前記した信号処理装置において、伝送路のチャネル応答に基づいて前記相関係数を決定する適応手段を備えた点にも特徴がある。
また、前記した信号処理装置において、前記信号相関手段の後段に等化器を備えた点にも特徴がある。また、前記した信号処理装置において、前記信号相関手段と等化器は1つのフィルタ手段によって処理できる点にも特徴がある。また、前記した信号処理装置において、前記信号相関手段およびプリコーダ手段は多値信号の上位の所定ビットの信号のみを処理する点にも特徴がある。
本発明の信号処理方法は、伝送路のチャネル応答を測定するステップ、測定されたチャネル応答に基づいて相関係数を決定するステップ、決定された相関係数を用いて送信信号に対して、遅延段数が複数であり、かつ有理数の相関係数を用いる相関処理を施すステップを含むことを主要な特徴とする。
本発明の信号処理装置および信号処理方法は上記のような構成によって、以下のような効果がある。
(1)相関係数を有理数に拡張し、伝送路の周波数特性に適合した相関符号を使用することにより、低い周波数領域を有効に利用できるので誤り率が従来よりも減少する。
(1)相関係数を有理数に拡張し、伝送路の周波数特性に適合した相関符号を使用することにより、低い周波数領域を有効に利用できるので誤り率が従来よりも減少する。
(2)プリコーダの演算ビット数を上位の所定ビットに減らせば、現在のLSI製造技術で得られる演算速度で実現可能である。また、相関器や等化器はFIR(Finit-duration Impulse Response)フィルタ構成であるので、信号全体の遅延を許せば高精度のフィルタを実現可能である。従って、本発明の信号処理装置は現在のLSI製造技術で得られる演算速度で実現可能である。
(3)相関係数を簡単な(たとえば4ビットで表現可能な)有理数で近似できれば、プリコーダの出力信号のビット数が小さくなり、後段の相関器や等化器の負担を軽減することができる。
(3)相関係数を簡単な(たとえば4ビットで表現可能な)有理数で近似できれば、プリコーダの出力信号のビット数が小さくなり、後段の相関器や等化器の負担を軽減することができる。
11…相関符号器
12…プリコーダ
13…相関器
14…等化器
15…ケーブル
16…判定器
17…デコーダ(MOD)
18…受信側コントローラ
19…送信側コントローラ
12…プリコーダ
13…相関器
14…等化器
15…ケーブル
16…判定器
17…デコーダ(MOD)
18…受信側コントローラ
19…送信側コントローラ
本発明の信号処理装置は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケーブルを使用した数Gbps以上の超高速デジタルデータ伝送装置(LAN)に使用することを前提として開発されたものであるが、本発明の信号処理装置はこれに限らず、任意のデジタル信号の伝送装置に適用可能である。
図1は、本発明の信号処理装置の構成を示す機能ブロック図である。送信側装置には、プリコーダ12、相関器13からなる相関符号器11、等化器14、送信側コントローラ19が備えられ、ケーブル15を介して接続される受信側装置には、判定器16、デコーダ(MOD)17、受信側コントローラ18が備えられている。
送信シンボル系列は後述するプリコーダ12、相関器13によって相関符号化処理を施され、信号の電力スペクトルが低域に移動される。そして、等化器14によってケーブル15のチャネル応答(H(D))と逆の特性E(D)=1/H(D)に等化処理され、D/A変換されてケーブル15に送出される。
受信側においては、受信信号がA/D変換され、判定器16によってどのレベルであるかが判定され、デコーダ(MOD)17によってプリコーダ内におけるモジュロ演算と同一のモジュロ演算を行うことによって送信シンボル系列が再生される。
受信側コントローラ18は調整処理によってケーブル15のチャネル応答を測定し、測定したチャネル応答情報をフィードバックチャネルを介して送信側コントローラ19に送信する。送信側コントローラ19は、受信したチャネル応答情報に基づき、相関係数テーブル20から相関係数を読み出し、プリコーダ12および相関器13には相関係数を、等化器14にはチャネル応答から算出した等化係数をそれぞれ設定する。
図3は、本発明の信号処理装置を含む伝送装置全体の構成を示すブロック図である。この実施例は伝送ケーブル15の両端に接続された同じ構成の全二重データ送受信装置からなっている。なお、例えば10Gイーサネット(登録商標)においては図3の伝送装置を4組使用する。
送信回路40は、符号変換器41、PN信号発生回路42、スイッチ43、相関符号器11、等化器14、周期信号発生回路44、DAC(D/A変換器)46、アンプ47、送信側コントローラ19からなる。符号変換器41は、送信データを所定ビット毎に区切り、そのビット列の値と対応して、複数の信号レベル(電圧値)の1つを出力する。
相関符号器11は、詳細は後述するが、プリコーダおよび相関器からなり、伝送路の特性に適合した相関係数によって相関符号化処理を行う。等化器14は伝送路のチャネル応答と逆特性のFIRフィルタである。
等化器14の出力はDAC46によってアナログ信号に変換され、アンプ47によって増幅され、ハイブリッド回路48を介して伝送ケーブル15に送信される。送信側コントローラ19は、例えばスイッチ43、45、PN信号発生回路42、相関符号器11、等化器14、周期信号発生回路44を制御し、後述する調整処理を実行する。
次に、受信回路について説明する。受信回路40は、可変利得アンプ52、AGC回路53、シンボル同期回路54、ADC(A/D変換器)55、レベル判定回路56、モジュロ演算器(MOD)57、符号逆変換回路58、受信側コントローラ18等からなる。
可変利得アンプ52は、AGC回路53の制御により、所定の信号レベルになるように受信された信号を増幅する。シンボル同期回路54は受信信号からシンボル同期信号(クロック)を再生し、ADC55はシンボル同期信号に基づき受信信号をA/D変換する。
レベル判定回路56は受信信号が多値信号のどの領域内にあるかを判定する回路であり、入力信号レベルが多値信号の所定の範囲内にある時にその範囲と対応する多値デジタル情報を出力する。モジュロ演算器57は、後述する相関符号器11内のモジュロ演算器と同一の特性を有するモジュロ演算回路である。
符号逆変換器58は、モジュロ演算器57の出力を元のビット情報に逆変換する。受信側コントローラ18は、後述するようにトレーニング信号から伝送ケーブル15のチャネル応答(インパルス応答)を測定し、送信回路40を介して送信側コントローラ19に返送する。
図2は、プリコーダ12の構成を示すブロック図である。加算器30は例えば3ビットからなる多値の送信シンボル系列からプリコーダFIRフィルタ37の出力信号を減算してモジュロ演算器31に出力する。モジュロ演算器31は割算の剰余を求めるためのモジュロ演算を行い、結果(例えば8ビット)を相関器13へ出力する。また、その内の上位ビット(たとえば上位2ビット)の信号はプリコーダFIRフィルタ37のシフトレジスタ32にも出力される。
シフトレジスタ32は例えば2ビット×6段のシフトレジスタであり、各段のレジスタの出力信号はそれぞれ6個の乗算器33、34に出力される。6個の乗算器33、24は、それぞれシフトレジスタ32から出力される2ビットの遅延信号とレジスタ36から出力される例えば4ビットの相関係数とを乗算し、加算器35に出力する。加算器35は全ての乗算器33、34の出力信号を加算して加算器30に出力する。
プリコーダ12はIIRフィルタの構成であるために、送信信号の1シンボル伝送期間内にプリコーダ12の演算を完了させる必要がある。しかし、図2に示すように、信号の内の上位の所定ビット(例えば2ビット)のみを演算し、遅延段数を6段、相関係数も4ビット程度とすることにより、現在のLSI製造技術で得られる演算速度でも例えば数Gbpsというような高速の全二重デジタルデータ伝送を行う信号処理装置を実現可能である。
図4は、相関器13の構成を示すブロック図である。プリコーダ12より入力される8ビットデータの内の上位2ビットは相関器FIRフィルタ66のシフトレジスタ61に入力される。相関器FIRフィルタ66の構成は、図2に示すプリコーダFIRフィルタ37と同一であり、レジスタ65に設定される相関係数もプリコーダFIRフィルタ37と同一の値が設定される。相関器FIRフィルタ66の出力は加算器60に入力され、プリコーダ12より入力される8ビットデータと加算されて等化器14へ出力される。
なお、実施例においては高速伝送を行うためにプリコーダ12における帰還ビット数を上位の所定ビットに限定しているが、より低速な伝送に本発明を適用する場合には、帰還させるビット数を増やすことが可能であり、演算処理速度が間に合えば全ての出力ビットを帰還させてもよい。この場合には、相関器13は通常のFIRフィルタと同じ構成となり、次段の等化器14の機能と合わせて1つのFIRフィルタによって処理することも可能である。
図5は、等化器14の構成を示すブロック図である。等化器14としては一般的なFIRフィルタを採用可能である。相関器13より入力される信号はシフトレジスタ70に入力されると共に、初段の乗算器71にも入力される。シフトレジスタ70は例えば8ビット×16段構成であり、シフトレジスタ70の各遅延出力はそれぞれ乗算器72に出力される。
複数の乗算器72はシフトレジスタ70の各遅延出力とレジスタ74に設定されている等化係数とを乗算する。加算器73は全ての乗算器71、72の出力を加算し、DAC46へ出力する。
図4に示した相関器13および図5に示した等化器14は、共にFIRフィルタの構成であるので、1シンボル期間内で演算処理を完了させる必要はなく、信号全体を遅延させることにより高精度のフィルタ演算を実現可能である。
図4に示した相関器13および図5に示した等化器14は、共にFIRフィルタの構成であるので、1シンボル期間内で演算処理を完了させる必要はなく、信号全体を遅延させることにより高精度のフィルタ演算を実現可能である。
図6は、本発明のプリコーダ12の第2実施例の構成を示すブロック図である。RAM80は、アドレス幅が例えば15ビット、データ幅が8ビットの高速読み出し/書き込みが可能な半導体メモリである。送信シンボル系列はセレクタ82を介してアドレス端子に入力されている。
セレクタ82は調整処理により決定されたテーブルデータをRAM80に書き込む場合にのみ書き込みアドレス側に切り替わるが、それ以外の時には送信シンボル系列を出力する。RAM80からは8ビットデータが読み出され、等化器14に出力されると共に、その内の上位2ビットがセレクタ83に入力される。
セレクタ83は調整処理により決定されたテーブルデータをRAM80に書き込む場合にのみ書き込みアドレス側に切り替わるが、それ以外の時には出力データの上位2ビットを出力する。セレクタ83の出力はシフトレジスタ81に入力される。シフトレジスタ81の各段の出力2ビットはそれぞれRAM80のアドレス端子に接続されている。
RAM80には調整処理によって特定の相関係数と対応して予め算出されているデータが書き込まれる。図2に示したプリコーダ12は、送信シンボル系列、シフトレジスタ32の内容および相関係数の値が決まると出力データが決定される。従って、複数の相関係数について、それぞれを設定した場合における送信シンボル系列およびシフトレジスタ32の内容の全ての組み合わせについて出力データを予め算出しておく。そして、相関係数が決定された場合に、その相関係数と対応する出力データをRAM80に書き込むことにより、図2のプリコーダ12と同一の出力が得られる。
図7は、受信側コントローラ18および送信側コントローラ19が共働して実行される調整処理の内容を示すフローチャートである。S10においては、例えば周知の10Mあるいは100Mイーサネット(登録商標)のプロトコルによって低速伝送チャネルを確立する。
S11においては、ケーブルにトレーニング信号を送出し、ケーブルのチャネル応答を取得する。S12においては、チャネル応答に基づいて伝送路の長さを推定し、その長さ情報に基づいて相関係数テーブル20を参照して相関係数を読み出す。そして相関係数をプリコーダ12及び相関器13に設定する。S13においては、取得したチャネル応答の逆応答を計算し、算出した等化係数を等化器14に設定する。S14においては、高速データ伝送を開始する。
S15においては、所定のトレーニング周期が到来したか否かが判定され、判定結果が否定の場合にはS15に移行するが、肯定の場合には16Sに移行する。S16においては、データ伝送を中断し、ケーブルにトレーニング信号を送出してケーブルのチャネル応答を取得する。S17においては、チャネル応答の逆応答を計算し、等化器14の等化係数を更新する。以上のような処理によって相関係数および等化係数の調整を行う。
次に、S12において参照する相関係数テーブル20の内容であるケーブルのチャネル応答と対応した相関係数を算出する方法について説明する。算出処理はは以下のステップからなる。なお、ここでは図6のRAMを使用したプリコーダを使用する場合について説明する。
(1)回路実現条件、例えばRAMのアドレスビット数、プリコーダ出力ビット数、相関信号のレベル数の上限(受信側A/D変換器の精度)等を設定する。
(2)RAMのアドレスビット数はプリコーダの帰還ビット数、プリコーダ内の遅延段数から決まるので、それらの複数個の組を定める。
(3)上記の各組について、それぞれ以下の処理を行い、複数組の相関係数を得る。まず、相関フィルターを下記数式1で表す。Tはシンボル周期である。
(3)上記の各組について、それぞれ以下の処理を行い、複数組の相関係数を得る。まず、相関フィルターを下記数式1で表す。Tはシンボル周期である。
(a)スペクトルを直流近傍に集中させる評価関数を下記数式2で表す。これはスペクトルのn次モーメントであり(ただし、nは偶数)、この値がが小さいほど伝送損失が小さい。
(b)レベル数を小さくする評価関数を下記数式3で表す。これはタップ係数のn次モーメントであり、タップ係数が後方に向かって単調に小さくなる傾向を持つとき、レベル数は小さくなる。
(c)ナイキスト周波数(1/(2T)Hz)近傍のスペクトルを小さくする評価関数を下記数式4で表す。信号のサンプリング位相によってナイキスト周波数のスペクトルが急峻に落ち込む場合がある。この評価関数の目的は等化器がこの落ち込みに対してインセンシティブにすることである。
これらの評価関数の一次結合を下記数式5の総合評価関数とし、これを最小にするC1、C2、…を求める。
この計算はN次連立一次方程式を求める問題に帰着する。α、β、γのそれぞれを適当な間隔で離散化し、すべての組み合わせについて最適な相関係数C1、C2、…を求める。
(4)求めた複数の相関係数を所定ビット(たとえば4ビット)に量子化し、プリコーダ+相関器の処理を実行して、プリコーダ出力ビット数とレベル数が所定値以下に収まるもののみを抽出する。
(4)求めた複数の相関係数を所定ビット(たとえば4ビット)に量子化し、プリコーダ+相関器の処理を実行して、プリコーダ出力ビット数とレベル数が所定値以下に収まるもののみを抽出する。
(5)残った相関係数について、それぞれ想定される複数のチャネル応答における誤り率をシミュレーションによって得る。この結果、回路実現条件のすべてを満たす複数の相関係数について、チャネル応答と誤り率の表が得られる。
(6)上記の表から、各チャネル応答について最も誤り率の小さい相関係数を選択する。
(6)上記の表から、各チャネル応答について最も誤り率の小さい相関係数を選択する。
以上、実施例を開示したが、本発明には以下に示すような変形例も考えられる。実施例においては、等化器を送信側に置く構成を開示したが、等化器を受信側、あるいは送信側と受信側の双方に機能分担して置くことも可能である。また、ハイブリッド回路を装備しない片方向通信にも適用可能である。
Claims (7)
- 遅延段数が複数であり、かつ有理数の相関係数を用いる信号相関手段を備えたことを特徴とする信号処理装置。
- 前記信号相関手段の前段にプリコーダ手段を備えたことを特徴とする請求項1に記載の信号処理装置。
- 伝送路のチャネル応答に基づいて前記相関係数を決定する適応手段を備えたことを特徴とする請求項2に記載の信号処理装置。
- 前記信号相関手段の後段に等化器を備えたことを特徴とする請求項3に記載の信号処理装置。
- 前記信号相関手段と等化器は1つのフィルタ手段によって処理されることを特徴とする請求項4に記載の信号処理装置。
- 前記信号相関手段およびプリコーダ手段は多値信号の上位の所定ビットの信号のみを処理することを特徴とする請求項3に記載の信号処理装置。
- 伝送路のチャネル応答を測定するステップ、
測定されたチャネル応答に基づいて相関係数を決定するステップ、
決定された相関係数を用いて送信信号に対して、遅延段数が複数であり、かつ有理数の相関係数を用いる相関処理を施すステップ
を含むことを特徴とする信号処理方法。
Applications Claiming Priority (3)
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Legal Events
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