WO2006101159A1 - 信号処理装置および信号処理方法 - Google Patents

Abstract

構成が簡単で調整のための計算量が少なく、かつ高精度で収束可能な等化処理を行う信号処理装置および信号処理方法を提供する。 等化器は、信号時間位置より前の部分を等化する第１のプレ等化器４０と信号時間位置より後の部分を等化する第１のポスト等化器４１とを縦続接続した第１の等化器、第２のポスト等化器４２と第２のプレ等化器４３とを縦続接続した第２の等化器、第１のポスト等化器４１および第２のプレ等化器４３のフィルタ係数をそれぞれ独立して調整する調整回路４８、調整されたフィルタ係数を第２のポスト等化器４２および第１のプレ等化器４０にも設定する設定手段とを備える。回路構成が簡単であり、ＩＣ化した場合の回路規模や消費電力を小さくできる。また、調整のための計算量が少なく、高速かつ高精度に収束可能である。    

Description

信号処理装置および信号処理方法

技術分野

[0001] 本発明は、信号処理装置および信号処理方法に関するものであり、特に、構成が 簡単で調整のための計算量が少なぐかつ高速、高精度で収束可能な等化処理を 行う信号処理装置および信号処理方法に関するものである。

背景技術

[0002] 従来、高速のベースバンドデジタルデータ伝送装置には PAM信号方式が採用さ れており、伝送路の高域における大きな損失を補償するために、各種の等化器ゃプ レエンファシス回路等の採用が提案されている。等化器としては、例えばトランスバー サル型 (FIR)フィルタを使用した周知の等化器がある。

[0003] 図 7は、従来の等化器の構成例を示すブロック図である。シフトレジスタ 100に入力 された入力信号 Yは遅延され、乗算器 101、 102によってレジスタ 103に設定された フィルタ係数と乗算され、加算器 104によって加算されて出力される。また、出力信号 力も参照信号が減算され、調整アルゴリズム演算回路 106に入力されてフィルタ係数 が調整される。

[0004] 調整アルゴリズムとしては、周知の確率的勾配法（LMS)あるいはカルマンフィルタ 一法が採用されている。下記の特許文献 1には、トランスバーサル型フィルタを用い た等化器をカルマンフィルタ法および LMS法を切り替えて調整する構成が開示され ている。

[0005] また、最近、金属線を用いたベースバンドデータ伝送として THP (Tomlinson Haras hima Precoding)方式が注目されている。この THP方式は、プレエンファシス方式を 改良したものであり、伝送路を擬似する FIRフィルタを使用したプリエンファシス回路 の途中にモジュロ演算回路を挿入して、送信信号の振幅を所定の範囲内に抑圧す る方式である。下記非特許文献 1には、 THP方式の波形調整技術が開示されている 特許文献 1 :特開 2001— 196978号公報 非特許文献 1：「Matched- Transmission Technique for Channels With Intersymbollnt erferencej IEEETRANS ACTIONS ON COMMUNICATIONS,VOL.COM-20,NO.4 A UGUST 1972 774〜780ページ

発明の開示

発明が解決しょうとする課題

[0006] 例えば lGbpsというような高速のデジタルデータ伝送を行う場合には、等化器も短 時間のシンボル区間に対応して調整する必要がある。従って、調整アルゴリズムも計 算量が少ないものでないと計算が間に合わなくなる。ところが、カルマンフィルタ法は 計算が複雑であり、計算量が多いので計算が間に合わないという問題点があり、また 微細な成分の収束速度が遅!ヽと 、う問題点もあった。

[0007] 一方 LMS法は計算量は比較的少ないが収束速度が遅ぐ伝送路の周波数特性が 広い帯域にわたって大きく落ち込んでいると収束に膨大な時間が力かる力 あるいは 収束しな 、場合もあると ヽぅ問題点があった。

[0008] また、上記した THP方式を採用する場合には、 THPのプリコーダの特性も含めた 伝送路の特性を等化する必要があるため、 PN (擬似ノイズ)符号を用いた従来のトレ 一二ング方式をそのままでは採用できないという問題点があった。本発明は、上記し た従来技術の課題を解決し、構成が簡単で調整のための計算量が少なぐかつ高速 、高精度で収束可能な等化処理を行う信号処理装置および信号処理方法を提供す ることを目的とする。

課題を解決するための手段

[0009] 本発明の信号処理装置は、信号時間位置より前の部分を等化する第 1のプレ等化 器手段と、信号時間位置より後の部分を等化する第 1のポスト等化器手段とを縦続接 続した第 1の等化器手段と、信号時間位置より後の部分を等化する第 2のポスト等化 器手段と信号時間位置より前の部分を等化する第 2のプレ等化器手段とを縦続接続 した第 2の等化器手段と、前記第 1のポスト等化器手段のフィルタ係数を調整する第 1の調整手段と、前記第 2のプレ等化器手段のフィルタ係数を調整する第 2の調整手 段と、前記第 1の調整手段により調整されたフィルタ係数を前記第 2のポスト等化器 手段にも設定する第 1の設定手段と、前記第 2の調整手段により調整されたフィルタ 係数を前記第 1のプレ等化器手段にも設定する第 2の設定手段とを備えたことを主要 な特徴とする。ここで、信号時間位置は一意的に決まるものであり、その意味は下記 の非特許文献 2に説明されている。

非特許文献 2 :佐藤洋ー著「線形等化理論」、丸善出版 1990年、第 2章逆システム、 2. 3節、 50頁〜 57頁

[0010] また、前記した信号処理装置において、前記第 1のプレ等化器手段、第 1のポスト 等化器手段、第 2のポスト等化器手段、第 2のプレ等化器手段はそれぞれ FIRフィル タ回路力 なる点にも特徴がある。

[0011] また、前記した信号処理装置において、前記第 1および第 2の調整手段は、それぞ れ確率的勾配法を使用してフィルタ係数を調整する点にも特徴がある。

[0012] また、前記した信号処理装置において、更に、 PN信号を THPプリコーダに通した 送信トレーニング信号と同期した参照信号を生成する参照信号生成手段と、前記第 1の等化器手段の出力信号と前記参照信号との差分を算出して前記第 1の調整手 段に出力する第 1の誤差信号生成手段と、前記第 2の等化器手段の出力信号と前記 参照信号との差分を算出して前記第 2の調整手段に出力する第 2の誤差信号生成 手段と、を備えた点にも特徴がある。

[0013] 本発明の信号処理方法は、信号時間位置より前の部分を等化する第 1のプレ等化 器手段と、信号時間位置より後の部分を等化する第 1のポスト等化器手段とを縦続接 続した第 1の等化器手段において、前記第 1のポスト等化器手段のフィルタ係数を調 整する第 1のステップと、前記第 1のステップと同時に並行して、信号時間位置より後 の部分を等化する第 2のポスト等化器手段と信号時間位置より前の部分を等化する 第 2のプレ等化器手段とを縦続接続した第 2の等化器手段において、前記第 2のプ レ等化器手段のフィルタ係数を調整する第 2のステップと、前記第 1の調整手段によ り調整されたフィルタ係数を前記第 2のポスト等化器手段にも設定すると共に、前記 第 2の調整手段により調整されたフィルタ係数を前記第 1のプレ等化器手段にも設定 する第 3のステップとを繰り返すことを主要な特徴とする。

発明の効果

[0014] 本発明の信号処理装置および信号処理方法は上記のような構成によって、回路構 成が簡単であり、 IC化した場合の回路規模や消費電力を小さくできるという効果があ る。また、フィルタ係数の調整のための計算量が少なぐ高速な調整が可能であると

V、う効果もある。更に等化器が高速かつ高精度で収束することが可能であると 、う効 果もある。また、伝送路の周波数特性の補償を送信側の THPプレコーディング手段 と受信側の等化器手段とによって分担させることにより、 THPのループの安定性が増 す、 THPプリコーダの段数を少なくすることができるなどの効果もある。

図面の簡単な説明

[0015] [図 1]図 1は本発明の伝送装置全体の構成を示すブロック図である。

[図 2]図 2はイコライザ回路 34および受信側トレーニング制御回路 38の一部の構成を 示すブロック図である。

[図 3]図 3はイコライザ回路 34の構成を示すブロック図である。

[図 4]図 4は U, V等化アルゴリズム演算回路 48の構成例を示すブロック図である。

[図 5]図 5は THPプリコーダ 14の構成を示すブロック図である。

[図 6]図 6はトレーニング処理の内容を示すフローチャートである。

[図 7]図 7は従来の等化器の構成例を示すブロック図である。

符号の説明

[0016] 10…送信回路

11…符号変換器

12· ··ΡΝ信号発生回路

13· "スィッチ

1Φ ··ΤΗΡプリコーダ

15〜DZA変

16· ··アンプ

17· ··送信側トレーニング制御回路

20…ハイブリッド回路

21…伝送ケーブル

30…受信回路

31…可変利得アンプ 32〜AZD変

33…シンボル同期回路

34· ··イコライザ回路

35· ··レベル判定回路

36· ··モジュロ演算器

37· ··符号逆変換回路

38…受信側トレーニング制御回路

発明を実施するための最良の形態

[0017] 本発明の等ィ匕器は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケー ブルを使用した数 Gbps以上の超高速デジタルデータ伝送装置 (LAN)に使用する ことを前提として開発されたものであり、以下の実施例おいては、 THP方式と組み合 わせた例について説明するが、本発明の等化器はこれに限らず、任意の信号の伝 送装置に適用可能である。

実施例 1

[0018] 図 1は、本発明の伝送装置全体の構成を示すブロック図である。この実施例は伝送 ケーブル 21の両端に接続された同じ構成の全二重データ送受信装置カゝらなってい る。なお、例えば 10ギガイーサネット（登録商標）においては図 1の伝送装置を 4組使 用する。

[0019] 送信回路 10は、符号変換器 11、 PN信号発生回路 12、スィッチ 13、 16、 THPプリ コーダ 14、周期信号発生回路 15、 DZA変換器 (DAC) 17、アンプ 18、送信側トレ 一ユング制御回路 19からなる。符号変翻11は、送信データを所定ビット毎に区切 り、そのビット列の値と対応して、複数の信号レベル (電圧値)の 1つを出力する。

[0020] 図 5は、 THPプリコーダ 14の構成を示すブロック図である。 (a)は機能ブロック図で ある。 THPプリコーダ 14は、カロ算器 90、シンボルの多値数を法とするモジュロ演算 器 91、 FIRフィルタ 92からなる。 FIRフィルタ 92には予め伝送路の平均的なインパル ス応答に相当するフィルタ係数が設定される。 FIRフィルタ 92はモジュロ演算回路 91 の出力を入力して処理し、加算器 90へ出力する。加算器 90は入力信号力も FIRフィ ルタ 92の出力を減算して出力する。 [0021] 図 5 (b)は、 THPプリコーダ 14のより具体的な回路構成を示す図である。加算器 93 は、加算器 90の機能と FIRフィルタ 92の加算器の機能を兼ねている。 FIRフィルタ 9 2の構成要素である複数の遅延回路 94は信号を 1信号 (シンボル）区間だけ遅延さ せるためのレジスタであり、乗算器 95は伝送路のインパルス応答の係数 (_a〜- a )を

1 n 乗算する。なお、 FIRフィルタの段数は例えば 16〜64である。

[0022] 図 1に戻って、 THPプリコーダ 14の出力は DAC17によってアナログ信号に変換さ れ、アンプ 18によって増幅され、ノ、イブリツド回路 20を介して送信される。送信側トレ 一-ング制御回路 19は、例えばスィッチ 13、 16、 PN信号発生回路 12、 THPプリコ ーダ 14、周期信号発生回路 15を制御し、後述するトレーニング処理を実行する。

[0023] 次に、受信回路について説明する。受信回路 30は、可変利得アンプ 31、 AZD変 換器 (ADC) 32、シンボル同期回路 33、イコライザ回路 34、レベル判定回路 35、モ ジュロ演算器 36、符号逆変換回路 37、受信側トレーニング制御回路 38、 AGC回路 39等力 なる。

[0024] 可変利得アンプ 32は、 AGC回路 39の制御により、所定の信号レベルになるように 受信信号を増幅する。シンボル同期回路 33は受信信号力もシンボル同期信号 (クロ ック）を再生し、 ADC32はシンボル同期信号に基づき受信信号を AZD変換する。 本発明によるイコライザ回路 (等化器) 34は後述する構成によって THPプリコーダ 14 を含めた伝送路の周波数特性を等化する。従って、この実施例においては、ィコライ ザ回路 34は THPプリコーダ 14に設定された伝送路特性を示すフィルタ係数と実際 の伝送路の周波数特性との差を等化することになる。なお、シンボル同期には周知 の多くの方法があるが概略次のようである。まず初期トレーニングにおいて周期デー タを送信して予めシンボル同期を確立し、引き続き、 PN系列送信以降では追随制御 を実行する。追随制御はアイの開口度を参照する手段や等化器の係数を参照する 手段があるが、いずれも制御方向を明確に得られる方法は存在しない。本発明の等 化に拠れば、サンプリング位相の制御方向が明確に得ることができ、高速な位相制 御が可能になる。

[0025] レベル判定回路 35は受信信号が多値信号のどの領域内にあるかを判定する回路 であり、入力信号レベルが多値信号の所定の範囲内にある時にその範囲と対応する 多値デジタル情報を出力する。モジュロ演算器 36は、 THPプリコーダ 14内のモジュ 口演算器 91と同一の特性を有するモジュロ演算回路である。符号逆変 は、モ ジュロ演算器 36の出力を元のビット情報に逆変換する。受信側トレーニング制御回 路 38は、後述するようにトレーニング信号を使用してイコライザ回路 34のフィルタ係 数を調整する。

[0026] 図 2は、イコライザ回路 34および受信側トレーニング制御回路 38の一部の構成を 示すブロック図である。イコライザ回路 34は 4つの FIRフィルタ回路 40〜43からなる。 信号時間位置より前の部分を等化する 2つのプレ等化器 U(z— 40、 43と、信号時間 位置より後の部分を等化する 2つのポスト等化器 V(z^_1)41、 42はそれぞれ同じ機能を 果たし、プレ等化器 U(z— 40とポスト等化器 V(z— 41の組、およびポスト等化器 V(z^_1) 42とプレ等化器 U(z— 43の組がそれぞれ 1つの等化器を構成して 、る。各等化器 4 0〜43のフィルタ係数は U, V等化アルゴリズム演算回路 48によって調整される。

[0027] プレ等化器 U(z— 43の出力およびポスト等化器 V(z— の出力はそれぞれレベル 半 IJ定回路 35、 35，および 2つのカロ算器 45、 45，、 46、 46，の一方に人力される。カロ 算器 45、 45'の他方は、シフト回路 56から出力される受信側で生成されたトレーニン グ用の参照信号が入力される。加算器 45、 45'からはそれぞれトレーニング時の誤 差信号が出力される。

[0028] 加算器 46、 46'の他方は、レベル判定回路から出力される受信レベル信号が入力 され、加算器 46、 46'からはそれぞれデータ伝送時の誤差信号が出力される。スイツ チ 47、 47'はデータ先頭判定回路力もの制御に基づき、トレーニング時には加算器 45、 45'の出力 Aを、データ伝送時には加算器 46、 46'の出力 Bをそれぞれ U, V等 化アルゴリズム演算回路 48に出力する。

[0029] PN信号先頭判定回路 50は受信デジタル信号力 PN信号の先頭を検出し、 PN 信号発生回路 51に起動をかける。 PN信号発生回路 51は送信側の PN信号発生回 路 12と同じ信号を発生する。加算器 54、モジュロ演算回路 Mod(L)52、 FIRフィルタ P(z— 53は送信側のプリコーダ 14と同一構成の受信側の THPプリコーダであり、 FI Rフィルタ P(z^_1)53には送信側と同一のフィルタ係数が設定されている。

[0030] シフト判定回路 55は、受信信号の信号時間位置と受信側で発生させた THPの信 号時間位置との同期を正確に取るための回路であり、受信信号の信号時間位置と受 信側 THPの信号時間位置とのずれが何クロックあるかを判定し、モジュロ演算回路 5 2の入力信号をシフトして 、くシフト回路 56のシフト数 (遅延量)を制御し、イコライザ 回路 34において所定量遅延された信号との同期を取る。なお、シフト判定回路 55の 機能は例えば DSPにより実行される。アイ開口度判定回路 57は参照信号の停止を 検出してスィッチ 47、 47'を切り換える。

[0031] 図 3は、イコライザ回路 34の構成を示すブロック図である。 2つのプレ等化器 U(z一¹) 40、 43は信号よりも時間的に前の部分を等化し、 2つのポスト等化器 V(z— ^41、 42は 信号よりも時間的に後の部分を等化するようにフィルタ係数が設定される。プレ等化 器 U(z— 40とポスト等化器 V(z— 41の組、およびポスト等化器 V(z— 42とプレ等化器 U(z^_1)43の組がそれぞれ 1つの等化器を構成しており、プレ等化器とポスト等化器の 処理順序を入れ替えても出力は同一となる。

[0032] 各等化器回路は同じ構成の周知の FIRフィルタ回路力もなる。例えばプレ等化器 U (z ¹) 40は、入力信号をクロック信号に基づいて 1段づっシフトしていくシフトレジスタ 6 0、フィルタ係数が設定されるレジスタ（U) 64、シフトレジスタ 60の各段の出力とレジ スタ (U) 64から出力されるフィルタ係数とを乗算する複数の乗算器 61、 62、各乗算 器の出力を加算する加算器 63からなる。

[0033] 図 4は、 U, V等化アルゴリズム演算回路 48の構成例を示すブロック図である。アル ゴリズムとしては確率的勾配法を用いる。図 7による従来の確率的勾配法を式で表す と下記のようになる。 Wは複数のフィルタ係数値からなるフィルタ係数行列である。 ε

k

は係数、 Yはフィルタの入力信号行列、 Z はフィルタの出力信号値、 aは参照信号

K K k

値である。この演算を繰り返すことにより、フィルタ係数を更新していく。

[0034] W =W - ε ·Υ (Z -a )

k+l k k k k

[0035] 本発明にお 、ては、プレ等ィ匕器 U(z— 43およびポスト等ィ匕器 V(z— をこの確率的 勾配法を使用してそれぞれ独立して更新し、更新結果をプレ等化器 U(z— 40および ポスト等化器 V(z— 42のフィルタ係数としても使用する。プレ等化器 U(z— 43および ポスト等化器 V(z^_1)41のフィルタ係数更新処理を式で表すと下記のようになる。

[0036] V =V - ε -Pk (Z—a ) U =U - ε -Qk(Z' -a )

k+l k k k-N/2

[0037] V、 Uは複数のフィルタ係数値からなるフィルタ係数行列である。 εは係数、 Ρ、 Q k k κ はそれぞれのフィルタの入力信号行列、 ζ、 ζ' はそれぞれのフィルタの出力信号 κ κ κ

値、 a は出力信号と対応する時間位置の参照信号値である。この演算を繰り返す k-N/2

ことにより、フィルタ係数 V、 Uを更新していく。

k k

[0038] 図 4は、上記の演算をノヽードウエアによって実行する例である。加算器 45は、ポスト 等化器 V(z— 41の出力 Zkから参照信号を減算した信号 (Z -a )を出力する。乗 k k-N/2

算器 81はこの信号に係数値 εを乗算し、この出力値 ε · (Ζ— a )は複数の乗算 k k-N/2

器 79、 80に入力される。複数の乗算器 79、 80は乗算器 80の出力値とシフトレジスタ 82に入力されているプレ等化器 U(z— 40の出力 Pとを乗算し、信号 ε ·Ρ (Z—a k k k k-N/

)を出力する。

2

[0039] 複数の加算器 77、 78は、 Vレジスタ 76のそれぞれのフィルタ係数値力 複数の乗 算器 79、 80の出力信号を減算した値を再び Vレジスタ 76にラッチし、フィルタ係数を 更新する。 Uレジスタ 70についても、同様の演算を行い、フィルタ係数を更新する。 V レジスタ 76の値は、 2つのポスト等化器 V(z— 41、 42に設定され、 Uレジスタ 70の値 は 2つのプレ等ィ匕器 U(z— 40、 43に設定される。

[0040] この等化器がトランスバーサル等化器よりも高速に収束できる理由は以下のように 説明できる。プリ等化器 Uとポスト等化器 Vの収束が少し進むと、（チャンネル +U)と (チャンネル +V)の高域部分の等化が進み、これらの高域スペクトルが少し持ち上が る。この結果、等化器 Vの受信信号 (チャンネル + Uの出力）と等化器 Vの受信信号（ チャンネル +Vの出力）の相関行列の小さな固有値が少し大きくなる。この結果、等 ィ匕器 Uと Vの収束が少し加速される。この効果が、前置部分の等化器 Uと Vに反映さ れ、高域スペクトルを持ち上げる。このようにして、相乗効果が発揮され、収束がどん どんカロ速される。

[0041] なお、フィルタ係数の更新周期はシンボル区間（クロック周期）よりも長くても力まわ な!、ので、 DSPを使用したソフトウェア処理で確率的勾配法を実行してフィルタ係数 を更新してもよい。

[0042] 図 6は、トレーニング処理の内容を示すフローチャートである。なお、この実施例に おいては、 THPプリコーダ 14およびイコライザ回路内のフィルタ回路 53には予め伝 送路の平均的なインパルス応答に相当するフィルタ係数が設定されているものとする 。トレーニングにおいて従来のトランスバーサノレ型等化器と異なる点は、トレーニング 時における PN信号を挿入するタイミング (参照信号のタイミング）がー意的な点であ る。従って、この挿入タイミングを推定するアルゴリズムが追加されている。

[0043] 送信回路は、 S10においてはスィッチ 16を周期信号発生回路 15側に切り換えて 周期信号を送出し、 S11においては、所定の時間が経過するまで待つ。受信回路は 、 S30においては信号電力を検出するまで待ち、 S31においては AGC回路 39の A GC動作を開始すると共にシンボル同期回路 33のシンボル同期処理を開始する。

[0044] 送信回路は、 S12において周期信号を停止し、 S13においてはスィッチ 13を PN信 号発生回路 12側に切り換えて PN信号を THPプリコーダ 14を介して送出する。送信 回路は、 S14においては、 PN信号を送出しながら所定の時間が経過するまで待ち、 S 15においては、データ伝送を開始する。

[0045] 受信回路は、 S32においては、 PN信号先頭判定回路 50によって周期信号の停止 を検出し、 S33においてはローカルの PN信号発生回路 51を起動して PN信号の発 生を開始する。 S34においては、 PN信号の同期処理 (前記したシフト判定回路 55の 処理)を行い、受信信号との正確な同期を取る。基本原理はミニマックス等化 (zero-f orcing equalization) に基づくものであり、アルゴリズムの結果のみを記すと以下のよう になる。

[0046] ·ステップ（1)参照信号と受信信号の相関をとり、相関が最も大きいタイミングを求め る。このタイミングを t=0と記す。

'ステップ（2)まずこのタイミングで等化処理を開始し、 U(z— の逆システム 1/U(z— と V(z— の逆システム 1/V(z— のインノ ルス応答を計算し、それらが発散するか収束する かを判定する。

[0047] ·ステップ（3)もし両者とも収束した場合、 t=0が正しいタイミングとして判定する。もし、 そうでなければ、順次、 t= -3, -2 ,-l , 1, 2, 3でステップ（2)の判定を実行し、両者 とも収束するタイミングを見つける。

[0048] このアルゴリズムによって両者とも収束するタイミングが必ず見つかり、それ以外のタ イミングでは 1/U(z— あるいは 1/V(z— のどちらかが発散する。また、等化アルゴリズム 力 Sスタートして早 、段階で、この判定が可能である。

[0049] 1/U(z^_1)

および 1/V(z— の二つのインパルス応答をそれぞれ、

U ,U , U , U ,

0 1 2 3 … ·

V ,V , V , V , · · · ·

0 1 2 3

とする。このとき、たとえば 2次モーメント

Mu=u ²+2²u ²+3²u ²+

1 2 3

Mv=v ²+2 v ²+3 v ²+

1 2 3

を観測する。もし、 Mu〉Mvならば、サンプリング位相は最適時刻力も前方に、 Muく Mv ならば最適時刻から後方にずれていることが分かる。したがって、サンプリング位相の 制御方向を検出することができ、 Mu=Mvとなるようにサンプリング位相を最適調整す ることがでさる。

[0050] 受信回路は、 S34の判定を受けて、 S35で等化器の強制トレーニング処理を実行 する。 S36においては、図 2の PN系列発生回路 51の出力を監視し、送信 PN系列の 終了時刻を計算する。終了時刻より早い時点が予め定められており、その時点まで は S35を続行するが、その時点以降は S37の仮判定適応等化処理を実行する。

[0051] 以上、実施例を開示したが、本発明には以下に示すような変形例も考えられる。実 施例においては、イコライザ回路を AZD変換器の後においてデジタル処理する構 成を開示したが、本発明の等化器を AD変換の直前にアナログ回路で置くことも可能 である。この場合にもデジタルかアナログかの差はあるが回路構成は同一となる。

[0052] THPプリコーダ 14に設定するインパルス応答係数は固定である例を開示したが、 送信側からテスト信号を送出し、受信側の回路力も返送されてきた THPプリコーダ 1 4に設定するインパルス応答係数を取得して、 THPプリコーダ 14に設定するようにし てもよい。

Claims

請求の範囲

[1] 信号時間位置より前の部分を等化する第 1のプレ等化器手段と、信号時間位置より 後の部分を等化する第 1のポスト等化器手段とを縦続接続した第 1の等化器手段と、 信号時間位置より後の部分を等化する第 2のポスト等化器手段と信号時間位置より 前の部分を等化する第 2のプレ等化器手段とを縦続接続した第 2の等化器手段と、 前記第 1のポスト等化器手段のフィルタ係数を調整する第 1の調整手段と、 前記第 2のプレ等化器手段のフィルタ係数を調整する第 2の調整手段と、 前記第 1の調整手段により調整されたフィルタ係数を前記第 2のポスト等化器手段 にも設定する第 1の設定手段と、

前記第 2の調整手段により調整されたフィルタ係数を前記第 1のプレ等化器手段に も設定する第 2の設定手段と

を備えたことを特徴とする信号処理装置。

[2] 前記第 1のプレ等化器手段、第 1のポスト等化器手段、第 2のポスト等化器手段、第

2のプレ等化器手段はそれぞれ FIRフィルタ回路力 なることを特徴とする請求項 1 に記載の信号処理装置。

[3] 前記第 1および第 2の調整手段は、それぞれ確率的勾配法を使用してフィルタ係数 を調整することを特徴とする請求項 1に記載の信号処理装置。

[4] 更に、 PN信号を THPプリコーダに通した送信トレーニング信号と同期した参照信 号を生成する参照信号生成手段と、

前記第 1の等化器手段の出力信号と前記参照信号との差分を算出して前記第 1の 調整手段に出力する第 1の誤差信号生成手段と、

前記第 2の等化器手段の出力信号と前記参照信号との差分を算出して前記第 2の 調整手段に出力する第 2の誤差信号生成手段と、

を備えたことを特徴とする請求項 1に記載の信号処理装置。

[5] 信号時間位置より前の部分を等化する第 1のプレ等化器手段と、信号時間位置より 後の部分を等化する第 1のポスト等化器手段とを縦続接続した第 1の等化器手段に おいて、前記第 1のポスト等化器手段のフィルタ係数を調整する第 1のステップと、 前記第 1のステップと同時に並行して、信号時間位置より後の部分を等化する第 2 のポスト等化器手段と信号時間位置より前の部分を等化する第 2のプレ等化器手段 とを縦続接続した第 2の等化器手段において、前記第 2のプレ等化器手段のフィルタ 係数を調整する第 2のステップと、

前記第 1の調整手段により調整されたフィルタ係数を前記第 2のポスト等化器手段 にも設定すると共に、前記第 2の調整手段により調整されたフィルタ係数を前記第 1 のプレ等化器手段にも設定する第 3のステップと

を繰り返すことを特徴とする信号処理方法。