KR100674953B1

KR100674953B1 - 반도체 메모리의 등화 수신기

Info

Publication number: KR100674953B1
Application number: KR1020050011016A
Authority: KR
Inventors: 손영수; 배승준; 박홍준; 최정환
Original assignee: 학교법인 포항공과대학교; 삼성전자주식회사; 포항공과대학교 산학협력단
Priority date: 2005-02-05
Filing date: 2005-02-05
Publication date: 2007-01-26
Also published as: KR20060089553A; US20060176988A1; US7822111B2

Abstract

디지털 보정을 사용해 수신기의 오프셋 전압을 제거하고, 데이터와 클록 사이의 스큐를 제거하고, 등화 계수 설정을 통해 채널 간 간섭을 제거하는 등화 수신기가 개시된다. 본 발명에 따른 등화 수신기는 데이터를 전송하기 전에 초기 설정 모드에서 송신단에서 보낸 특정 데이터 패턴의 수신단 입력값을 샘플하여 현재와 이전의 데이터를 비교하여 등화 계수를 설정한다.

등화 수신기, DRAM, 인터페이스

Description

반도체 메모리의 등화 수신기{EQ receiver of semiconductor memory}

도 1은 기존의 직렬 링크에 사용되는 송수신기 구조를 나타낸다.

도 2는 본 발명에 따른 DRAM 수신 장치의 전체 구성을 나타낸 구성도이다.

도 3(a) 및 (b)는 도 2의 등화 수신부의 전체 회로를 나타낸 구성도이다.

도 4는 도 3의 등화비교기의 전체 회로를 나타낸 구성도이다.

도 5는 등화 수신부에서의 데이터와 클록 사이의 관계를 나타낸 타이밍도이다.

도 6은 등화 계수를 결정하기 위해 사용되는 신호의 송수신 단에서의 타이밍도를 나타낸다.

도 7는 본 발명에 따른 수신 장치에서의 등화 수신기를 보정하기 위한 초기화 방법을 나타낸 흐름도이다.

본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로는, 반도체 메모리 장치의 등화 수신기에 관한 것이다.

송신단(11)에서 USB 또는 ATA 등의 직렬 링크를 통해 데이터를 송신하는 경우, 채널의 ISI, 반사파(reflection), 그리고 크로스토크(crosstalk)에 의해 발생되는 노이즈들은 수신단(12)의 적응형 등화기(13)가 제거하게 된다. 또 데이터에 동기된 클록을 찾아내기 위해 데이터에서 클록을 복원하는 CDR(clock data recovery) 회로(14)를 사용한다. 적응형 등화기(13)와 CDR 회로(14)는 채널을 통과한 신호에서 등화기 계수와 클록의 위상 정보를 추출해 낸다.

그러나, DRAM 에서는 레이턴시와 칩 면적, 전력 소모의 제약으로 인해 위의 방법을 적용시키기가 어렵다. 한편, DRAM 인터페이스 시스템은 메모리 제어기로부터 DRAM 칩 사이의 길이가 최대 20cm 이내로 그리 긴 편이 아니다. 따라서, 데이터 송신단에서부터 수신단까지의 특성이 한 번 결정되면 시간에 따라서 크게 변화하지 않는다. 따라서, DRAM 인터페이스 시스템의 경우 채널 특성이 한번 결정되면 등화기 계수와 위상 정보를 자주 측정할 필요가 없다.

본 발명이 이루고자 하는 기술적 과제는, DRAM 인터페이스 시스템에 적용될 수 있는 칩 면적을 줄이고 전력 소모를 줄이면서도 데이터의 디지털 보상이 가능한 수신 장치를 제공하는 것이다.

상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 디지털 보상 기능을 갖는 반도체 메모리의 수신 장치는, 데이터 전송 속도보다 n 배 큰 주기를 갖는 외부 클록 신호를 입력받고, 360°/n 의 위상 차를 가지고 데 이터 변화 구간의 중앙에 상기 내부 클록의 천이부가 위치하는 n 개의 내부 클록을 생성하는 클록 생성부, 초기 설정 모드에서 오프셋 상수를 결정하고, 송신단에서 보낸 특정 데이터 패턴의 수신단 입력값을 샘플하여 현재와 이전 데이터를 비교하여 등화 계수를 결정하고, 외부에서 입력되는 데이터 신호 및 상기 클록 생성부로부터 상기 n 개의 내부 클록 신호를 입력받고, 상기 결정된 등화 계수와 오프셋 상수에 따라 상기 데이터 신호에 대한 디지털 보상을 하는 등화 수신부, 상기 등화 수신부의 출력 신호에 응답하여 상기 클록 생성부의 위상 변경 값을 조절하는 제1 제어 신호 및 상기 등화 수신부의 등화 계수를 조절하는 제2 제어 신호 및 오프셋을 조절하기 위한 제3 제어 신호를 생성하는 FSM 부, 및 상기 제1, 제2 및 제3 제어 신호를 상기 FSM 부로부터 입력받고 저장하기 위한 레지스터를 포함한다.

바람직하게는, 상기 등화 수신부는, 상기 데이터 신호 입력단 및 기준 신호 입력단을 포함하는 신호 입력단, 상기 데이터 신호를 상기 기준 신호와 비교하여 차동 신호로 변환시키기 위한 전치 증폭기, 피드 포워드 등화 기능을 위해 차동 신호로 변환된 상기 데이터 신호의 아날로그 값을 샘플링하여 저장하기 위한 트랙 앤 홀드 회로, 및 상기 등화 계수 및 상기 오프셋 상수를 이용하여 상기 데이터 신호의 등화 기능과 오프셋 제거 기능을 하는 등화비교기를 포함한다. 상기 등화 수신부는 상기 전치 증폭기에 연결되어, 상기 차동 신호로 변환된 상기 데이터 신호의 출력 임피던스를 줄여 대역폭을 늘이기 위한 소스 팔로워 회로를 더 포함할 수 있다.

바람직하게는, 신호 입력단은 상기 초기 설정 모드에서 오프셋 보정 신호에 응답하여 외부 입력 신호를 차단하고, 상기 데이터 신호 입력단 및 상기 기준 신호 입력단을 연결시키고, 상기 FSM 부는 상기 등화 수신부의 출력이 '0'과 '1'이 반복되도록 제3 제어 신호를 생성할 수 있다. 이때, 상기 등화 수신부는, 상기 초기 설정 모드에서, 소정 패턴을 갖는 입력 신호의 출력 특성을 통해, 소정 시간 후 남아 있는 부호간 간섭양의 비율을 구하고, 상기 비율을 통해 상기 등화 계수를 산출한다. 이때, n은 4 이상이며, 상기 소정 패턴의 입력 신호는 '100000....' 의 패턴을 가지며, n 이 4일 때는 1000의 패턴을 갖는다.

상기 부호간 간섭량은 다음과 같은 관계가 성립되며, V_p[n] = α×V_p[n-1], 여기서, V_p[n-1] 은 상기 입력 신호의 한 주기 후의 아날로그 출력 값이며, V_p[n] 는 상기 입력 신호의 2 주기 후에 남아 있는 부호간 간섭량이며, α는 상기 V_p[n-1] 와 상기 V_p[n] 사이의 비율이며, 상기 산출된 α값이 상기 등화 계수가 된다.

바람직하게는, 상기 등화 비교기는, 상기 4 이상의 내부 클록에따라 동기되는 4 이상의 등화기로 구성되며, 상기 등화기 각각은, 현재 입력된 데이터 신호 및 상기 현재 입력된 데이터의 반전 신호의 차를 구하기 위한 제1 차동 연산부, 한 주기 이전에 입력된 데이터 신호 및 상기 한 주기 이전에 입력된 데이터 신호의 반전 신호의 차를 구하기 위한 다수개의 제2 차동 연산부, 상기 제3 제어 신호에 따라 대응되는 오프셋 전류를 생성하기 위한 오프셋 전류 생성부, 상기 제1 차동 연산부, 상기 다수개의 제2 차동 연산부 및 상기 오프셋 전류 생성부의 출력을 합산하기 위한 합산부, 및 상기 내부 클록 신호에 따라 상기 합산부의 출력을 래치하고 증폭하여 입력 데이터를 판단하기 위한 래치부를 포함하며, 상기 제2 차동 연산부의 합산된 전원 전류는 상기 제1 차동 연산부의 전원 전류의 α배이며, 상기 α는 상기 제2 제어 신호에 의해 결정한다.

상기 제2 차동 연산부는 상기 제2 제어 신호의 비트 수에 대응되며, 상기 제2 차동 연산부 각각의 전원 전류는 상기 제2 제어 신호의 비트 수의 위치에 대응하여 각각 상기 제1 차동 연산부의 전원 전류에 비해 k^m배의 값을 갖고, 여기서 m 은 상기 제2 제어 신호의 비트 수이며, k는 상수이고, 상기 제2 제어 신호의 각 비트 신호에 응답하여 상기 제2 차동 연산부의 전류의 출력이 제어된다. 상기 제2 제어 비트는 n비트의 신호이다.

일 실시예에서, 상기 FSM 부는 상기 초기 설정 모드에서, 상기 '1000'의 패턴을 갖는 입력 신호를 입력 할 때, 상기 등화비교기의 출력 값이 '0' 과 '1'이 반복될 때의 상기 α를 상기 등화 계수로 결정한다.

바람직하게는, 상기 클록 생성부는, 상기 n 개의 내부 클록 중 인접한 두 개의 내부 클록 및 상기 제1 제어 신호를 입력받고, 상기 제1 제어 신호에 응답하여 상기 내부 클록의 위상을 상기 데이터 신호의 위상에 일치시킨다. 상기 클록 생성부는, 상기 초기 설정 모드에서 제1 제어 신호를 결정한 뒤에는, 상기 제1 제어 신호의 MSB 값을 바꾸어 상기 내부 클록의 위상을 T/2 만큼 변화시키고, 여기서 T는 상기 입력 데이터의 주기이다.

본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

상술한 바와 같이, DRAM에서는 레이턴시와 칩 면적, 전력 소모의 제약으로 적응형 등화기 및 CDR 회로를 사용할 수 없기 때문에, 본 발명에서는 초기 시스템 동작 모드에서 채널을 특성을 측정하여 회로적으로 보정하는 방법을 사용한다.

도 2를 참조하면, 수신 장치(20)는, 클록 생성부(21), 등화 수신부(23), FSM 부(24), 및 제1, 제2 레지스터(25, 26)를 포함한다.

클럭 생성부(21)는 데이터 전송 속도보다 n 배 작은 주파수를 갖는 외부 클록 신호(EXT CLK)를 입력받고 데이터의 변화 구간의 중앙에 클록의 천이부가 위치하도록 변경된 n개의 다른 위상을 가진 내부클럭을 생성시킨다. 이하 설명에서는 n이 4인 경우를 가정한다.

등화 수신부(23)는 초기 설정 모드에서 등화 계수 및 오프셋 상수를 결정하고, 외부에서 입력되는 데이터 신호(Data input) 및 클록 생성부로부터 입력받은 4 개의 내부 클록 신호를 입력받고, 결정된 등화 계수 및 오프셋 상수에 따라 입력된 데이터 신호에 대한 디지털 보상을 수행한다. 그리고 디지털 보상된 데이터(Out[0:3])는 FSM 부(24)로 출력된다.

FSM(Finite State Machine) 부(24)는 출력 신호(Out[0:3])에 응답하여 클록 생성부의 위상 변경 값을 조절하는 스큐 제어 신호(sc[0:3]) 및 등화 수신부의 등화 계수를 조절하는 등화 계수 제어 신호(ec[0:2]), 및 오프셋을 조절하기 위한 오프셋 제어 신호(oc[0:3])을 생성한다.

제1 레지스터(25)는 FSM 부(24)에서 출력된 스큐 제어 신호(sc[0:3])를 저장하고, 클록 생성부(21)로 출력하는 기능을 하며, 제2 레지스터(26)는 FSM 부(24)에서 출력된 등화 계수 제어 신호(ec[0:2]) 및 오프셋 제어 신호(oc[0:3])를 저장하고 등화 수신부(23)로 출력하는 기능을 한다.

한편, 도 2에 도시된 수신 장치(20)는 DRAM 채널로 멀티 드롭 방식이나 포인트-투-포인트 방식에 상관없이 사용될 수 있도록 초기 설정 모드에서 채널의 특성에 맞게 수신 회로를 보정한다.

도 3(a)를 참조하면, 등화 수신부(23)는 신호 입력단(31), 전치 증폭기(32), 소스 팔로워 회로(33), 트랙 앤 홀드 회로(34) 및 등화비교기(35)를 포함한다. 도 3(b)는 도 3(a)의 등화비교기(35)의 구성을 구체적으로 도시한 구성도이다.

도 3(a) 및 (b)에서 so, sob 는 소스 팔로워 회로(33)의 소스 단자의 출력 신호이다.

신호 입력단(31)은 데이터 신호를 입력받기 위한 데이터 신호 입력단(Vin)과, 기준 신호를 입력받기 위한 기준 신호 입력단(Vref)을 포함하고, 입력받은 신호를 전치 증폭기(32)로 출력한다. 또한, 신호 입력단(31)은 초기 설정 모드에서 오프셋 보정 신호(Offset)에 응답하여, 외부 입력 신호를 차단하고, 데이터 신호 입력단과 기준 신호 입력단을 연결하여, 두 신호의 레벨이 같도록 설정한다. 이때, FSM 부(24)는 등화 수신부(23)의 출력이 '0' 과 '1'이 반복되도록 오프셋 제어 신호(oc[0:3])를 생성한다. 오프셋 제거에 대한 구체적인 설명은 다음에 설명한다.

전치 증폭기(32)는 입력된 데이터 신호를 기준 신호와 비교하여 차동 신호로 변환시키는 기능을 한다. 이때, 전치 증폭기(32)의 대역폭을 입력 신호의 동작 주파수와 비슷하게 설정하면 입력 신호와 기준 신호에 인가되는 고주파 잡음을 감소시킬 수 있다. 따라서 전치 증폭기에 의해 입력 신호가 차동 신호로 변환되어 공통 모드 잡은 제거 기능으로 인해 데이터 신호가 잡음에 둔감해지고 동시에 고주파 잡음에 대한 영향도 감소된다.

소스 팔로워 회로(33)는 전치 증폭기(32)에서 출력된 차동 신호의 출력 임피던스를 줄여 대역폭을 늘이는 기능을 한다. 즉, 소스 팔로워 회로(33)는 출력 임피던스를 작게 하여 출력 노드에 트랙 앤 홀드 회로(34)가 병렬로 연결되어 있어도 대역폭을 높게 유지할 수 있다.

트랙 앤 홀드(track and hold) 회로(34)는 피드 포워드 등화 기능을 위해, 차동 신호로 변환된 데이터 신호의 아날로그 값을 4 개의 내부 클록(clk[0:3]) 각각에 동기하여 샘플링하여 저장하는 기능을 한다. 그 결과, 4 개의 샘플링된 아날로그 출력 값이 생성된다.

등화비교기(35)는 등화 계수 및 오프셋 상수를 이용하여 샘플링된 데이터에 서 오프셋을 제거하고 등화 기능을 수행한다.

도 4를 참조하면, 등화비교기(35)는 4 개의 내부 클록(clk[0:3]) 중 clk[0]에 동기하는 등화비교기이다.

등화비교기(35)는 현재 입력된 데이터 신호(V_p[n]) 및 반전된 데이터 신호(V_n[n])의 차를 구하는 제1 차동 연산부(41), 한 주기 전에 입력된 데이터 신호(V_p[n-1]) 및 반전된 데이터 신호(V_n[n-1])의 차를 구하는 제2 내지 제4 차동 연산부(42, 43 및 44), 오프셋 전류 생성부(45), 래치부(46) 및 합산부(47)를 포함한다. 오프셋 전류 생성부(45)는 오프셋 제어 신호(oc[0:3])에 따라 대응되는 오프셋 전류(ΔI_offset)를 생성한다. 합산부(47)는 제1 내지 제4 차동 연산부(41 내지 44)에서 출력된 전류와 오프셋 전류 생성부(45)에서 출력된 전류를 합산하여 출력하며, 래치부(46)는 합산된 출력 신호를 래치하여 입력 데이터를 판단하는 기능을 한다.

한편 제2 내지 제4 차동 연산부(42, 43 및 44)의 전류원은 제1 차동 연산부(41)의 전류원보다 작은 크기를 갖는다. 본 발명의 실시예에서는, 각각 ×0.28, ×0.14, ×0.07 배의 크기를 갖는다. 또한, 제2 차동 연산부(42)는 등화 계수 제어 신호의 첫 번째 비트(ec[2])에 의해 온/오프 되며, 제3 차동 연산부(43)는 등화 계수 제어 신호의 두 번째 비트(ec[1])에 의해 온/오프 되고, 제4 차동 연산부(44)는 등화 계수 제어 신호의 세 번재 비트(ec[0])에 의해 온/오프 된다. 따라서, 제2 내지 제4 차동 연산부(42 내지 44)에서 합산된 전류는 등화 계수 제어 신호에 의해 조절될 수 있고, 제2 내지 제4 차동 연산부에서 합산된 전류는 주기 전의 입력 신호의 전압 차이(V_p[n-1]-V_n[n-1])에 비례하는 전류에 등화기 계수를 곱한 값이 된다.

즉, 등화비교기(35)는 현재 입력 신호의 전압 차이(V_p[n]-V_n[n])에 비례하는 전류에서 한 주기 전의 입력 신호의 전압 차이(V_p[n-1]-V_n[n-1])에 비례하는 전류에 등화기 계수를 곱한 값을 빼서 피드포워드 등화 기능을 수행한다. 등화 계수를 변화시킬 수 있게 하기 위해서 등화 계수 제어 신호(ec[0:2])에 의해 한 주기 전의 입력 값을 전류로 변환시키는 제2 내지 제4 차동 연산부(42 내지 44)의 gm 값을 변화시킨다.

등화 계수 제어 신호(ec[0:2])는 3 비트 이진 신호를 사용하여 등화 계수를 8 단계로 조절할 수 있게 한다. 만일 등화 계수 제어 신호의 비트 수를 증가시키면 더 정확한 등화가 가능하겠지만, 한 주기 이전에 입력된 데이터의 차동 신호를 합산하는 차동 연산부의 수도 그 만큼 늘어나게 되므로 회로가 복잡해지고 면적이 증가될 수 있다. 도 4에 도시된 본 발명의 일 실시예에서는, 제어 신호가 1 비트 변할 때 등화 계수의 변화는 0.07만큼 변할 수 있도록 설계되었다.

도 4에 도시된 등화비교기(35)는 등화 기능과 더불어 오프셋 제거 기능을 포함한다. 도 4의 오프셋 전류 생성부(45)는 FSM 부(24)에서 출력된 오프셋 제어 신호(oc[0:3])에 응답하여 대응되는 오프셋 전류(ΔI_offset)를 생성하여 합산부(47)로 출력한다.

래치부(46)는 클록(clk[0])이 '로우' 상태일 때는 래치부(46)의 감지 증폭기 부분이 리셋되어 있어 출력을 홀드하고 있다가 클록(clk[0])이 '하이' 상태로 바뀌면 감지 증폭기의 출력 노드에 발생하는 미세한 전류 차이(ΔI_in)를 증폭하여 풀 스윙 데이터로 변환하는 것을 통해 입력 데이터를 판단한다.

한편, 등화비교기(35)에서의 오프셋 제거는 합산부에서, 제1 내지 제4 차동 연산부(41 내지 44)의 출력 신호에서 오프셋 만큼의 DC 전류의 차이(ΔI_offset)를 더해 이루어진다.

도 5를 참조하면, 등화 수신부(23)는 1-to-4 디멀티플렉싱 방식을 사용하여 데이터를 판별한다. 트랙 앤 홀드 회로(34)는 샘플링 클록의 하강부에서 입력 데이터를 샘플링한다. 한편, 각 내부 클록에 대한 데이터 판독은 래치부(46)에서 수행된다.

이하, 본 발명에 따른 수신 장치(20)의 초기 설정 모드에서 등화 계수(α)를 결정하는 방법을 설명한다.

도 6은 본 발명에 따른 수신 장치가 초기 설정 모드에서 등화 계수(α)를 결정하기 위해 사용되는 신호를 나타내며, 송신기 출력 신호는 '1000'의 패턴을 갖는다. 수신기 입력 신호는 상기 송신기 출력 신호가 대역폭이 제약된 채널을 통과하였을 때 수신된 신호를 나타낸다. 입력된 신호의 한 주기(1T)에서 입력된 데이터의 아날로그 값을 V_p[n-1] 이라 하고 2 주기(2T) 후에 남아 있는 부호간 간섭의 량을 V_p[n]이라 하면, 다음 식이 성립한다.

초기 설정 모드에서 오프셋이 보정된 후, 도 6에 도시된 수신기 입력 신호가 등화비교기(35)로 입력되면, 등화비교기의 출력은 2T에서 다음의 식으로 표현된다.

따라서, FSM 부(24)에서 등화 계수 제어 신호(ec[0:2])를 한 단계씩 변화시켜가면서 등화비교기(35)의 출력 값이 '0'과 '1'을 반복할 때까지 변화시킨다. 등화비교기(35)의 출력 값이 '0' 과 '1'을 반복할 때의 등화 계수를 수신 장치의 등화 계수(α)로 결정한다. 등화 계수(α)가 결정되면, 이때의 등화 계수 제어 신호(ec[0:2])를 제2 레지스터(26)에 저장한다.

한편, V_p[n-1] 및 V_p[n] 은 수신기 입력 신호와 최저 전압과의 차이를 나타내는데 수신 장치가 입력 신호와 기준 전압의 차이를 받아들이므로 최저 전압은 수 신 장치의 기준 전압(Vref)가 되어야 하며, 초기 설정 모드에서, 송신 단에서 '1000'의 펄스 신호를 기준 전압(Vref)에서 전원 전압(VTT )의 크기로 전송시킬 필요가 있다.

한편, 도 3의 등화비교기(35)는 4 개의 내부 클록에 대응하여 4개가 존재한다. 이 4 개의 등화비교기 중에서 2T에 해당하는 출력 값을 찾기 위해서는, 초기 설정 모드에서 등화 계수를 결정하기 전에, 송신기에서 정상 전압 폭을 지닌 '1000'을 전송할 때 상기 4개 등화비교기 중에서 '1'의 값을 출력하는 등화비교기를 검출하고, 검출된 등화비교기에서 등화 계수를 결정할 수 있다. 이와 같이 결정된 등화 계수를 적용하면, 채널간 간섭으로 인한 잡음을 제거할 수 있게 된다.

도 7를 참조하면, 먼저 등화 수신기의 모든 계수를 리셋시킨다(단계 71). 그런 다음, 등화 수신기의 입력 전압 오프셋을 제거한다(단계 72). 이때, 상술한 바와 같이, 데이터 입력 신호를 기준 전압과 같게 설정하여 등화 수신기의 출력이 '0' 과 '1'이 반복되도록 제어 신호를 설정하면 된다.

그런 다음, 데이터와 내부 클록 사이의 스큐를 제거하는 스큐 제거 동작을 수행한다(단계 73). 스큐 제거 동작을 위해서는 송신단에서는 정상 데이터를 전송하지 않고 '1010'의 패턴을 갖는 클록을 전송한다. 등화 수신기의 오프셋과 스큐 보정이 끝나면 최대의 전압 마진과 최대의 시간 마진을 가지고 동작할 수 있게 된다.

그런 다음, 신호간 간섭량을 줄이기 위한 등화 계수를 설정하는 단계를 수행한다(단계 74 및 단계75). 등화 계수 조절을 위해서는 먼저 4 개의 등화 수신부(또는 등화비교기(35)) 중 출력이 '1'인 등화 수신부를 찾아야 한다. 이를 위해, 송신단은 정상 크기의 '1000' 패턴을 전송하고, 4 개의 등화 수신부 중 '1'을 수신하는 등화 수신부를 이용하여 등화 계수를 결정한다(단계 74). 그 다음, 송신단에서 펄스 신호를 기준 전압에서 하이 레벨 전압의 크기로 '1000' 패턴을 전송시켜 등화 계수를 조절한다(단계75). 등화 계수가 결정되며, 수신 장치는 공정 변화에 의한 입력 전압 오프셋 값과 채널간 부호간 간섭(ISI) 값을 감소시키게 된다. 또한, 데이터를 판별할 수 있게 각 등화 수신부에 사용되는 내부 클록의 위상이 조정된다.

이렇게, 한번의 초기 설정 모드가 끝나면, 정상적인 데이터를 전송할 수 있다(단계 76). 따라서, 전압 마진과 시간 마진을 증가시킨 데이터 전송이 이루어져 최대 데이터 전송 속도를 얻을 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따른 반도체 메모리의 수신 장치에 따르면, 송수신 단의 회로가 간단해지고 보정된 데이터 값을 디지털 값으로 저장하여 전력절약 모드에서 정보를 저장할 수 있는 장점이 있다. 또한, 본 발명에 따른 수신 장치에 따르면, 간단한 회로를 통해 수신된 데이터에서 등화 계수와 위상 정보를 추출할 수 있으며, 회로의 공정 차이에 의한 오프셋 전압을 제거할 수 있다.

Claims

디지털 보상 기능을 갖는 반도체 메모리의 수신 장치에 있어서,

데이터 전송 속도보다 n 배 큰 주기를 갖는 외부 클록 신호를 입력받고, 360°/n 의 위상 차를 가지고 데이터 변화 구간의 중앙에 내부 클록의 천이부가 위치하는 n 개의 상기 내부 클록을 생성하는 클록 생성부;

초기 설정 모드에서 오프셋 상수를 결정하고, 송신단에서 보낸 특정 데이터 패턴의 수신단 입력값을 샘플하여 현재와 이전 데이터를 비교하여 등화 계수를 결정하고, 외부에서 입력되는 데이터 신호 및 상기 클록 생성부로부터 상기 n 개의 내부 클록 신호를 입력받고, 상기 결정된 등화 계수와 상기 오프셋 상수에 따라 상기 데이터 신호에 대한 디지털 보상을 하는 등화 수신부;

상기 등화 수신부의 출력 신호에 응답하여 상기 클록 생성부의 위상 변경 값을 조절하는 제1 제어 신호 및 상기 등화 수신부의 등화 계수를 조절하는 제2 제어 신호 및 오프셋을 조절하기 위한 제3 제어 신호를 생성하는 FSM 부; 및

상기 제1, 제2 및 제3 제어 신호를 상기 FSM 부로부터 입력받고 저장하기 위한 레지스터를 포함하는 것을 특징으로 하는 수신 장치.
제 1 항에 있어서,

상기 등화 수신부는,

상기 데이터 신호 입력단 및 기준 신호 입력단을 포함하는 신호 입력단;

상기 데이터 신호를 상기 기준 신호와 비교하여 차동 신호로 변환시키기 위한 전치 증폭기;

피드 포워드 등화 기능을 위해 차동 신호로 변환된 상기 데이터 신호의 아날로그 값을 샘플링하여 저장하기 위한 트랙 앤 홀드 회로; 및

상기 등화 계수 및 상기 오프셋 상수를 이용하여 상기 데이터 신호의 등화 기능과 오프셋 제거 기능을 하는 등화비교기를 포함하는 것을 특징으로 하는 수신 장치.
제 2 항에 있어서,

상기 등화 수신부는

상기 전치 증폭기에 연결되어, 상기 차동 신호로 변환된 상기 데이터 신호의 출력 임피던스를 줄여 대역폭을 늘이기 위한 소스 팔로워 회로를 더 포함하는 것을 특징으로 하는 수신 장치.
제 2 항에 있어서,

상기 신호 입력단은 상기 초기 설정 모드에서 오프셋 보정 신호에 응답하여 외부 입력 신호를 차단하고, 상기 데이터 신호 입력단 및 상기 기준 신호 입력단을 연결시키고,

상기 FSM 부는 상기 등화 수신부의 출력이 '0'과 '1'이 반복되도록 제3 제어 신호를 생성하는 것을 특징으로 하는 수신 장치.
제 4 항에 있어서,

상기 등화 수신부는,

상기 초기 설정 모드에서, 소정 패턴을 갖는 입력 신호의 출력 특성을 통해, 소정 시간 후 남아 있는 부호간 간섭양의 비율을 구하고, 상기 비율을 통해 상기 등화 계수를 산출하는 것을 특징으로 하는 수신 장치.
제 5 항에 있어서,

상기 소정 패턴의 입력 신호는 '1000' 또는 '100000...' 의 패턴을 가지며,

상기 부호간 간섭량은 다음과 같은 관계가 성립되며,

V_p[n] = α×V_p[n-1], 여기서, V_p[n-1] 은 상기 입력 신호의 한 주기 후의 아날로그 출력 값이며, V_p[n] 는 상기 입력 신호의 2 주기 후에 남아 있는 부호간 간섭량이며, α는 상기 V_p[n-1] 와 상기 V_p[n] 사이의 비율이며, 상기 산출된 α값이 상기 등화 계수가 되는 것을 특징으로 하는 수신 장치.
제 6 항에 있어서,

상기 등화 비교기는,

상기 n 개의 내부 클록에따라 동기되는 n 개의 등화기로 구성되며,

상기 등화기 각각은,

현재 입력된 데이터 신호 및 상기 현재 입력된 데이터의 반전 신호의 차를 구하기 위한 제1 차동 연산부;

한 주기 이전에 입력된 데이터 신호 및 상기 한 주기 이전에 입력된 데이터 신호의 반전 신호의 차를 구하기 위한 다수개의 제2 차동 연산부;

상기 제3 제어 신호에 따라 대응되는 오프셋 전류를 생성하기 위한 오프셋 전류 생성부;

상기 제1 차동 연산부, 상기 다수개의 제2 차동 연산부 및 상기 오프셋 전류 생성부의 출력을 합산하기 위한 합산부; 및

상기 내부 클록 신호에 따라 상기 합산부의 출력을 래치하고 증폭하여 입력 데이터를 판단하기 위한 래치부를 포함하며,

상기 제2 차동 연산부의 합산된 전원 전류는 상기 제1 차동 연산부의 전원 전류의 α배이며, 상기 α는 상기 제2 제어 신호에 의해 결정되는 것을 특징으로 하는 수신 장치.
제 7 항에 있어서

상기 제2 차동 연산부는 상기 제2 제어 신호의 비트 수에 대응되며,

상기 제2 차동 연산부 각각의 상기 전원 전류는 상기 제2 제어 신호의 비트 수의 위치에 대응하여 각각 상기 제1 차동 연산부의 전원 전류에 비해 k^m배의 값을 갖고, 여기서 m 은 상기 제2 제어 신호의 비트 수이며, k는 상수이고, 상기 제2 제어 신호의 각 비트 신호에 응답하여 상기 제2 차동 연산부의 전류의 출력이 제어되는 것을 특징으로 하는 수신 장치.
제 7 항에 있어서

상기 FSM 부는 상기 초기 설정 모드에서, 상기 '1000'의 패턴을 갖는 입력 신호를 입력 할 때, 상기 등화비교기의 출력 값이 '0' 과 '1'이 반복될 때의 상기 α를 상기 등화 계수로 결정하는 것을 특징으로 하는 수신 장치.
제 2 항에 있어서

상기 클록 생성부는,

상기 n 개의 내부 클록 중 인접한 두 개의 내부 클록 및 상기 제1 제어 신호를 입력받고, 상기 제1 제어 신호에 응답하여 상기 내부 클록의 위상을 상기 데이터 신호의 위상에 일치시키는 것을 특징으로 하는 수신 장치.
인터페이스 시스템에서 데이터를 전송하기 전에 등화 수신기의 보정을 위한 수신 장치의 초기화 방법에 있어서,

상기 등화 수신기의 모든 계수를 리셋시키는 단계;

데이터 신호 입력단과 기준 신호 입력단을 연결한 후 상기 등화 수신기의 출력이 '0'과 '1'을 반복하도록 오프셋 제어 신호를 설정하는 단계;

상기 등화 수신기의 내부 클록들의 하강부가 상기 데이터의 변화 구간의 중앙에 위치하도록 위상을 변경하여 스큐를 제거하도록 스큐 제어 신호를 설정하는 단계;

상기 데이터 신호 입력단에 소정 패턴을 갖는 신호를 입력하여 출력된 신호의 피크 값과 소정 시간 후의 남은 부호간 간섭량을 구하고, 상기 피크 값과 남은 부호간 간섭량의 비율에 대응되는 상기 등화 수신기의 등화 계수를 설정하도록 등화 계수 제어 신호를 설정하는 단계;

상기 데이터를 수신하는 단계;및

상기 데이터를 송신하는 단계를 포함하는 것을 특징으로 하는 수신 장치 초기화 방법.
제 11 항에 있어서,

상기 스큐 제어 신호 설정 단계는,

상기 데이터의 전송 속도보다 n 배 큰 주기를 갖는 외부 클록 신호를 입력받고, 360°/n 의 위상 차를 갖는 n 개의 상기 내부 클록을 생성하는 단계;

'1010'의 패턴을 갖는 주기 신호를 입력받는 단계; 및

상기 n 개의 내부 클록 중 인접한 두 개의 내부 클록을 이용하여 상기 입력 신호의 에지에 상기 내부 클록이 동기하도록 상기 내부 클록의 위상을 변경하는 단계를 포함하는 것을 특징으로 하는 수신 장치 초기화 방법.
제 11 항에 있어서,

클록생성부에서 생성된 상기 내부 클록의 개수n 은 4 인 경우,

상기 등화 계수 제어 신호 설정 단계에서,

상기 소정 패턴의 입력 신호는 '1000' 의 패턴을 가지며,

상기 부호간 간섭량은 다음과 같은 관계가 성립되며,

V_p[n] = α×V_p[n-1], 여기서, V_p[n-1] 은 상기 입력 신호의 한 주기 후의 아날로그 출력 값이며, V_p[n] 는 상기 입력 신호의 두 주기 후에 남아 있는 부호간 간섭량이며, α는 상기 V_p[n-1] 와 상기 V_p[n] 사이의 비율이며, 상기 산출된 α값이 상기 등화 계수가 되는 것을 특징으로 하는 수신 장치 초기화 방법.
제 13 항에 있어서,

상기 데이터를 수신하는 단계는,

현재 입력되는 데이터 신호에 대응되는 제1 전류를 출력하는 단계;

한 주기 이전에 입력된 데이터에 대응되는 제2 전류를 출력하는 단계;

상기 오프셋 제어 신호에 대응되는 오프셋 전류를 생성하는 단계;

상기 제1 전류, 제2 전류 및 오프셋 전류를 합산하는 단계; 및

상기 합산된 전류를 래치하고 증폭하여 입력 데이터를 판단하는 단계를 포함하고,

상기 제2 전류는 상기 제1 전류의 α 배가 되고, 상기 α 는 상기 등화 계수 제어 신호에 의해 결정되는 것을 특징으로 하는 수신 장치 초기화 방법.
제 11 항에 있어서,

상기 인터페이스 시스템은 디지털 보상 기능을 갖는 반도체 메모리 시스템인 것을 특징으로 하는 수신 장치 초기화 방법.
제 13 항에 있어서,

상기 등화 계수 제어 신호 설정 단계는,

송신기에서 정상 크기의 '1000' 패턴 신호를 출력하여 다수개의 등화 수신기 중 출력이 '1'인 등화 수신기를 검출하는 단계;

상기 송신기에서 기준 전압에서 하이 레벨 전압 크기의 '1000' 패턴 신호를 출력하여 상기 검출된 등화 수신기에서의 부호 간섭량을 검출하는 단계를 포함하는 것을 특징으로 하는 수신 장치 초기화 방법.