JP4480606B2 - データ受信装置および適応等化回路 - Google Patents

Description

本発明はデータ受信装置および適応等化回路に関し、特にデータ信号の波形整形を行うデータ受信装置および適応等化回路に関する。

ＬＳＩ間のデータ送受信、チップ内の複数の素子間や回路ブロック間でのデータ送受信、ボード間や筐体間でのデータ送受信において、伝送線路の損失が大きい場合、信号に歪みが生じてしまう。そのためこれらには、受信回路によって受信されたデータ信号の歪みを検出し、適正な信号波形となるようにする適応等化回路が適用される。

図１８は、データ受信装置の構成例を示した図である。図には、ＬＳＩ（Large Scale Integration）１４１，１４２の例が示してある。ＬＳＩ１４１は、送信回路１４１ａ〜１４１ｄを有している。ＬＳＩ１４２は、受信回路１４２ａ〜１４２ｄおよび適応等化回路１４３ａ〜１４３ｄより構成されたデータ受信装置を有している。送信回路１４１ａ〜１４１ｄおよび受信回路１４２ａ〜１４２ｄは、伝送線路によってポイントツーポイント接続されている。なお、図に示す点線の枠は、クロックドメインの境界を示している。つまり、各枠内において、回路は同期して動作している。

受信回路１４２ａ〜１４２ｄは、伝送線路からデータＤＴ０〜ＤＴ３を受信する。受信回路１４２ａ〜１４２ｄのそれぞれは、図示してないが等化器（イコライザ）を搭載している。適応等化回路１４３ａ〜１４３ｄのそれぞれは、受信回路１４２ａ〜１４２ｄから波形整形するためのＮビットのデータをそれぞれ受けて、データＤＴ０〜ＤＴ３の信号波形の歪みを補正するように、等化器の等化係数ＥＱ０〜ＥＱ３を調整する。

このように、適応等化回路１４３ａ〜１４３ｄが、受信回路１４２ａ〜１４２ｄの等化器の等化係数ＥＱ０〜ＥＱ３を調整することによって、データＤＴ０〜ＤＴ３の信号波形を整形する。これによって、受信回路１４２ａ〜１４２ｄは、例えば、波形が歪んだデータＤＴ０〜ＤＴ３から、０，１の判定を適正にすることができるようになる。

なお、受信機の前段に、デジタル通信系に存在する符号間干渉や雑音による劣化を補償するための等化器を２段構成にした無線通信システムがある（例えば、特許文献１参照）。
特開平７−６６７３９号公報

しかし、複数の受信回路のそれぞれに対して適応等化回路を設けることは、回路規模が大きくなり、消費電力も大きいという問題点があった。
本発明はこのような点に鑑みてなされたものであり、複数の受信回路の全部または一部に対して１つの適応等化回路を設け、回路規模を抑制し、消費電力を低減するデータ受信装置および適応等化回路を提供することを目的とする。

本発明では上記問題を解決するために、データ信号の波形整形を行うデータ受信装置において、それぞれが非同期で動作し、伝送線路から前記データ信号を受信する、前記データ信号の波形整形を行う等化器を具備した複数の受信回路と、前記受信回路の全部または２以上の所定数ずつに対して１つ設けられ、複数の前記受信回路と非同期で動作し、対応した前記受信回路の前記等化器の等化係数を算出する適応等化回路と、を備え、前記受信回路は、前記等化係数の算出に必要な等化係数算出データを出力し、前記適応等化回路は、前記等化係数算出データを受信して、前記等化係数を算出し、複数の前記受信回路に対応して設けられ、対応する前記受信回路の動作タイミングに同期して前記受信回路から出力される前記等化係数算出データを入力して記憶し、前記適応等化回路の動作タイミングに同期して記憶した前記等化係数算出データをＦＩＦＯ方式により前記適応等化回路に出力する記憶装置を有することを特徴とするデータ受信装置が提供される。

このようなデータ受信装置によれば、複数の受信回路の全部または２以上の所定数ずつに対して１つの適応等化回路が設けられる。この適応等化回路によって、対応した受信回路の等化器の等化係数を算出し、対応した受信回路に出力する。これにより、適応等化回路を複数の受信回路のそれぞれに対して設けなくても、等化係数を算出して、対応した受信回路に出力することができる。また、記憶装置によって、受信回路が出力する等化係数算出データの出力タイミングと適応等化回路が受信する等化係数算出データの受信タイミングのずれを吸収する。

本発明のデータ受信装置では、複数の受信回路の全部または２以上の所定数ずつに対して１つの適応等化回路を設け、対応する受信回路の等化器の等化係数を算出するようにした。これによって、回路規模を抑制することができ、消費電力を低減することができる。また、記憶装置によって、受信回路が出力する等化係数算出データの出力タイミングと適応等化回路が受信する等化係数算出データの受信タイミングのずれを吸収するようにした。これにより、受信回路の動作タイミングが異なっていても、適切に波形整形することができる。

以下、本発明の原理を図面を参照して詳細に説明する。
図１は、データ受信装置の概要を示した図である。図には、データ受信装置を適用したＬＳＩ１と送信回路５ａ〜５ｂを有したＬＳＩ４の例が示してある。データ受信装置は、受信回路２ａ〜２ｄおよび適応等化回路３より構成されている。ＬＳＩ４は、送信回路５ａ〜５ｄおよび受信回路２ａ〜２ｄは、伝送線路によってポイントツーポイント接続されている。

複数の受信回路２ａ〜２ｄは、伝送線路を介し、送信回路５ａ〜５ｄからデータ信号を受信する。受信回路２ａ〜２ｄは、受信したデータ信号の波形を整形するための等化器を具備している。

適応等化回路３は、複数の受信回路２ａ〜２ｄの全部または２以上の所定数ずつに対して１つ設けられる。そして、適応等化回路３は、対応した受信回路２ａ〜２ｄの等化器の、波形整形をするための等化係数を算出し、対応した受信回路２ａ〜２ｄに出力する。図１の例では、適応等化回路３は、受信回路２ａ〜２ｄの全部に対して１つ設けられているが、受信回路２ａ〜２ｄの２以上の所定数ずつ、例えば、受信回路２ａ，２ｂと受信回路２ｃ，２ｄのそれぞれに対して、１つの適応等化回路を設けるようにしてもよい。

このように、複数の受信回路２ａ〜２ｄの全部または２以上の所定数ずつに対して１つの適応等化回路３を設け、対応する受信回路２ａ〜２ｄの等化器の等化係数を算出するようにした。これによって、回路規模を抑制することができ、消費電力を低減することができる。

次に、本発明の第１の実施の形態を図面を参照して詳細に説明する。
図２は、第１の実施の形態に係るデータ受信装置の適用例を示した図である。図には、通信装置が示してある。通信装置は、光信号を電気信号に、電気信号を光信号に変換するとともにその他所定の処理を行っている。

通信装置は、図に示すようにバックボード１１および基板１２〜１４から構成されている。基板１２〜１４は、バックボード１１に実装され、バックボード１１を介して、互いに通信を行っている。

基板１２には、ＬＳＩ１２ａが実装されている。ＬＳＩ１２ａは、複数の送信回路を具備している。基板１３には、ＬＳＩ１３ａが実装されている。ＬＳＩ１３ａは、複数の受信回路と１つの適応等化回路を有したデータ受信装置を具備している。ＬＳＩ１２ａ，１３ａの送信回路と受信回路は、バックボード１１の伝送線路によってポイントツーポイント接続されている。

ＬＳＩ１３ａの複数の受信回路は、ＬＳＩ１２ａの複数の送信回路からデータを受信する。ＬＳＩ１３ａの適応等化回路は、複数の受信回路から、波形整形するためのデータを受信し、受信回路のそれぞれが具備している等化器の等化係数を調整する。

このように、１つの適応等化回路によって、受信回路の等化器を調整し、受信回路が適正に受信データの判定を行えるようにする。なお、データ受信回路は、複数の受信回路と１つの適応等化回路を有するとしたが、２以上の所定数ずつの受信回路に対して１つ適応等化回路を設けるようにしてもよい。

次に、適応等化回路による波形整形について説明する。
図３は、適応等化回路による波形整形を説明する図である。図には、データを送信する送信回路２１、データを伝送する伝送線路２２、データを受信する受信回路２３、および受信回路２３の波形整形を調整する適応等化回路２４が示してある。受信回路２３は、等化器２３ａおよび受信データの０，１（−１，１）を判定するデータ判定回路２３ｂを有している。なお、図３のシステムを図２の通信装置に対応させるとすると、図３の送信回路２１と受信回路２３は、図２のＬＳＩ１２ａが具備する送信回路の１つとＬＳＩ１３ａが具備する受信回路の１つに対応し、伝送線路２２は、バックボード１１の伝送線路に対応する。適応等化回路２４は、ＬＳＩ１３ａが具備する適応等化回路に対応する。

波形Ｗ１１は、温度が２０℃の場合における、伝送線路２２から出力されるデータのアイパターンを示している。波形Ｗ１２は、温度が２０℃の場合における、受信回路２３の等化器２３ａから出力されるデータのアイパターンを示している。波形Ｗ１１，Ｗ１２に示すように、伝送線路２２によって振幅が小さくなったデータは、等化器２３ａおよび適応等化回路２４によって、振幅が回復される。

波形Ｗ１３は、温度が８５℃の場合における、伝送線路２２から出力されるデータのアイパターンを示している。波形Ｗ１４は、温度が８５℃の場合における、受信回路２３の等化器２３ａから出力されるデータのアイパターンを示している。波形Ｗ１１，Ｗ１３に示すように温度が高くなると、データの振幅はより小さくなってしまう。しかし、波形Ｗ１２，Ｗ１４に示すように等化器２３ａおよび適応等化回路２４によって、温度が２０℃の場合と同様に、データの振幅は回復される。

このように、伝送線路２２によって、データの波形が歪んでも、適応等化回路２４および等化器２３ａによって、波形が整形される。これによって、受信回路２３のデータ判定回路２３ｂは、適正にデータの判定を行うことができる。

次に、データ受信装置の回路構成について詳細に説明する。
図４は、データ受信装置の回路構成を示した図である。図に示すようにデータ受信装置は、受信回路３２ａ〜３２ｄ、ＦＩＦＯ（ＦＩＦＯ（First In First Out）方式のメモリ）３３ａ〜３３ｄ、および適応等化回路３４より構成されている。枠３１ａ〜３１ｄ，３７のそれぞれは、クロックドメインを表している。つまり、枠３１ａ〜３１ｄ，３７のそれぞれの回路は、非同期で動作している。なお、図４のデータ受信装置を図２の通信装置に対応させるとすると、図４の受信回路３２ａ〜３２ｄは、図２のＬＳＩ１３ａが具備する受信回路に対応し、適応等化回路３４は、ＬＳＩ１３ａが具備する適応等化回路に対応する。また、受信回路３２ａ〜３２ｄは、バックボード１１の伝送線路を介して、ＬＳＩ１２ａの送信回路にポイントツーポイント接続されることになる。

受信回路３２ａ〜３２ｄのそれぞれは、伝送線路を介しデータＤＴ０〜ＤＴ３を受信する。適応等化回路３４は、適応等化制御回路３５および適応等化演算回路３６を有している。

受信回路３２ａ〜３２ｄのそれぞれは、図示していないが等化器を有している。適応等化回路３４は、受信回路３２ａ〜３２ｄから所定のデータを受信し、そのデータに基づいて、等化器がデータＤＴ０〜ＤＴ３の波形を適正に整形できるように、等化器の等化係数を算出する。そして、算出した等化係数を各受信回路３２ａ〜３２ｄに出力する。

適応等化回路３４は、複数の受信回路３２ａ〜３２ｄに対し、１つ設けられている。受信回路３２ａ〜３２ｄのそれぞれは、独立してデータＤＴ０〜ＤＴ３を受信して処理を行うため、動作タイミングが異なる（動作クロックの周波数は同じであるが、位相が異なる）。そのため、１つの適応等化回路３４が、受信回路３２ａ〜３２ｄの全てとデータの送受信を行えるには、これらのデータを適応等化回路３４の動作タイミングに同期させる必要がある。そこで、受信回路３２ａ〜３２ｄごとにＦＩＦＯ３３ａ〜３３ｄを設け、受信回路３２ａ〜３２ｄがＦＩＦＯ３３ａ〜３３ｄにデータを書き込み、適応等化回路３４がそれを読み出すことにより、データの送受信を行えるようにしている。

受信回路３２ａ〜３２ｄは、クロックＡＲＸ＿ＣＬＫ０〜ＡＲＸ＿ＣＬＫ３をＦＩＦＯ３３ａ〜３３ｄに出力する。クロックＡＲＸ＿ＣＬＫ０〜ＡＲＸ＿ＣＬＫ３は、周波数は同じであるが、受信回路３２ａ〜３２ｄが独立して動作しているため、位相は異なっている。また、受信回路３２ａ〜３２ｄは、クロックＡＲＸ＿ＣＬＫ０〜ＡＲＸ＿ＣＬＫ３に同期して、等化器の等化係数算出のために必要なＭビットの等化係数算出データＡＲＸ＿ＤＴ０〜ＡＲＸ＿ＤＴ３をＦＩＦＯ３３ａ〜３３ｄに出力する。また、受信回路３２ａ〜３２ｄには、適応等化演算回路３６から等化係数ＥＱ０〜ＥＱ３が入力される。受信回路３２ａ〜３２ｄの等化器は、等化係数ＥＱ０〜ＥＱ３に応じてデータＤＴ０〜ＤＴ３の波形整形を行い、データＤＴ０〜ＤＴ３が適正に判定されるようにしている。

ＦＩＦＯ３３ａ〜３３ｄには、適応等化回路３４で生成されるクロックＡＤＰ＿ＣＬＫＡが入力される。ＦＩＦＯ３３ａ〜３３ｄは、クロックＡＤＰ＿ＣＬＫＡに同期して、記憶しているＭビットの等化係数算出データＡＤＰ＿ＤＴ０〜ＡＤＰ＿ＤＴ３（受信回路３２ａ〜３２ｄによって書き込まれた等化係数算出データＡＲＸ＿ＤＴ０〜ＡＲＸ＿ＤＴ３）を、適応等化演算回路３６に出力する。また、ＦＩＦＯ３３ａ〜３３ｄには、スタート信号ＦＩＦＯ＿ＳＴＡＲＴ０〜ＦＩＦＯ＿ＳＴＡＲＴ３が入力される。ＦＩＦＯ３３ａ〜３３ｄは、スタート信号ＦＩＦＯ＿ＳＴＡＲＴ０〜ＦＩＦＯ＿ＳＴＡＲＴ３が入力されて動作を開始する。また、ＦＩＦＯ３３ａ〜３３ｄには、しきい値信号ＲＥＡＤ＿ＴＨ０〜ＲＥＡＤ＿ＴＨ３が入力される。ＦＩＦＯ３３ａ〜３３ｄは、しきい値信号ＲＥＡＤ＿ＴＨ０〜ＲＥＡＤ＿ＴＨ３で指示される数の等化係数算出データＡＲＸ＿ＤＴ０〜ＡＲＸ＿ＤＴ３が書き込まれると、データの読み出しが可能になったことを示すレディ信号ＦＩＦＯ＿ＲＥＡＤＹ０〜ＦＩＦＯ＿ＲＥＡＤＹ３を適応等化制御回路３５に出力する。また、ＦＩＦＯ３３ａ〜３３ｄには、イネーブル信号ＦＩＦＯ＿ＲＥＡＤ＿ＥＮ０〜ＦＩＦＯ＿ＲＥＡＤ＿ＥＮ３が入力される。ＦＩＦＯ３３ａ〜３３ｄは、イネーブル信号ＦＩＦＯ＿ＲＥＡＤ＿ＥＮ０〜ＦＩＦＯ＿ＲＥＡＤ＿ＥＮ３が入力されると、記憶している等化係数算出データＡＤＰ＿ＤＴ０〜ＡＤＰ＿ＤＴ３を、適応等化演算回路３６に出力する。なお、ＦＩＦＯ３３ａ〜３３ｄは、受信回路３２ａ〜３２ｄによって書き込まれた順に等化係数算出データＡＤＰ＿ＤＴ０〜ＡＤＰ＿ＤＴ３（等化係数算出データＡＲＸ＿ＤＴ０〜ＡＲＸ＿ＤＴ３）を出力していく。また、しきい値信号ＲＥＡＤ＿ＴＨ０〜ＲＥＡＤ＿ＴＨ３は、例えば、ＣＰＵ（Central Processing Unit）などの制御装置から出力される。

適応等化回路３４の適応等化制御回路３５には、スタート信号ＳＴＡＲＴが入力される。適応等化制御回路３５は、スタート信号ＳＴＡＲＴが入力されると、ＦＩＦＯ３３ａ〜３３ｄに、スタート信号ＦＩＦＯ＿ＳＴＡＲＴ０〜ＦＩＦＯ＿ＳＴＡＲＴ３を出力する。また、適応等化制御回路３５には、イネーブル信号ＡＤＰ＿ＲＸ＿ＥＮ０〜ＡＤＰ＿ＲＸ＿ＥＮ３が入力される。適応等化制御回路３５は、イネーブル信号ＡＤＰ＿ＲＸ＿ＥＮ０〜ＡＤＰ＿ＲＸ＿ＥＮ３に応じて、動作すべきＦＩＦＯ３３ａ〜３３ｄに対して、スタート信号ＦＩＦＯ＿ＳＴＡＲＴ０〜ＦＩＦＯ＿ＳＴＡＲＴ３を出力する。アプリケーションによっては、動作させる必要のない受信回路３２ａ〜３２ｄも存在するからである。また、適応等化制御回路３５には、ＦＩＦＯ３３ａ〜３３ｄからレディ信号ＦＩＦＯ＿ＲＥＡＤＹ０〜ＦＩＦＯ＿ＲＥＡＤＹ３が入力される。適応等化制御回路３５は、ＦＩＦＯ３３ａ〜３３ｄからのレディ信号ＦＩＦＯ＿ＲＥＡＤＹ０〜ＦＩＦＯ＿ＲＥＡＤＹ３を受けて、イネーブル信号ＦＩＦＯ＿ＲＥＡＤ＿ＥＮ０〜ＦＩＦＯ＿ＲＥＡＤ＿ＥＮ３をＦＩＦＯ３３ａ〜３３ｄに出力する。また、適応等化制御回路３５は、スタート信号ＳＴＡＲＴが入力されると、適応等化演算回路３６を活性化させるためのイネーブル信号ＡＤＰ＿ＥＮを適応等化演算回路３６に出力する。スタート信号ＳＴＡＲＴおよびイネーブル信号ＡＤＰ＿ＲＸ＿ＥＮ０〜ＡＤＰ＿ＲＸ＿ＥＮ３は、例えば、ＣＰＵなどの制御装置から出力される。

適応等化演算回路３６は、適応等化制御回路３５からのイネーブル信号ＡＤＰ＿ＥＮを受けて活性化する。適応等化演算回路３６には、クロックＡＤＰ＿ＣＬＫＢが入力されており、適応等化演算回路３６は、このクロックＡＤＰ＿ＣＬＫＢに同期して動作する。クロックＡＤＰ＿ＣＬＫＢの周波数は、受信回路３２ａ〜３２ｄが出力するクロックＡＲＸ＿ＣＬＫ０〜ＡＲＸ＿ＣＬＫ３の周波数を、受信回路３２ａ〜３２ｄの個数分、倍にした周波数である。図の例では、受信回路３２ａ〜３２ｄは、４個なので、クロックＡＤＰ＿ＣＬＫＢの周波数は、クロックＡＲＸ＿ＣＬＫ０〜ＡＲＸ＿ＣＬＫ３の周波数を４倍した値となる。

また、適応等化演算回路３６は、ＦＩＦＯ３３ａ〜３３ｄから等化係数算出データＡＤＰ＿ＤＴ０〜ＡＤＰ＿ＤＴ３を読み出し、入力する。適応等化演算回路３６は、等化係数算出データＡＤＰ＿ＤＴ０〜ＡＤＰ＿ＤＴ３に基づいて、受信回路３２ａ〜３２ｄの等化器が、データＤＴ０〜ＤＴ３の波形を整形するための等化係数ＥＱ０〜ＥＱ３を算出する。適応等化演算回路３６は、算出した等化係数ＥＱ０〜ＥＱ３を受信回路３２ａ〜３２ｄに出力する。

次に、図４の受信回路３２ａについて詳細に説明する。
図５は、受信回路の回路図である。図に示すように受信回路３２ａは、等化器４１、ＡＤＣ４２、データ判定回路４３、およびデマックス（Ｄｅｍｕｘ）回路４４を有している。等化器４１は、バッファ（図中１）４１ａ、１次微分器（図中ｓ）４１ｂ、２次微分器（図中ｓ²）４１ｃ、可変利得アンプ４１ｄ〜４１ｆ、および加算器４１ｇを有している。

１次微分器４１ｂは、１次の微分器であり、信号の変化を強調して出力する。２次微分器４１ｃは、２次の微分器であり、信号の変化を１次微分器より強調して出力する。
バッファ４１ａ、１次微分器４１ｂ、および２次微分器４１ｃには、伝送線路からのデータＤＴ０が入力される。１次微分器４１ｂ、および２次微分器４１ｃは、入力されるデータＤＴ０の変化を強調して、可変利得アンプ４１ｅ〜４１ｆに出力する。

可変利得アンプ４１ｄ〜４１ｆには、バッファ４１ａ、１次微分器４１ｂ、および２次微分器４１ｃから出力されるデータと、図４で説明した適応等化演算回路３６から出力される等化係数ＥＱ０が入力される。等化係数ＥＱ０は、等化係数Ａ０〜Ａ２からなり、それぞれ可変利得アンプ４１ｄ〜４１ｆに入力される。

可変利得アンプ４１ｄ〜４１ｆは、等化係数Ａ０〜Ａ２に応じて利得を可変し、バッファ４１ａ、１次微分器４１ｂ、および２次微分器４１ｃから出力されるデータの、変化の強調の度合いを調整し、加算器４１ｇに出力する。加算器４１ｇは、可変利得アンプ４１ｄ〜４１ｆから出力される信号を足し合わせ、データＤＴ０の振幅を回復する。このようにして、等化器４１は、適応等化演算回路３６から出力される等化係数Ａ０〜Ａ２に応じてデータＤＴ０の波形整形を行う。

ＡＤＣ４２は、等化器４１から出力される波形整形されたデータを、アナログ−デジタル変換する。データ判定回路４３は、等化器４１から出力される波形整形されたデータが、１，−１（１，０）であるかの判定を行う。デマックス回路４４は、データ判定回路４３から出力される信号をデマックスする。なお、ＡＤＣ４２から出力されるデータｙ０およびデマックス回路４４から出力されるデマックスデータＤｅｍｕｘ＿Ｄａｔａ０は、図４に示す等化係数算出データＡＲＸ＿ＤＴ０に対応する。

なお、上記では、受信回路３２ａについて説明したが、受信回路３２ｂ〜３２ｄも受信回路３２ａと同様の構成および機能を有している。
次に、等化器４１のユニットパルス応答について説明する。

図６は、等化器および伝送線路のユニットパルス応答を示した図である。図に示す波形Ｗ２１は、等化器４１のユニットパルス応答を示し、波形Ｗ２２は、伝送線路のユニットパルス応答を示している。

伝送線路では、波形Ｗ２２に示すように、ユニットパルス応答の立ち上がりは緩やかであり、また、符号間干渉成分（ＩＳＩ）も大きい。一方、等化器４１では、波形Ｗ２１に示すように、ユニットパルス応答の立ち上がりは急峻となり、ＩＳＩも小さくなる。これにより、データ信号の波形は等化器４１により整形される。

次に、図４の適応等化演算回路３６について詳細に説明する。
図７は、適応等化演算回路の回路図である。図に示すように適応等化演算回路３６は、カウンタ５１、セレクタ５２〜５４、アンプ５５、減算器５６、畳み込み演算部５７、乗算器５８〜６０、可変利得アンプ６１〜６３、ｓｓｐ（ステップサイズパラメータ）制御部６４、および積分器６５〜６７を有している。畳み込み演算部５７には、マトリックス部６８が接続されている。なお、セレクタ５４、アンプ５５、減算器５６、畳み込み演算部５７、乗算器５８〜６０、可変利得アンプ６１〜６３、積分器６５〜６７、およびマトリックス部６８の構成は、従来からある適応等化回路の構成と同様である。

カウンタ５１には、図４で示した適応等化制御回路３５からのイネーブル信号ＡＤＰ＿ＥＮが入力される。カウンタ５１は、適応等化制御回路３５からイネーブル信号ＡＤＰ＿ＥＮが入力されると、クロックＡＤＰ＿ＣＬＫＢに同期してカウントを開始し、カウント値をセレクタ５２，５３へ出力する。

セレクタ５２には、図５で説明した受信回路３２ａから出力されるデータｙ０が入力される。同様に、受信回路３２ｂ〜３２ｄから出力されるデータｙ１〜ｙ３が入力される。セレクタ５２は、カウンタ５１から出力されるカウント値に応じて、入力されるデータｙ０〜ｙ３を選択して減算器５６に出力する。

セレクタ５３には、図５で説明した受信回路３２ａから出力されるデマックスデータＤｅｍｕｘ＿Ｄａｔａ０が入力される。同様に、受信回路３２ｂ〜３２ｄから出力されるデマックスデータＤｅｍｕｘ＿Ｄａｔａ１〜Ｄｅｍｕｘ＿Ｄａｔａ３が入力される。セレクタ５３は、カウンタ５１から出力されるカウント値に応じて、入力されるデマックスデータＤｅｍｕｘ＿Ｄａｔａ０〜Ｄｅｍｕｘ＿Ｄａｔａ３を選択して出力する。なお、データｙ０とデマックスデータＤｅｍｕｘ＿Ｄａｔａ０は、等化係数算出データＡＤＰ＿ＤＴ０に対応し、以下同様に、データｙ１〜ｙ３とデマックスデータＤｅｍｕｘ＿Ｄａｔａ１〜Ｄｅｍｕｘ＿Ｄａｔａ３のそれぞれが、等化係数算出データＡＤＰ＿ＤＴ１〜ＡＤＰ＿ＤＴ３に対応する。

セレクタ５２，５３には、４つの受信回路３２ａ〜３２ｄから、データｙ０〜ｙ３およびデマックスデータＤｅｍｕｘ＿Ｄａｔａ０〜Ｄｅｍｕｘ＿Ｄａｔａ３が入力されている。従って、カウンタ５１は、これらのデータが順に選択され、出力されるようにカウント値をカウントする必要がある。図７の例の場合、カウンタ５１は２ビットのカウンタであり、０から３までの値を繰り返しセレクタ５２，５３に出力する。なお、前述したように、クロックＡＤＰ＿ＣＬＫＢの周波数は、受信回路３２ａ〜３２ｄの出力するクロックＡＲＸ＿ＣＬＫ０〜ＡＲＸ＿ＣＬＫ３の４倍の周波数である。従って、セレクタ５２，５３は、クロックＡＲＸ＿ＣＬＫ０〜ＡＲＸ＿ＣＬＫ３の１クロックの間に、データｙ０〜ｙ３およびデマックスデータＤｅｍｕｘ＿Ｄａｔａ０〜Ｄｅｍｕｘ＿Ｄａｔａ３を順に選択して出力することになる。

セレクタ５４は、セレクタ５３から出力されるデマックスデータＤｅｍｕｘ＿Ｄａｔａ０〜Ｄｅｍｕｘ＿Ｄａｔａ３の１ビットを選択して出力する。アンプ５５は、セレクタ５４から出力されるデータを所定倍増幅して、減算器５６に出力する。

ところで、データｙ０〜ｙ３は、受信回路３２ａ〜３２ｄのデータ判定回路に入力されるデータの振幅を表している。アンプ５５から出力されるデータｄは、データ判定回路に入力されるデータの期待振幅を表している。減算器５６は、このデータの振幅と期待振幅との差をとり、振幅誤差ｅとして乗算器５８〜６０に出力する。

マトリックス部６８は、伝送線路と、受信回路３２ａ〜３２ｄの等化器を構成しているバッファ、１次微分器、および２次微分器の特性を反映したユニットパルス行列のデータを記憶している。なお、マトリックス部６８は、適応等化演算回路３６が有していてもよい。

畳み込み演算部５７は、セレクタ５３から出力されるデマックスデータＤｅｍｕｘ＿Ｄａｔａ０〜Ｄｅｍｕｘ＿Ｄａｔａ３と、マトリックス部６８のユニットパルス行列との畳み込み演算をし、入力振幅Ｆ０〜Ｆ２を出力する。この入力振幅Ｆ０〜Ｆ２は、受信回路３２ａ〜３２ｄの等化器の可変利得アンプに入力される信号の振幅を予測したものである。

乗算器５８〜６０は、畳み込み演算部５７から出力される入力振幅Ｆ０〜Ｆ２と、減算器５６から出力される振幅誤差ｅの相関値を算出する。これによって、受信回路３２ａ〜３２ｄの等化器の、可変利得アンプの利得が決まる。なお、入力振幅Ｆ０〜Ｆ２は、前述したように、受信回路３２ａ〜３２ｄの等化器の可変利得アンプに入力される信号の振幅を予測したものである。従って、受信回路３２ａ〜３２ｄの等化器の可変利得アンプに入力される信号の振幅をアナログ−デジタル変換して、乗算器５８〜６０に直接入力するようにしてもよい。

可変利得アンプ６１〜６３は、乗算器５８〜６０から出力される入力振幅Ｆ０〜Ｆ２と振幅誤差ｅの相関値の利得を可変し、積分器６５〜６７に出力する。可変利得アンプ６１〜６３の利得は、適応等化ループの収束時定数であるｓｓｐを決めている。可変利得アンプ６１〜６３の利得（ｓｓｐ）は、ｓｓｐ制御部６４によって制御される。積分器６５〜６７は、可変利得アンプ６１〜６３から出力される信号を積算し、等化係数Ａ０〜Ａ２を出力する。

ｓｓｐ制御部６４は、可変利得アンプ６１〜６３から出力される信号を平均化処理することにより、特定の受信回路３２ａ〜３２ｄで発生したノイズ等による局所的なエラーの影響を小さくすることができる。例えば、受信回路３２ａ〜３２ｄの個数は、４個であり、ｓｓｐ制御部６４は、可変利得アンプ６１〜６３の利得を１／４倍にするように制御する。積分器６５〜６７は、可変利得アンプ６１〜６３から出力される信号を４回積算する。これによって、各受信回路３２ａ〜３２ｄへ出力する等化係数を平均化することができる。

なお、等化係数Ａ０〜Ａ２を平均化することなく、受信回路３２ａ〜３２ｄに出力することもできる。この場合、ｓｓｐ制御部６４は、可変利得アンプ６１〜６３の利得を１／４倍にする必要はない。そして、積分器６５〜６７は、積算し、等化係数Ａ０〜Ａ２を出力すればよい。この場合、等化係数の収束速度は、等化係数を平均化する場合に対して４倍となる。

次に、適応等化制御回路３５について詳細に説明する。
図８は、適応等化制御回路の回路図である。図に示すように適応等化制御回路３５は、ＡＮＤ回路７１〜７４，７９〜８３および一方の入力が反転入力であるＮＡＮＤ回路７５〜７８を有している。

ＡＮＤ回路７１〜７４の入力の一方には、スタート信号ＳＴＡＲＴが入力され、他方には、イネーブル信号ＡＤＰ＿ＲＸ＿ＥＮ０〜ＡＤＰ＿ＲＸ＿ＥＮ３が入力される。ＡＮＤ回路７１〜７４は、スタート信号ＳＴＡＲＴがＨ状態のとき、イネーブル信号ＡＤＰ＿ＲＸ＿ＥＮ０〜ＡＤＰ＿ＲＸ＿ＥＮ３に応じて、スタート信号ＦＩＦＯ＿ＳＴＡＲＴ０〜ＦＩＦＯ＿ＳＴＡＲＴ３をＦＩＦＯ３３ａ〜３３ｄに出力する。これによって、動作すべきＦＩＦＯ３３ａ〜３３ｄが選択される。

ＮＡＮＤ回路７５〜７８の入力の一方には、イネーブル信号ＡＤＰ＿ＲＸ＿ＥＮ０〜ＡＤＰ＿ＲＸ＿ＥＮ３が入力され、反転入力である他方には、レディ信号ＦＩＦＯ＿ＲＥＡＤＹ０〜ＦＩＦＯ＿ＲＥＡＤＹ３が入力される。ＮＡＮＤ回路７５〜７８の出力は、ＡＮＤ回路７９に入力される。イネーブル信号ＡＤＰ＿ＲＸ＿ＥＮ０〜ＡＤＰ＿ＲＸ＿ＥＮ３がＨ状態で、ＦＩＦＯ３３ａ〜３３ｄから出力されるレディ信号ＦＩＦＯ＿ＲＥＡＤＹ０〜ＦＩＦＯ＿ＲＥＡＤＹ３がＨ状態のとき、ＡＮＤ回路７９からは、Ｈ状態のイネーブル信号ＡＤＰ＿ＥＮが出力される。これによって、図７で説明した適応等化演算回路３６が活性化される。

ＡＮＤ回路８０〜８３の入力の一方には、イネーブル信号ＡＤＰ＿ＥＮが入力され、他方には、ＦＩＦＯ３３ａ〜３３ｄから出力されるレディ信号ＦＩＦＯ＿ＲＥＡＤＹ０〜ＦＩＦＯ＿ＲＥＡＤＹ３が入力される。イネーブル信号ＡＤＰ＿ＥＮがＨ状態で、レディ信号ＦＩＦＯ＿ＲＥＡＤＹ０〜ＦＩＦＯ＿ＲＥＡＤＹ３がＨ状態のとき、ＡＮＤ回路８０〜８３は、Ｈ状態のイネーブル信号ＦＩＦＯ＿ＲＥＡＤ＿ＥＮ０〜ＦＩＦＯ＿ＲＥＡＤ＿ＥＮ３をＦＩＦＯ３３ａ〜３３ｄに出力する。これによって、ＦＩＦＯ３３ａ〜３３ｄは、記憶している等化係数算出データＡＤＰ＿ＤＴ０〜ＡＤＰ＿ＤＴ３を、適応等化演算回路３６に出力する。

次に、ＦＩＦＯ３３ａ〜３３ｄについて詳細に説明する。
図９は、ＦＩＦＯの回路図である。図に示すようにＦＩＦＯ３３ａは、レジスタ９１、フリップフロップ（ＦＦ）９２，９５，９７、ライトカウンタ（ＷＲＴＣＮＴＲ）９３、比較器（ＣＭＰ）９４、ＡＮＤ回路９６、およびリードカウンタ（ＲＥＡＤＣＮＴＲ）９８を有している。

ＦＦ９２には、図示してないが受信回路３２ａのクロックＡＲＸ＿ＣＬＫ０が入力され、このクロックＡＲＸ＿ＣＬＫ０に同期して、スタート信号ＦＩＦＯ＿ＳＴＡＲＴ０をＷＲＴＣＮＴＲ９３に出力している。

ＷＲＴＣＮＴＲ９３には、図示していないが受信回路３２ａのクロックＡＲＸ＿ＣＬＫ０が入力され、ＦＦ９２からスタート信号ＦＩＦＯ＿ＳＴＡＲＴ０が入力される。ＷＲＴＣＮＴＲ９３は、ＦＦ９２からスタート信号ＦＩＦＯ＿ＳＴＡＲＴ０が入力されると、クロックＡＲＸ＿ＣＬＫ０に基づいてカウントを開始し、ライトアドレスＷＲＴ＿ＡＤを生成する。ライトアドレスＷＲＴ＿ＡＤは、レジスタ９１およびＣＭＰ９４に出力される。

レジスタ９１には、受信回路３２ａから出力される等化係数算出データＡＲＸ＿ＤＴ０が入力される。レジスタ９１は、ＷＲＴＣＮＴＲ９３から出力されるライトアドレスＷＲＴ＿ＡＤに基づいて、等化係数算出データＡＲＸ＿ＤＴ０を記憶していく。

ＣＭＰ９４には、ＷＲＴＣＮＴＲ９３から出力されるライトアドレスＷＲＴ＿ＡＤと、しきい値信号ＲＥＡＤ＿ＴＨ０が入力される。ＣＭＰ９４は、ライトアドレスＷＲＴ＿ＡＤと、しきい値信号ＲＥＡＤ＿ＴＨ０とを比較し、ライトアドレスＷＲＴ＿ＡＤがしきい値信号ＲＥＡＤ＿ＴＨ０以上になると、信号をＦＦ９７に出力する。

ＦＦ９５には、図示してないが受信回路３２ａのクロックＡＲＸ＿ＣＬＫ０が入力され、このクロックＡＲＸ＿ＣＬＫ０に同期して、ＦＦ９２から出力される信号をＡＮＤ回路９６に出力する。ＡＮＤ回路９６には、ＦＦ９２，９５から出力される信号が入力される。

ＦＦ９７には、ＣＭＰ９４から出力される信号と、ＡＮＤ回路９６から出力される信号が入力される。ＦＦ９７には、図示してないが、適応等化回路３４で生成されるクロックＡＤＰ＿ＣＬＫＡが入力され、このクロックＡＤＰ＿ＣＬＫＡに同期して、ＣＭＰ９４の信号をレディ信号ＦＩＦＯ＿ＲＥＡＤＹ０として出力する。すなわち、レジスタ９１に記憶される等化係数算出データＡＲＸ＿ＤＴ０の個数が、しきい値信号ＲＥＡＤ＿ＴＨ０の示す個数を超えると、適応等化回路３４で生成されるクロックＡＤＰ＿ＣＬＫＡに同期して、レディ信号ＦＩＦＯ＿ＲＥＡＤＹ０を適応等化制御回路３５に出力する。なお、ＦＦ９２に入力されるスタート信号ＦＩＦＯ＿ＳＴＡＲＴ０がＬ状態になると、ＦＦ９７は、出力しているレディ信号ＦＩＦＯ＿ＲＥＡＤＹ０をリセットする。

ＲＥＡＤＣＮＴＲ９８には、図示していないが適応等化回路３４で生成されるクロックＡＤＰ＿ＣＬＫＡが入力され、適応等化制御回路３５からイネーブル信号ＦＩＦＯ＿ＲＥＡＤ＿ＥＮ０が入力される。ＲＥＡＤＣＮＴＲ９８は、イネーブル信号ＦＩＦＯ＿ＲＥＡＤ＿ＥＮ０が入力されると、クロックＡＤＰ＿ＣＬＫＡに基づいてカウントを開始し、リードアドレスＲＥＡＤ＿ＡＤを生成する。リードアドレスＲＥＡＤ＿ＡＤは、レジスタ９１に出力され、レジスタ９１は、リードアドレスＲＥＡＤ＿ＡＤに基づいて、記憶している等化係数算出データＡＲＸ＿ＤＴ０を等化係数算出データＡＤＰ＿ＤＴ０として出力する。

上述したように、ＦＦ９２，９５およびＷＲＴＣＮＴＲ９３は、受信回路３２ａから出力されるクロックＡＲＸ＿ＣＬＫ０に同期して動作する。ＦＦ９７およびＲＥＡＤＣＮＴＲ９８は、クロックＡＤＰ＿ＣＬＫＡに同期して動作する。これにより、受信回路３２ａは、クロックＡＲＸ＿ＣＬＫ０に同期して等化係数算出データＡＲＸ＿ＤＴ０をＦＩＦＯ３３ａに書き込むことができ、適応等化回路３４は、自己で生成するクロックＡＤＰ＿ＣＬＫＡに同期して等化係数算出データＡＤＰ＿ＤＴ０を読み出すことができる。ＦＩＦＯ３３ｂ〜３３ｄも図９と同様の回路構成を有し、受信回路３２ｂ〜３２ｄは、クロックＡＲＸ＿ＣＬＫ１〜ＡＲＸ＿ＣＬＫ３に同期して等化係数算出データＡＲＸ＿ＤＴ１〜ＡＲＸ＿ＤＴ３を書き込むことができ、適応等化回路３４は、自己で生成するクロックＡＤＰ＿ＣＬＫＡに同期して等化係数算出データＡＤＰ＿ＤＴ１〜ＡＤＰ＿ＤＴ３を読み出すことができる。このように、ＦＩＦＯ３３ａ〜３３ｄによってクロックのタイミングのずれを吸収することにより、受信回路３２ａ〜３２ｄより少ない数の適応等化回路３４によって等化係数ＥＱ０〜ＥＱ３の算出を行うことができる。

次に、図９のＦＩＦＯ３３ａの動作を、タイミングチャートを用いて説明する。
図１０は、図９のＦＩＦＯの動作を示したタイミングチャートである。図には、受信回路３２ａから出力されるクロックＡＲＸ＿ＣＬＫ０および等化係数算出データＡＲＸ＿ＤＴ０が示してある。また、適応等化制御回路３５から出力されるスタート信号ＦＩＦＯ＿ＳＴＡＲＴ０、適応等化回路３４で生成されるクロックＡＤＰ＿ＣＬＫＡ、およびイネーブル信号ＦＩＦＯ＿ＲＥＡＤ＿ＥＮ０が示してある。また、ＦＩＦＯ３３ａで生成されるライトアドレスＷＲＴ＿ＡＤ、リードアドレスＲＥＡＤ＿ＡＤ、レディ信号ＦＩＦＯ＿ＲＥＡＤＹ０、および等化係数算出データＡＤＰ＿ＤＴ０が示してある。なお、ＦＩＦＯ３３ａには、２のしきい値信号ＲＥＡＤ＿ＴＨ０が入力されているとする。

受信回路３２ａからは、図に示すようにクロックＡＲＸ＿ＣＬＫ０に同期して等化係数算出データＡＲＸ＿ＤＴ０が出力される。
適応等化制御回路３５から、図に示すようにスタート信号ＦＩＦＯ＿ＳＴＡＲＴ０が出力されると、ＦＩＦＯ３３ａのＷＲＴＣＮＴＲ９３は、クロックＡＲＸ＿ＣＬＫ０に同期してライトアドレスＷＲＴ＿ＡＤを出力する。

そして、ＦＩＦＯ３３ａは、しきい値信号ＲＥＡＤ＿ＴＨ０が２であるので、図に示すようにレジスタ９１に等化係数算出データＡＤＰ＿ＤＴ０が２個記憶されると（ライトアドレスＷＲＴ＿ＡＤが２進むと）、適応等化回路３４で生成されるクロックＡＤＰ＿ＣＬＫＡに同期して、レディ信号ＦＩＦＯ＿ＲＥＡＤＹ０を出力する。

適応等化制御回路３５は、ＦＩＦＯ３３ａからのレディ信号ＦＩＦＯ＿ＲＥＡＤＹ０を受けて、図に示すようにイネーブル信号ＦＩＦＯ＿ＲＥＡＤ＿ＥＮ０を出力する。ＦＩＦＯ３３ａは、適応等化制御回路３５からのイネーブル信号ＦＩＦＯ＿ＲＥＡＤ＿ＥＮ０を受けて、図に示すようなリードアドレスＲＥＡＤ＿ＡＤを生成し、等化係数算出データＡＤＰ＿ＤＴ０を出力する。このようにして、等化係数算出データＡＲＸ＿ＤＴ０はＦＩＦＯ３３ａに書き込まれ、等化係数算出データＡＤＰ＿ＤＴ０として読み出される。

以下、データ受信装置の動作について説明する。
適応等化制御回路３５は、ＦＩＦＯ３３ａ〜３３ｄと適応等化演算回路３６に動作指示を行う。ＦＩＦＯ３３ａ〜３３ｄのそれぞれは、受信回路３２ａ〜３２ｄのそれぞれと、適応等化制御回路３５および適応等化演算回路３６の位相差を吸収する。適応等化演算に用いられる受信回路３２ａ〜３２ｄの等化係数算出データＡＲＸ＿ＤＴ０〜ＡＲＸ＿ＤＴ３は、ＦＩＦＯ３３ａ〜３３ｄに一端書き込まれた後、適応等化演算回路３６によって順次読み出される。適応等化演算回路３６は、ＦＩＦＯ３３ａ〜３３ｄに書き込まれた受信回路３２ａ〜３２ｄの等化係数算出データＡＤＰ＿ＤＴ０〜ＡＤＰ＿ＤＴ３（等化係数算出データＡＲＸ＿ＤＴ０〜ＡＲＸ＿ＤＴ３）を用い、各受信回路３２ａ〜３２ｄが有している等化器の等化係数ＥＱ０〜ＥＱ３を算出する。

適応等化回路３４は、等化係数算出データＡＤＰ＿ＤＴ０〜ＡＤＰ＿ＤＴ３を平均化することなく適応等化演算をする場合、図１８の構成に比べ処理するデータ量が４倍となる。また、適応等化ループの時定数および収束速度は４倍となる。

一方、等化係数算出データＡＤＰ＿ＤＴ０〜ＡＤＰ＿ＤＴ３を平均化すると、特定の受信回路３２ａ〜３２ｄにて発生したノイズ等による局所的なエラーの影響を小さくし、適応等化ループの収束精度の向上を図ることができる。この平均化処理は、適応等化ループの時定数を１／４倍にすることにより実現することができる。図７に示すｓｓｐの値を１／４にすることにより、従来に対し収束速度を低下させることなく、収束精度の向上を図ることができる。

適応等化演算処理開始時には、収束速度向上を目的とした演算を行い、受信回路３２ａ〜３２ｄの等化器の等化係数が収束傾向になれば、収束精度向上を目的とした演算を行うこともできる。図７のｓｓｐ制御部６４は、この処理を実現することができる。ｓｓｐ制御部６４は、積分器６５〜６７から出力される演算結果をモニタし、その演算結果に応じてｓｓｐを調整すればよい。

このように、複数の受信回路３２ａ〜３２ｄの全部または一部に対して１つの適応等化回路３４を設け、対応する受信回路３２ａ〜３２ｄの等化器の等化係数を算出するようにした。これによって、回路規模を抑制することができ、消費電力を低減することができる。

また、等化係数の平均化を行わない場合、等化係数の収束速度はｎ倍（ｎ：受信回路の数）となり、収束時間は１／ｎとなる。
また、等化係数の平均化を行うことにより、等化係数の収束精度の向上を図ることができる。

なお、適応等化回路３４は、受信回路３２ａ〜３２ｄの所定数ずつ（２以上）に対応して設けるようにしてもよい。例えば、受信回路３２ａ，３２ｂに対し１つ設け、受信回路３２ｃ，３２ｄに対し１つ設けるようにしてもよい。これによっても、受信回路３２ａ〜３２ｄの１つずつに対して適応等化回路３４を設けるよりも、回路規模を抑制し、消費電力を低減することができる。

次に、本発明の第２の実施の形態を図面を参照して詳細に説明する。
図１１は、第２の実施の形態に係るデータ受信装置の回路構成を示した図である。図に示すようにデータ受信装置は、受信回路１０２ａ〜１０２ｄ、レジスタ１０３ａ〜１０３ｄ、および適応等化回路１０４より構成されている。枠１０１ａ〜１０１ｄ，１０５のそれぞれは、クロックドメインを表している。つまり、枠１０１ａ〜１０１ｄ，１０５のそれぞれの回路は、非同期で動作する。なお、図１１のデータ受信装置を図２の通信装置に対応させるとすると、図１１の受信回路１０２ａ〜１０２ｄは、例えば、図２の通信装置のＬＳＩ１３ａが具備する受信回路に対応し、適応等化回路１０４は、ＬＳＩ１３ａが具備する適応等化回路に対応する。また、受信回路１０２ａ〜１０２ｄは、バックボード１１の伝送線路を介して、ＬＳＩ１２ａの送信回路にポイントツーポイント接続されることになる。

受信回路１０２ａ〜１０２ｄのそれぞれは、伝送線路からデータＤＴ０〜ＤＴ３を受信する。受信回路１０２ａ〜１０２ｄのそれぞれは、図示していないが等化器を有している。適応等化回路１０４は、受信回路１０２ａ〜１０２ｄから所定のデータを受信し、等化器がデータＤＴ０〜ＤＴ３の波形を適正に整形できるように、等化器の等化係数を算出する。そして、算出した等化係数を各受信回路１０２ａ〜１０２ｄに出力する。なお、受信回路１０２ａ〜１０２ｄは、図５と同様の回路構成を有している。

図に示すように複数の受信回路１０２ａ〜１０２ｄに対し、１つの適応等化回路１０４が具備されている。受信回路１０２ａ〜１０２ｄは、独立して処理を行うため、動作タイミングが異なる（動作クロックの周波数は同じであるが、位相が異なる）。そのため、１つの適応等化回路１０４が、受信回路１０２ａ〜１０２ｄの全てとデータの送受信を行えるには、受信回路１０２ａ〜１０２ｄと適応等化回路１０４との動作タイミングを同期させる必要がある。そこで、受信回路１０２ａ〜１０２ｄごとにレジスタ１０３ａ〜１０３ｄを設け、受信回路１０２ａ〜１０２ｄがレジスタ１０３ａ〜１０３ｄにデータを書き込み、適応等化回路１０４がそれを読み出すことにより、データの送受信を行えるようにしている。

受信回路１０２ａ〜１０２ｄは、等化器の等化係数算出のために必要なＭビットの等化係数算出データＡＲＸ＿ＤＴ０〜ＡＲＸ＿ＤＴ３をレジスタ１０３ａ〜１０３ｄに出力する。また、受信回路１０２ａ〜１０２ｄは、適応等化回路１０４から等化係数ＥＱ０〜ＥＱ３が入力される。受信回路１０２ａ〜１０２ｄの等化器は、等化係数ＥＱ０〜ＥＱ３に応じて、データＤＴ０〜ＤＴ３の波形整形を行い、データＤＴ０〜ＤＴ３が適正に判定されるようにする。また、受信回路１０２ａ〜１０２ｄは、等化係数算出データＡＲＸ＿ＤＴ０〜ＡＲＸ＿ＤＴ３の有効期間を示すデータ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０〜ＡＲＸ＿ＤＴ＿ＥＮ３をレジスタ１０３ａ〜１０３ｄに出力する。

図１２は、データ有効信号と等化係数算出データの波形を示した図である。図に示す波形Ｗ３１は、データ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０の波形を示す。波形Ｗ３２は、等化係数算出データＡＲＸ＿ＤＴ０の波形を示す。波形Ｗ３１に示すようにデータ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０は、等化係数算出データＡＲＸ＿ＤＴ０が有効である期間を示している。なお、データ有効信号ＡＲＸ＿ＤＴ＿ＥＮ１〜ＡＲＸ＿ＤＴ＿ＥＮ３も同様に、等化係数算出データＡＲＸ＿ＤＴ１〜ＡＲＸ＿ＤＴ３の有効期間を示す。

図１１の説明に戻る。レジスタ１０３ａ〜１０３ｄには、適応等化回路１０４の動作に同期するクロックＡＤＰ＿ＣＬＫＡが入力される。レジスタ１０３ａ〜１０３ｄは、クロックＡＤＰ＿ＣＬＫＡの立上りおよび立下りの一方に同期して、一時的に保持しているＭビットの等化係数算出データＡＤＰ＿ＤＴ０〜ＡＤＰ＿ＤＴ３（受信回路１０２ａ〜１０２ｄによって書き込まれた等化係数算出データＡＲＸ＿ＤＴ０〜ＡＲＸ＿ＤＴ３）を、適応等化回路１０４に出力する。

適応等化回路１０４は、スタート信号ＳＴＡＲＴを受けて動作を開始する。適応等化回路１０４には、クロックＡＤＰ＿ＣＬＫＢが入力されており、適応等化回路１０４は、このクロックＡＤＰ＿ＣＬＫＢに同期して動作する。また、適応等化回路１０４は、レジスタ１０３ａ〜１０３ｄから等化係数算出データＡＤＰ＿ＤＴ０〜ＡＤＰ＿ＤＴ３を読み出し、この等化係数算出データＡＤＰ＿ＤＴ０〜ＡＤＰ＿ＤＴ３に基づいて、受信回路１０２ａ〜１０２ｄの等化器が、データＤＴ０〜ＤＴ３の波形を整形するための、等化係数ＥＱ０〜ＥＱ３を算出する。適応等化回路１０４は、算出した等化係数ＥＱ０〜ＥＱ３を受信回路１０２ａ〜１０２ｄに出力する。なお、適応等化回路１０４は、図７と同様の回路構成を有し、等化係数ＥＱ０〜ＥＱ３を算出する。

次に、レジスタ１０３ａ〜１０３ｄについて詳細に説明する。
図１３は、レジスタの回路図である。図に示すようにレジスタ１０３ａは、ＦＦ１１１〜１１４、ロジック回路１１５、およびセレクタ１１６を有している。

ＦＦ１１１には、セレクタ１１６から出力されるセレクタクロックＳＥＬ＿ＣＬＫと、受信回路１０２ａから出力される等化係数算出データＡＲＸ＿ＤＴ０が入力され、ＦＦ１１１は、セレクタクロックＳＥＬ＿ＣＬＫに同期して、等化係数算出データＡＲＸ＿ＤＴ０をＦＦ１１２に出力する。ＦＦ１１２〜１１４には、クロックＡＤＰ＿ＣＬＫＡが入力され、ＦＦ１１２〜１１４は、このクロックＡＤＰ＿ＣＬＫＡに同期して動作する。

ＦＦ１１３，１１４には、受信回路１０２ａから出力されるデータ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０が入力される。また、ＦＦ１１３，１１４には、クロックＡＤＰ＿ＣＬＫＡが入力され、ＦＦ１１３，１１４は、このクロックＡＤＰ＿ＣＬＫＡに同期して動作する。ＦＦ１１４のクロックＡＤＰ＿ＣＬＫＡが入力される端子は、反転入力端子となっている。ＦＦ１１３は、クロックＡＤＰ＿ＣＬＫＡの立上りに同期してデータ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０の状態をロジック回路１１５に出力し、ＦＦ１１４は、クロックＡＤＰ＿ＣＬＫＡの立下りに同期してデータ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０の状態をロジック回路１１５に出力する。

ロジック回路１１５は、ＦＦ１１３，１１４から出力される信号に応じて、Ｈ状態およびＬ状態の信号をセレクタ１１６に出力する。ロジック回路１１５は、ＦＦ１１３の出力がＨ状態のとき、Ｌ状態の信号を出力する。それ以外の状態では、Ｈ状態を出力する。

セレクタ１１６には、クロックＡＤＰ＿ＣＬＫＡが入力される。セレクタ１１６の一方の入力端子は、反転入力端子となっている。セレクタ１１６は、ロジック回路１１５から出力される信号に応じて、クロックＡＤＰ＿ＣＬＫＡおよび反転したクロックＡＤＰ＿ＣＬＫＡをセレクタクロックＳＥＬ＿ＣＬＫとしてＦＦ１１１に出力する。例えば、ロジック回路１１５からＬ状態の信号が出力される場合、クロックＡＤＰ＿ＣＬＫＡをセレクタクロックＳＥＬ＿ＣＬＫとして出力する。ロジック回路１１５からＨ状態の信号が出力される場合、反転したクロックＡＤＰ＿ＣＬＫＡをセレクタクロックＳＥＬ＿ＣＬＫとして出力する。

すなわち、レジスタ１０３ａは、データ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０が出力されているとき（Ｈ状態であるとき）のクロックＡＤＰ＿ＣＬＫＡの立上りに同期して、等化係数算出データＡＤＰ＿ＤＴ０を出力する。なお、レジスタ１０３ｂ〜１０３ｄもレジスタ１０３ａと同様にして、クロックＡＤＰ＿ＣＬＫＡの立上りに同期して、等化係数算出データＡＤＰ＿ＤＴ１〜ＡＤＰ＿ＤＴ３を出力する。

次に、図１３のレジスタ１０３ａの動作を、タイミングチャートを用いて説明する。
図１４は、図１３のレジスタの動作を示したタイミングチャートである。図には受信回路１０２ａから出力されるデータ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０および等化係数算出データＡＲＸ＿ＤＴ０が示されている。また、クロックＡＤＰ＿ＣＬＫＡの立下り時に等化係数算出データＡＲＸ＿ＤＴ０を取り込む場合と、クロックＡＤＰ＿ＣＬＫＡの立上り時に等化係数算出データＡＲＸ＿ＤＴ０を取り込む場合の、クロックＡＤＰ＿ＣＬＫＡ、セレクタクロックＳＥＬ＿ＣＬＫ、および等化係数算出データＡＤＰ＿ＤＴ０のタイミングチャートが示してある。

図に示すデータ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０は、等化係数算出データＡＲＸ＿ＤＴ０の有効期間を示している。レジスタ１０３ａは、データ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０のＨ状態の期間におけるクロックＡＤＰ＿ＣＬＫＡの立下りおよび立上りの一方を検出し、検出したクロックＡＤＰ＿ＣＬＫＡに同期して、等化係数算出データＡＲＸ＿ＤＴ０を出力する。

次に、受信回路１０２ａの等化係数算出データＡＲＸ＿ＤＴ０とデータ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０の生成について説明する。
図１５は、受信回路の等化係数算出データとデータ有効信号を生成する回路の回路図である。図に示すように受信回路１０２ａは、ＦＦ１２１〜１２３，１２５、ＯＲ回路１２４を有している。

ＦＦ１２１には、クロックＡＲＸ＿ＣＬＫ０と伝送線路から受信したデータＲＸ＿ＤＴ０が入力される。ＦＦ１２１は、クロックＡＲＸ＿ＣＬＫ０に同期して、データＲＸ＿ＤＴ０を等化係数算出データＡＲＸ＿ＤＴ０として出力する。

ＦＦ１２２は、クロックＲＸ＿ＣＬＫＡ０を分周し、ＦＦ１２３は、クロックＲＸ＿ＣＬＫＢ０を分周する。ＯＲ回路１２４は、ＦＦ１２２，ＦＦ１２３から出力されるクロックＡＲＸ＿ＣＬＫ０とクロックＲＸ＿ＣＬＫＢ０の論理和をとり、ＦＦ１２５へ出力する。ＦＦ１２５は、クロックＲＸ＿ＣＬＫＡ０に同期して動作し、ＯＲ回路１２４の出力を、データ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０として出力する。

受信回路１０２ａは、１つの機能としてデマックスを行っている。つまり、伝送線路を介して送られてくるシリアルのデータＤＴ０を受信し、Ｎビットにまとめ出力する。例えば、データＤＴ０を１０Ｇｂｐｓのシリアルデータとし、Ｎを３２ビットとすると、受信回路１０２ａは、例えば、外部にあるＰＬＬから５ＧＨｚのクロックを受け、その立上りと立下りを利用してデータＤＴ０を受信する。その後、５ＧＨｚのクロックを分周するとともに、データＤＴ０を３２ビットにまとめ、１０Ｇ／３２＝３１２．５Ｍｂｐｓのデータ速度にて出力する。図に示す各クロックの周波数比は、ＲＸ＿ＣＬＫＡ０：ＲＸ＿ＣＬＫＢ０：ＡＲＸ＿ＣＬＫ０＝１：０．５：０．２５である。適応等化演算に用いる等化係数算出データＡＲＸ＿ＤＴ０は、クロックＡＲＸ＿ＣＬＫ０に同期して出力される。この等化係数算出データＡＲＸ＿ＤＴ０の有効期間を示すデータ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０は、クロックＡＲＸ＿ＣＬＫ０とこれを生成するクロックＲＸ＿ＣＬＫＢ０との論理和を、クロックＲＸ＿ＣＬＫＢ０を生成するクロックＲＸ＿ＣＬＫＡ０に同期させることにより生成することができる。

次に、図１５の受信回路１０２ａの動作を、タイミングチャートを用いて説明する。
図１６は、図１５の受信回路の動作を示したタイミングチャートである。図には、クロックＲＸ＿ＣＬＫＡ０，ＲＸ＿ＣＬＫＢ０，ＡＲＸ＿ＣＬＫ０が示してある。また、データ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０、データＲＸ＿ＤＴ０、および等化係数算出データＡＲＸ＿ＤＴ０が示してある。なお、各波形には、各回路による遅延時間が考慮されている。

図に示すようにクロックＲＸ＿ＣＬＫＢ０は、クロックＲＸ＿ＣＬＫＡ０を２分周したものである。クロックＡＲＸ＿ＣＬＫ０は、クロックＲＸ＿ＣＬＫＢ０を２分周したものである。データ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０は、クロックＡＲＸ＿ＣＬＫ０とこれを生成するクロックＲＸ＿ＣＬＫＢ０との論理和を、クロックＲＸ＿ＣＬＫＢ０を生成するクロックＲＸ＿ＣＬＫＡ０に同期させることにより生成したものである。これによって、データ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０は、ＦＦ１２１から出力される等化係数算出データＡＲＸ＿ＤＴ０のデータ有効期間を表すことができる。

このように、複数の受信回路１０２ａ〜１０２ｄの全部または一部に対して１つの適応等化回路１０４を設け、対応する受信回路１０２ａ〜１０２ｄの等化器の等化係数を算出するようにした。これによって、回路規模を抑制することができ、消費電力を低減することができる。

また、受信回路１０２ａ〜１０２ｄから、等化係数算出データＡＲＸ＿ＤＴ０〜ＡＲＸ＿ＤＴ３の有効期間を示すデータ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０〜ＡＲＸ＿ＤＴ＿ＥＮ３を出力するようにし、適応等化回路１０４は、データ有効信号ＡＲＸ＿ＤＴ＿ＥＮ０〜ＡＲＸ＿ＤＴ＿ＥＮ３の出力中にラッチした等化係数算出データを読み出すようにした。これによって、ＦＩＦＯなどの記憶装置を用いることなく、クロックの乗せ換えを実現でき、より一層回路規模の抑制と消費電力の低減を図ることができる。

なお、適応等化回路１０４は、受信回路１０２ａ〜１０２ｄの所定数ずつ（２以上）に対して設けるようにしてもよい。例えば、受信回路１０２ａ，１０２ｂに対し１つ設け、受信回路１０２ｃ，１０２ｄに対し１つ設けるようにしてもよい。これによっても、受信回路１０２ａ〜１０２ｄの１つずつに対して適応等化回路１０４を設けるよりも、回路規模を抑制し、消費電力を低減することができる。

次に、本発明の第３の実施の形態を図面を参照して詳細に説明する。
図１７は、第３の実施の形態に係るデータ受信装置の回路構成を示した図である。図に示すようにデータ受信装置は、受信回路１３２ａ〜１３２ｄおよび適応等化回路１３３を有している。枠１３１ａ〜１３１ｄのそれぞれは、クロックドメインを表している。つまり、枠１３１ａ〜１３１ｄのそれぞれの回路は、非同期で動作する。なお、図１７のデータ受信装置を図２の通信装置に対応させるとすると、図１７の受信回路１３２ａ〜１３２ｄは、例えば、図２の通信装置のＬＳＩ１３ａが具備する受信回路に対応し、適応等化回路１３３は、ＬＳＩ１３ａが具備する適応等化回路に対応する。また、受信回路１３２ａ〜１３２ｄは、バックボード１１の伝送線路を介して、ＬＳＩ１２ａの送信回路に接続されることになる。

受信回路１３２ａ〜１３２ｄは、図５で説明したものと同様の等化器を有している。適応等化回路１３３は、図７で説明したものと同様の適応等化演算回路を有している。図１７のデータ受信装置では、適応等化回路１３３が、受信回路１３２ａから出力されるクロックＡＲＸ＿ＣＬＫ０に同期してＭビットの等化係数算出データＡＲＸ＿ＤＴ０を受信し、受信回路１３２ａの等化器の等化係数ＥＱ０を算出する。なお、適応等化回路１３３は、受信回路１３２ａに対応して設けられているが、他の受信回路１３２ｂ〜１３２ｄのどれかに対応して設けられてもよい。

ところで、受信回路１３２ａ〜１３２ｄと送信回路を結ぶそれぞれの伝送線路は、例えば、図２で示したように、同一のバックボード１１に設けられている。従って、伝送線路や伝送線路と基板１２〜１３とを接続するコネクタ等によるデータＤＴ０〜ＤＴ３の波形の歪みは、受信回路１３２ａ〜１３２ｄにおいて同様であると考えられる。そこで、図１７に示すように、１つの適応等化回路１３３で算出された等化係数ＥＱ０を受信回路１３２ｂ〜１３２ｄに出力し、波形整形することもできる。なお、この考え方は、第１、第２の実施の形態にも当てはまる。

このように、１つの受信回路１３２ａの等化器の等化係数を算出し、この等化係数を他の受信回路１３２ｂ〜１３２ｄに出力するようにした。これによって、回路規模を抑制することができ、消費電力を低減することができる。

なお、適応等化回路１３３は、受信回路１３２ａ〜１３２ｄの所定数ずつ（２以上）に対応して設けるようにしてもよい。例えば、受信回路１３２ａ，１３２ｂに対し１つ設け、受信回路１３２ｃ，１３２ｄに対し１つ設けるようにしてもよい。これによっても、受信回路１３２ａ〜１３２ｄの１つずつに対して適応等化回路１３３を設けるよりも、回路規模を抑制し、消費電力を低減することができる。

データ受信装置の概要を示した図である。 第１の実施の形態に係るデータ受信装置の適用例を示した図である。 適応等化回路による波形整形を説明する図である。 データ受信装置の回路構成を示した図である。 受信回路の回路図である。 等化器および伝送線路のユニットパルス応答を示した図である。 適応等化演算回路の回路図である。 適応等化制御回路の回路図である。 ＦＩＦＯの回路図である。 図９のＦＩＦＯの動作を示したタイミングチャートである。 第２の実施の形態に係るデータ受信装置の回路構成を示した図である。 データ有効信号と等化係数算出データの波形を示した図である。 レジスタの回路図である。 図１３のレジスタの動作を示したタイミングチャートである。 受信回路の等化係数算出データとデータ有効信号を生成する回路の回路図である。 図１５の受信回路の動作を示したタイミングチャートである。 第３の実施の形態に係るデータ受信装置の回路構成を示した図である。 データ受信装置の構成例を示した図である。

符号の説明

１、４ ＬＳＩ
２ａ〜２ｄ 受信回路
３ 適応等化回路

Claims (4)

1. データ信号の波形整形を行うデータ受信装置において、
   それぞれが非同期で動作し、伝送線路から前記データ信号を受信する、前記データ信号の波形整形を行う等化器を具備した複数の受信回路と、
   前記受信回路の全部または２以上の所定数ずつに対して１つ設けられ、複数の前記受信回路と非同期で動作し、対応した前記受信回路の前記等化器の等化係数を算出する適応等化回路と、を備え、
   前記受信回路は、前記等化係数の算出に必要な等化係数算出データを出力し、
   前記適応等化回路は、前記等化係数算出データを受信して、前記等化係数を算出し、
   複数の前記受信回路に対応して設けられ、対応する前記受信回路の動作タイミングに同期して前記受信回路から出力される前記等化係数算出データを入力して記憶し、前記適応等化回路の動作タイミングに同期して記憶した前記等化係数算出データをＦＩＦＯ方式により前記適応等化回路に出力する記憶装置を有することを特徴とするデータ受信装置。
2. データ信号の波形整形を行うデータ受信装置において、
   それぞれが非同期で動作し、伝送線路から前記データ信号を受信する、前記データ信号の波形整形を行う等化器を具備した複数の受信回路と、
   前記受信回路の全部または２以上の所定数ずつに対して１つ設けられ、複数の前記受信回路と非同期で動作し、対応した前記受信回路の前記等化器の等化係数を算出する適応等化回路と、を備え、
   前記受信回路は、前記等化係数の算出に必要な等化係数算出データと前記等化係数算出データの有効期間を示す有効期間信号を出力し、
   複数の前記受信回路に対応して設けられ、前記受信回路から出力される前記等化係数算出データを前記有効期間信号が出力されている間保持して出力する記憶装置を有し、
   前記適応等化回路は、複数の前記受信回路の全てが前記有効期間信号を出力している間に前記記憶装置が保持している前記等化係数算出データを読み出し、前記等化係数を算出することを特徴とするデータ受信装置。
3. データ信号の波形整形を行う適応等化回路において、
   それぞれが非同期で動作し、伝送線路から前記データ信号を受信する、前記データ信号の波形整形を行う等化器を具備した複数の受信回路の全部または２以上の所定数ずつに対して１つ設けられ、複数の前記受信回路と非同期で動作し、対応した前記受信回路の前記等化器の等化係数を算出し、
   前記受信回路は、前記等化係数の算出に必要な等化係数算出データを出力し、
   当該適応等化回路は、前記等化係数算出データを受信して、前記等化係数を算出し、
   前記受信回路が出力する前記等化係数算出データの出力タイミングと当該適応等化回路が受信する前記等化係数算出データの受信タイミングのずれが、複数の前記受信回路に対応して設けられ、対応する前記受信回路の動作タイミングに同期して前記受信回路から出力される前記等化係数算出データを入力して記憶し、前記適応等化回路の動作タイミングに同期して記憶した前記等化係数算出データをＦＩＦＯ方式により前記適応等化回路に出力する記憶装置によって吸収されていることを特徴とする適応等化回路。
4. データ信号の波形整形を行う適応等化回路において、
   それぞれが非同期で動作し、伝送線路から前記データ信号を受信する、前記データ信号の波形整形を行う等化器を具備した複数の受信回路の全部または２以上の所定数ずつに対して１つ設けられ、複数の前記受信回路と非同期で動作し、対応した前記受信回路の前記等化器の等化係数を算出し、
   前記受信回路は、前記等化係数の算出に必要な等化係数算出データと前記等化係数算出データの有効期間を示す有効期間信号を出力し、
   前記等化係数算出データは、複数の前記受信回路に対応して設けられる記憶装置によって前記有効期間信号が出力されている間保持して出力され、
   当該適応等化回路は、複数の前記受信回路の全てが前記有効期間信号を出力している間に前記記憶装置が保持して出力している前記等化係数算出データを読み出し、前記等化係数を算出することを特徴とする適応等化回路。

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