JPS6218107A - 等化回路制御方式 - Google Patents
等化回路制御方式Info
- Publication number
- JPS6218107A JPS6218107A JP15740285A JP15740285A JPS6218107A JP S6218107 A JPS6218107 A JP S6218107A JP 15740285 A JP15740285 A JP 15740285A JP 15740285 A JP15740285 A JP 15740285A JP S6218107 A JPS6218107 A JP S6218107A
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- JP
- Japan
- Prior art keywords
- circuit
- encoded
- circuits
- data
- equalization
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は適応形等化器の制御方式に関する。
従来、この種の等化器制御方法としては、伝送路の急激
な特性変動も考慮して複数の入力信号波形を扱う場合で
も各々の入力に対応した等化回路に、それぞれ独立した
制御回路を設けるか、又に高速で集中的に信号処理をし
て等化回路を制御していｔｏ ｃ問題点を解決するｔめの手段〕 本発明の等化回路制御方式は、複数の等化回路を順次切
替えて、次段のサンプル回路へ接続する切替え回路とサ
ンプル回路の出力を符号化器で符号化しｔコードの極性
ビット及び誤差の極性ビット及び前記２つの極性ビット
の履歴を蓄えるシフトレジスタの内容を一時的に記憶す
る記憶回路と、前記シフトレジスタの情報を一時記憶す
るラッチレジスタとを各々の等化回路に設け、入力信号
のサンプルと符号化に周期的に行い、記憶回路への書き
込み、読み出しは各等化回路に対して均等に行うことＶ
Ｉ−ニジ、等化回路の制御データ発生の為の回路を共用
できる。
な特性変動も考慮して複数の入力信号波形を扱う場合で
も各々の入力に対応した等化回路に、それぞれ独立した
制御回路を設けるか、又に高速で集中的に信号処理をし
て等化回路を制御していｔｏ ｃ問題点を解決するｔめの手段〕 本発明の等化回路制御方式は、複数の等化回路を順次切
替えて、次段のサンプル回路へ接続する切替え回路とサ
ンプル回路の出力を符号化器で符号化しｔコードの極性
ビット及び誤差の極性ビット及び前記２つの極性ビット
の履歴を蓄えるシフトレジスタの内容を一時的に記憶す
る記憶回路と、前記シフトレジスタの情報を一時記憶す
るラッチレジスタとを各々の等化回路に設け、入力信号
のサンプルと符号化に周期的に行い、記憶回路への書き
込み、読み出しは各等化回路に対して均等に行うことＶ
Ｉ−ニジ、等化回路の制御データ発生の為の回路を共用
できる。
伝送路が長くない場合、あるいは時間的に伝送路の特注
変動が少ない場合は、一度等化されると等化回路の制御
条件は極端に変動しないので、上述の従来の等化制御方
法のように複数の等化回路に独立した制御回路を設ける
必要はなく、″！！定同じ処理手順を行う回路があるに
もかかわらず、回路を共用していない為、回路規模が大
きくなり経済的でなく、又高速で信号処理を行うＶＣは
、高速の素子を使わなくてはならず使用可能な部品の制
限及び消費電力が大きくなる等の問題があった。
変動が少ない場合は、一度等化されると等化回路の制御
条件は極端に変動しないので、上述の従来の等化制御方
法のように複数の等化回路に独立した制御回路を設ける
必要はなく、″！！定同じ処理手順を行う回路があるに
もかかわらず、回路を共用していない為、回路規模が大
きくなり経済的でなく、又高速で信号処理を行うＶＣは
、高速の素子を使わなくてはならず使用可能な部品の制
限及び消費電力が大きくなる等の問題があった。
次に本発明について図面を参照して説明する。
タップ付遅延回＠４〜６．利得調整器７〜９は複数の等
化回路を構成し、切替え回路１０に、各等化回路からの
信号を順次サンプル回路１１へ伝達し、符号器１２で符
号化され、切替え回路１０の位置に同期して並直列変換
レジスタ１７〜１９へ入力される。同時に符号器１２か
ら出力される符号化誤差の極性及び符号化されたコード
の極性ビットを記憶回路１３へ書き込む。記憶回路１３
から、シフトレジスタ１４．１５へ前回記憶シたシフト
レジスタ内のデータを読み出して設定し、更にその後書
き込まれた前記誤差の極性及びコードの極性ビラトラ読
み出してシフトレジスタ１４゜１５へそれぞれ入力し、
シフトレジスタ１４．１５の内容は記憶回路１３へ書き
込まれ、前回のデーｐ ＊更新する。−万りフトレジス
タ１４．１５の出力の排他的論理和及び計数を行う演算
回路１６の出力を対応する等化回路のラッチレジスタ２
０〜２２のいづれかに蓄積され等化回路を制御する。
化回路を構成し、切替え回路１０に、各等化回路からの
信号を順次サンプル回路１１へ伝達し、符号器１２で符
号化され、切替え回路１０の位置に同期して並直列変換
レジスタ１７〜１９へ入力される。同時に符号器１２か
ら出力される符号化誤差の極性及び符号化されたコード
の極性ビットを記憶回路１３へ書き込む。記憶回路１３
から、シフトレジスタ１４．１５へ前回記憶シたシフト
レジスタ内のデータを読み出して設定し、更にその後書
き込まれた前記誤差の極性及びコードの極性ビラトラ読
み出してシフトレジスタ１４゜１５へそれぞれ入力し、
シフトレジスタ１４．１５の内容は記憶回路１３へ書き
込まれ、前回のデーｐ ＊更新する。−万りフトレジス
タ１４．１５の出力の排他的論理和及び計数を行う演算
回路１６の出力を対応する等化回路のラッチレジスタ２
０〜２２のいづれかに蓄積され等化回路を制御する。
以上説明した工うに本発明に複数の等化回路からの信号
を切替えて標本化、符号化し、そのデータを一時、記憶
回路に蓄えあらためて順次データを読み出して演算し各
等化回路を制御することにより、等化回路制御用データ
の発生をする回路を複数の等化回路で共用できる為１回
Ｗｌｒ規票が大さくならず経済的で、又、伝送路の特性
変動の少ない所では記憶回路の読出し、書き込み周期を
遅くできるので１回路の動作もあまり速（する必要がな
い。
を切替えて標本化、符号化し、そのデータを一時、記憶
回路に蓄えあらためて順次データを読み出して演算し各
等化回路を制御することにより、等化回路制御用データ
の発生をする回路を複数の等化回路で共用できる為１回
Ｗｌｒ規票が大さくならず経済的で、又、伝送路の特性
変動の少ない所では記憶回路の読出し、書き込み周期を
遅くできるので１回路の動作もあまり速（する必要がな
い。
第１図は本発明の実施例である。
１〜３・・・・・・入力端子、４〜６・・・・・・タッ
プ付遅延回路、７〜９・・・・・・利得調整器、１０・
・・・・・切替回路、１１・・・・・・サンプル回路、
１２・・・・・・符号器、 １３・・・・・・記憶回
路、１４．１５・・・・・・シフトレジスタ、１６・・
・・・・演算回路、１７〜１９・・・・・・並直列変換
レジスタ。 代理人 弁理士 内 原 旨斤 ゛− 茅１閏
プ付遅延回路、７〜９・・・・・・利得調整器、１０・
・・・・・切替回路、１１・・・・・・サンプル回路、
１２・・・・・・符号器、 １３・・・・・・記憶回
路、１４．１５・・・・・・シフトレジスタ、１６・・
・・・・演算回路、１７〜１９・・・・・・並直列変換
レジスタ。 代理人 弁理士 内 原 旨斤 ゛− 茅１閏
Claims (1)
- タップ付遅延回路と利得調整器とからなる等化回路が複
数個ある装置において、複数の等化回路を順次切替えて
、次段のサンプル回路へ接続する切替え回路とサンプル
回路の出力を符号化器で符号化したコードの極性ビット
及び誤差の極性ビット及び前記極性ビットの履歴を蓄え
るシフトレジスタの内容を一時的に記憶する記憶回路と
前記シフトレジスタの情報を一時記憶するラッチレジス
タとを各々の等化回路に設け、入力信号のサンプルと符
号化は周期的に行い、記憶回路への書き込み、読み出し
は、各等化回路に対して均等に行うことにより等化回路
制御データ発生の回路を複数個の等化回路で共有したこ
とを特徴とする等化回路制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15740285A JPS6218107A (ja) | 1985-07-16 | 1985-07-16 | 等化回路制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15740285A JPS6218107A (ja) | 1985-07-16 | 1985-07-16 | 等化回路制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218107A true JPS6218107A (ja) | 1987-01-27 |
Family
ID=15648847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15740285A Pending JPS6218107A (ja) | 1985-07-16 | 1985-07-16 | 等化回路制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218107A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006262395A (ja) * | 2005-03-18 | 2006-09-28 | Fujitsu Ltd | データ受信装置および適応等化回路 |
-
1985
- 1985-07-16 JP JP15740285A patent/JPS6218107A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006262395A (ja) * | 2005-03-18 | 2006-09-28 | Fujitsu Ltd | データ受信装置および適応等化回路 |
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