JP2006527546A - 高速ｄ／ａ変換器 - Google Patents

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Abstract

【課題】高速のデジタル／アナログ（Ｄ／Ａ）変換を可能にするＤ／Ａ変換器を提供する。
【解決手段】本発明が提供するＤ／Ａ変換器は、位相アライナおよびベクトル加算ブロックを含む。位相アライナは、少なくとも２ＧＨｚのデータ・レートを持つ並列Ｎビット・デジタル信号の対応するビット間の精密な位相アライメントを保証するように動作する。ベクトル加算ブロックは、並列Ｎビット・デジタル信号の位相アライメントされたビットのベクトル加算を実行する。並列Ｎビット・デジタル信号の各ビットは、Ｄ／Ａ変換器から出力されるアナログ信号レベルへの正確な加算上の寄与を保証するように加重される。加重されたビットのベクトル加算は、複数インピーダンス合致接合点からなる多段並列カスケードまたは線形カスケードのいずれかの形態のマイクロ波信号結合器ネットワークを使用して達成される。

Description

本発明は、一般的に信号処理に関し、特に高速Ｄ／Ａ変換器に関する。
デジタル／アナログ(Digital to Analog：Ｄ／Ａ)変換器は当業界において周知のものである。一般的に、Ｄ／Ａ変換器は、Ｎビットのデジタル値を対応するアナログ信号レベルへ変換するように設計される。Ｎビットのデジタル値を形成するビットの数(Ｎ)が２程度に低いこともあるが、６ビットおよび８ビット変換器が広く普及していて、１６ビットＤ／Ａ変換器も珍しくはない。
図１に示されているように、典型的なＤ／Ａ変換器２は、高精度電圧基準(Ｖｒｅｆ)によって駆動されるはしご構造（ladder structure）(または反転（inverted）はしご構造)４を利用して、入力デジタル・ワード６のビット(Ｂ１−Ｂ６)の各々にわたる論理レベルを均等化させる。次に、例えばアナログ電圧加算器（ADDer）８に基づく従来型作動アンプ（Operational Amplifier：Ｏｐ−Ａｍｐ）を使用して、均等化されたビットが加算され、出力アナログ信号１０の所望レベルが生成される。図１に見られるように、入力抵抗器値(Ｒ1−Ｒ６)を精密に選択することによって入力のスケーリングが施され、従って、各ビット(Bi)はアナログ出力１０の全体値(Ｓ)に対して適切な(加算的)寄与（contribution）(Ｓi)を果たす。かくして、例えば、全体出力信号レベル(Ｓ)は、
Figure 2006527546
によって与えられ、入力データ・ビット(Ｂ１−Ｂ６)のそれぞれに対する応答が従来技法の２の２進累乗となるように、すなわち、ｉ番目の入力データ・ビット(Ｂｉ)に関して、全体出力信号レベル(Ｓ)への寄与(Ｓｉ)という観点から、その応答はＳi＝２i-1・Ｂiに比例するように、抵抗器値が選択される。
Ｄ／Ａ変換器のその他の設計部分は既知である。すべての従来型Ｄ／Ａ変換器において、変換器内部の伝播遅延による速度上のきびしい制約がある。数ＭＨｚ以下のデータ・レートにおいては、このような速度制約は深刻な問題を引き起こさない。しかしながら、データ・レートが数１０ＭＨｚを越えて増加するにつれて、伝播遅延の問題は次第に大きくなる。更に、データ・レートが無線周波数(radio frequency：rf)やマイクロ波域へと増加するにつれ、インピーダンス不一致による利得/帯域幅制約および信号屈折が次第に大きくなる。このような作用のすべてが正確な高速Ｄ／Ａ変換を非常に困難なものにさせる。
特許文献１に開示されている直列（serial）信号伝送システムにおいては、２進直列データ信号が送信のため４単位（quaternary）直列信号に変換される。すなわち、２進直列データ信号が一連の連続的２ビット・デジタル値として扱われ、それらデジタル値が送信のため対応する４レベルのアナログ記号に変換される。受信側において、入ってくる４レベル・アナログ記号が(たとえば、各記号を所定のしきい値レベル・セットと比較することによって)復号され、オリジナルの２ビット・デジタル値に戻され、それによって２進連続データ信号が復元される。このように、特許文献１のシステムは、４レベルのアナログ出力信号を生成することができる２ビットＤ／Ａ変換器を提供する。このシステムは、データの損失なしに(２という因数によって)送信システムを通過する記号レートを減少させるという利点を有する。
送信のために４レベル・アナログ信号を使用することは、記号を復号するために使用されるしきい値レベルを比較的広く切り離すことができることを意味する。これによって、ある程度のノイズが許容され、また、送信装置における正確なＤ／Ａ変換に関する必要条件が緩和される。従って、Ｄ／Ａ変換の精度の若干の低下が許容されるので、Ｄ／Ａ変換器が一層高速で動作することが可能とされる。
しかしながら、応用分野によっては、複数ビット・デジタル値の高速で正確なＤ／Ａ変換が望まれる。例えば、特許文献２は、入力２進信号を事前にひずませ、次に、事前にひずませた信号を使用して光変調器を駆動させることによって、光通信システムにおける色分散（chromatic dispersion）を補償するシステムを開示している。特許文献２においては、少なくとも５ビット精度すなわちビット・レートの２倍のサンプル・レートでのＤ／Ａ変換が、分散補償の成功のため必要とされる。十分低いビット・レートでは、既知のＤ／Ａ変換器を利用して必要な機能性を提供することができる。しかしながら、10.7（GB/S）というビット・レートを提供することが必要とされていて、これは毎秒21.4ギガサンプルのサンプル・レートで動作するＤ／Ａ変換器が必要とされることを意味する。そのような速度で正確なＤ／Ａ変換を行うことのできる既知の装置は存在しない。
米国特許第５,４０８、４９８号 米国特許出願第１０／２６２，９４４号
したがって、高速のデジタル／アナログ変換を可能にする方法およびシステムが強く求められている。本発明の目的のため、「高速デジタル／アナログ変換」は、毎秒２ギガ・サンプルまたはそれ以上速いサンプル・レートでＮビット(ただしＮ≧４)のデジタル値をＤ／Ａ変換器にラッチ（latch）し、対応する２Ｎレベルのアナログ・サンプルをＤ／Ａ変換器から出力するデジタル／アナログ変換を意味すると理解されるべきである。
従来型Ｄ／Ａ変換器における上記問題を解決することが本発明の目的である。
本発明は、高速デジタル／アナログ(Ｄ／Ａ)変換器を提供する。このＤ／Ａ変換器は、位相アライナ（phase aligner）およびベクトル加算ブロック（vector summation block）を含む。位相アライナは、少なくとも２ＧＨｚのデータ・レートを持つ並列Ｎビット・デジタル信号の対応するビット間の精密な位相アライメント（alignment）を保証するように動作する。ベクトル加算ブロックは、並列Ｎビット・デジタル信号の位相調整されたビットのベクトル加算を実行する。
本発明の一実施形態によると、ベクトル加算ブロックは、並列Ｎビット・デジタル信号の各ビットを加重する手段と、並列Ｎビット・デジタル信号の加重されたビットを加算するマイクロ波結合器（combiner）ネットワークと、を含む。マイクロ波結合器ネットワークは、複数のインピーダンス合致接合点（matched junction）からなる多段並列カスケード（cascade、縦続）または接合点の線形カスケードのいずれかとして提供される。加重手段は、結合器ネットワークを形成する各接合点の減衰器（attenuator）アレイまたは挿入損失によって提供される。
本発明の一形態は、並列Ｎビット・デジタル信号を対応するアナログ信号に変換する高速デジタル／アナログ(Ｄ／Ａ)変換器を含む光伝送器を提供する。光信号生成器が、アナログ信号に応じて、アナログ信号に基づく変調された光信号を生成する。
本発明のさらなる一形態は、高速Ｎビット・デジタル／アナログ(Ｄ／Ａ)変換器の少なくとも非線形応答を実質的に補償するリニアライザ（linearizer）を提供する。リニアライザは、入力並列Ｍビット・デジタル信号を高速Ｄ／Ａ変換器に供給される並列Ｎビット・デジタル信号へマップするＭ x Ｎマッピングを実行する手段を含む。
本発明は、並列多ビット・デジタル信号から対応するアナログ信号への正確な変換を実行することができる高速デジタル／アナログ(Ｄ／Ａ)変換器を提供する。以下、図２乃至図６を参照しながら、本発明の種々の実施形態を記述する。
図２に示されているように、本発明に従ったＤ／Ａ変換器１２は、一般的に、位相アライナ１４およびベクトル加算ブロック１６を備える。位相アライナは、対応するＮビット並列データ・バス１７を介して並列Ｎビット・デジタル信号を受け取るように接続されている。一般的には、並列Ｎビット・データ信号のビット数(Ｎ)は、２程度であるが、４ビットまたはそれ以上の精度が望まれるであろう。図２の実施例においてはＮ＝８であるが、本発明がこの数に限定されるものではない。並列Ｎビット・デジタル信号６は、デジタル・ワード２０のそれぞれのビット１８がデータ・バス１７のそれぞれの線２２を介してＤ／Ａ変換器に並列にラッチされるように、従来技術の方法でフォーマットされている。Ｄ／Ａ変換器１２にラッチされたデジタル・ワード２０の各々について、デジタル・ワード２０から抽出されたアナログ信号レベル(ｓ)を持った、対応するサンプル２４が、Ｄ／Ａ変換器１２から出力される。理解されることであろうが、Ｄ／Ａ変換器１２のサンプル・レートは、入力データ・バス１７の線速度（line rate）(すなわち、連続的デジタル・ワード２０がＤ／Ａ変換器にラッチされる速度)に等しく、少なくとも２ＧＨｚである。
一般に、位相アライナは、並列Ｎビット・デジタル信号６の各連続ワード２０の対応する複数ビット１８の間の正確な位相アライメントを保証するように動作する。この結果を得るため種々の方法を使用することができる。図３Ａに示されている実施例では、位相アライナは共通マスタ・クロック２８によって制御された複数フリップフロップ回路２６からなるアレイを備える。具体的には、それぞれのフリップフロップ回路２６が並列Ｎビット・デジタル信号６のそれぞれのビット１８を受け取るように配置される。対応するビット１８がマスタ・クロック２８のタイミングでフリップフロップ回路２６から出力される。マスタ・クロック２８と各フリップフロップ回路２６との間の伝播遅延を適切に吸収することによって、デジタル信号６の各ワード２０の複数ビット１８の間の非常に精密な(１００万分の１の位相誤差というオーダーの)アライメントが達成される。この方式の制約は、位相アライナ１４によって受け取られる複数ビット１８の間の最大位相差(Δφ)がパルス間隔未満でなければならないというものである。
その他の方法を使用して位相アライナ１４を実施することもできる。例えば、デジタル信号を生成するために使用される上流の（upstream）デジタル回路の設計または出力を分析することによって、デジタル信号の対応するビット間の位相関係はしばしば事前に知ることができる。位相アライナ１４に到来するデジタル信号６の対応するビット間の既知の位相の不一致に基づいて、図３Ｂに示されるように、ビット１８の各々をベクトル加算ブロックへ搬送するために使用される信号伝送線３０の経路の長さにおける適切な差異によって精密な位相アライメントを達成することができる。代替的に、既知の移相器（phase shifer）を各伝送線に配置して、デジタル信号６のビット１８の各々に制御可能な移相を与えるように既知の方法で該移相器を駆動することもできる。
上記いずれの方法でも、並列Ｎビット・デジタル信号６の各ワード２０の対応するビット１８が非常に近接した許容度で位相配列されたベクトル加算ブロック１６に供給されることを保証するように位相アライナ１４は動作する。
上記のように、並列Ｎビット・デジタル信号６は少なくとも２ＧＨｚの線速度を持つ。このようにして、並列バス１７のそれぞれの線２２は、線速度と等しいビット・レート、すなわち、少なくとも２ＧＢ／Ｓを有する直列ビット・ストリームを搬送しているとみなすことができる。理解されることであろうが、直列ビット・ストリームは、シヌソイド信号のフーリエ数列総和という方法で数学的に近似することができる。２ＧＢ／Ｓ以上のビット・レートにおいては、フーリエ数列近似のシヌソイド信号の少なくともいくつかはマイクロ波周波数域に含まれる。このように、本発明に従って、マイクロ波結合技術を使用して、入力デジタル信号６の複数ビット１８のすべてのベクトル加算を実行することができる。位相アライナ１４が入力デジタル信号６の各ワード２０の対応するビット間の精密なアライメントを保証するので、ベクトル加算の位相コンポーネントは省くことが可能であり、また、ベクトル加算の強度コンポーネントが、入力デジタル信号６の各ビット１８のアナログ強度の"線形"総和を生成することとなる。このような現象を使用して入力デジタル信号の正確なＤ／Ａ変換を達成する方法が図３および図４Ａ〜Ｄを参照して以下に例示される。
図４Ａは、図２のベクトル加算ブロックの第１の実施形態を示すブロック図である。図４Ａの実施例では、ベクトル加算ブロック１６は、入力デジタル信号６の各ビット１８を加重する減衰器アレイ３２およびマイクロ波結合器（combiner）ネットワーク３４を備える。減衰器アレイ３２は、データベース１６の各線１８'に対し選択された減衰を与えるように、当業界において既知の種々の方法で構築することができる。例示の簡略化のため、減衰器アレイ３２は、データベース１６の各線２２に配置された抵抗器Ｒ１−Ｒ８からなるアレイによって示されている。この構成において、デジタル信号６の各ビット１８はそれぞれ選択された減衰を課せられる。例えば、デジタル信号６の最上位ビット(ＭＳＢ)が減衰なしにアレイを通過するように、抵抗器Ｒ１はゼロという値にセットされる。残りの抵抗器(すなわち、バス１７の線２乃至８にそれぞれ設置されたＲ２−Ｒ８)は、デジタル信号６の最上位ビットと最下位ビット(ＬＳＢ)との間で論理１（logic-1）電圧レベルが２の累乗級数（power of two series）を追従するように漸次増加する減衰を与えるように選択される。このように、例えば、ＭＳＢ(Ｂ1)は不変のまま減衰器アレイを通過し、例えば３.５Ｖという論理１電圧を持って出力される。次の上位ビット(Ｂ2)の減衰器Ｒ２は、当該ビット(Ｂ２)がＢ１の２分の１に減衰されるように、選択される。従って、ビットＢ２は１.７５Ｖという論理電圧を持って減衰器アレイから出力される。同様に、ビットＢ３はＢ２の２分の１に減衰され、０.８７５Ｖという論理１電圧を持って減衰器アレイから出力さる。このような２の累乗級数がデジタル信号６のすべてのビット１８にわたって続く。
デジタル信号６の複数ビット１８の上記のような加重の結果として、減衰器アレイから出力する加重されたビット１８''の線形総和が、入力デジタル信号６のそれぞれのワード２０のデジタル値に対応する所望のアナログ・サンプル値(ｓ)を形成する。加重されたビット１８''の必要な線形総和を達成するため、並列インピーダンス合致接合点（matched junction）３６からなる多段カスケードとしてマイクロ波結合器ネットワーク３４が提供される。各接合点３６は、周知のマイクロ波信号結合技術を使用して、選択された帯域幅および挿入損失を持つように、設計される。当業者に周知のように、インピーダンス合致接合点の性能は、帯域幅と挿入損失の間のトレードオフである。好ましくは、不当な挿入損失ペナルティを課すことなく、帯域幅がそれぞれのビット・ストリームの不当なゆがみを回避することができるように十分広く選択される。各インピーダンス合致接合点の挿入損失が実質的に同等であるあることを保証することによって、減衰器アレイによって課せられるビット１８''の各々のあいだの加重関係が結合器ネットワークを通して確保される。従って、アナログ出力信号の全体信号レベルに対する加重ビット１８''の各々の加算上の寄与という観点から、ネットワーク応答は、デジタル信号６のＭＳＢとＬＳＢの間の所望の２の累乗分布を追従する。ネットワーク３４を通る伝送線の長さを合致させることによって、加重されたビット１８''が結合器ネットワーク３４を通過する際のすべてのビット間の適切な位相アライメントが保証される。
上述のように、入力デジタル信号６の各ビット１８に適用された加重によって、アナログ出力信号の全体信号レベル(ｓ)に対する各ビット１８の加算上の寄与（contribution）という観点において、各ビット１８に対する適切なシステム応答が与えられる。図４Ａの実施例においては、デジタル信号６の各ビット１８に対して選択された減衰を課するように構成された減衰器アレイ３２によって加重が与えられている。その結果として加重されたビット１８''が結合器ネットワーク３４に供給され、アナログ出力信号１０が生成される。(デジタル信号６のすべてのビット１８にわたる)完全に合致した論理レベル、非常に正確な位相アライメントおよび減衰器アレイ３２ならびに信号結合器ネットワーク３４を介した伝播位相の完全な合致によって、この方式は入力デジタル信号６の任意の数のビット１８に対して所望のＤ／Ａ変換機能性を発揮する。実際に、高精度の位相アライメントおよび伝播遅延制御は、周知のマイクロ波回路設計技術を使用して取得することができる。原理的には、前述のように、高精度電圧基準の使用によって、デジタル信号６の複数ビット１８にわたる論理レベルの合致を達成することができる。しかしながら、実際には、不均一な伝送線インピーダンスの原因となる熱効果および製造ばらつきのため、論理ベルの完全な合致の達成は困難である。これに加えて、減衰器アレイ３２に使用される可能性のあるタイプの実際の信号減衰器が、理想的なものではなく、ある程度の量のノイズを導入する。これら両方の影響によって、図４Ａの実施形態を使用するＤ／Ａ変換の精度が減少する。図４Ｂ〜Ｄは、少なくともこれらの問題のいくつかに対処するベクトル加算ブロックの代替実施形態を示す。大規模な論理レベル不一致に関する補償は、図５および図６を参照して後述されるリニアライザ回路の付加によって達成される。
図４Ｂは、インピーダンス合致信号結合器ネットワーク３４の内部に加重機能を組み込んだベクトル加算ブロック１６の１つの実施形態を示す。この場合、インピーダンス合致マイクロ波信号接合点３６からなる線形カスケードとして結合器ネットワーク３４が提供される。６ｄｂ挿入損失を持つように各接合点３６を設計することによって、この線形カスケードは、入力デジタル信号の最上位有効ビットのすべてに所望の２の累乗加重を本質的に課す。唯一の例外は、最下位ビット(本例では、Ｂ８)であって、このビットは、適切な加重を達成するため更に６ｄＢ減衰器３８の追加を必要とする。最下位ビットに適用される加重が非常に小さいため、６ｄＢ減衰器３８によって導入されるノイズがアナログ出力信号１０に顕著なゆがみを引き起こすことはない。図４Ａの実施形態の場合のように、結合器ネットワーク３４を通過するビット１８の各々の間の適切な位相アライメントは伝送線の長さの適切な選択によって達成することができる。図４Ｂの実施形態の主要な利点は、それぞれの接合点３６に固有の挿入損失を使用することによって、減衰器アレイ３２を使用することなく適切な信号加重を達成することができることである。これは、減衰器アレイ３２によって導入されるノイズおよび信号ゆがみを回避する。
本明細書の後段において特に図６を参照して更に詳述されるように、デジタル信号６のビットに対して伝統的２進数２乗分布を追従しない応答を取得するのが望ましい場合があり得る。原理的には、各ビット１８の加重を変動させるため接合点３６の各々の挿入損失の変動および／あるいは減衰器の追加によって応答における所望のばらつきを得ることができる。図４Ｃの実施形態においては、ビット１８の各々の加重を変えるため、各接合点の挿入損失が(ネットワーク３４を通して一貫した帯域幅および伝播遅延を少なくとも部分的に確保するように)６ｄBに維持され、ビット１８の各々の加重を変動させるため減衰器４０が導入される。図４Ｃに示されている特定の実施例は、図４Ｂの６ｄB変動（variation）ではなく、隣接ビット１８との間での５ｄB変動を与える。この構成は、(図６の実施形態に示されるような)光変調器を駆動させるため使用される場合、ネットワーク３４を通して最上位ビットが１２ｄB減衰を受けるという問題を除いて、満足できる結果を生む。この最上位ビットの高い減衰は、図４Ｄに示されるように、結合器列の最終的な２つの２方向結合器３６を単一の３方向結合器４２で置き換えることによってある程度減少させることができる。この結合器４２は、帯域幅および伝播遅延合致を得るように、９.５ｄBの挿入損失を有する。挿入損失のわずかではあるが更なる改善はマイクロ波回路の注意深い設計によって得ることができる。
上述のように、デジタル信号６の複数ビット１８にわたる顕著な論理レベル不一致は、リニアライザの使用によって補償することができる。この構成では、図５に示されているように、ＭビットＤ／Ａ変換器１２(Ｍ＝６)は、位相アライナ１４の上流に配置されたリニアライザ４４およびベクトル加算ブロック１６を備える。リニアライザ４４は、位相アライナ１４およびベクトル加算ブロック１６による処理のためＭビット・デジタル信号４６をＮビット並列デジタル信号６にマップするように(例えば、ランダム・アクセス・メモリ（ＲＡＭ）ルックアップテーブル（look-up table：ＬＵＴ）の使用のような)既知の方法で設計される。一般的に、入力デジタル信号４６のビット数(Ｍ)は、位相アライナ１４およびベクトル加算ブロック１６によって処理される並列デジタル信号６のビット数(Ｎ)よりも小さい。本実施例においては、Ｍ＝６およびＮ＝８であるが、本発明がこれらの数に限定されないことは理解されることであろう。リニアライザ４４を使用する利点は、入力デジタル信号４６のＭビット・ワードの各々がいかなる論理レベル不一致をも補償する対応するＮビット・ワードにマップされることを可能にし、それによって、リニアライザ４４にラッチされた入力デジタル信号のＭビット・ワードによって表されるデジタル値を正確に反映するアナログ信号レベル(Ｓ)をベクトル加算ブロック１６の出力部１０に生成する点にある。論理レベル不一致は、例えば、Ｍビット・デジタル信号を作成する上流デジタル装置の分析または出力によって、事前に知ることができる場合がある。そのような場合、リニアライザ４４によって実施されるマッピングは事前に計算し、実行時における使用のためリニアライザに記憶させておくことができる。代替的に、時間と共に変動する論理レベルの変化を補償するため、マッピングを周期的に再計算することも利点がある。マッピングが再計算される頻度は、例えば、論理レベル変化の予想される頻度、または、位相アライナ１４およびベクトル加算ブロック１６のその他の性能パラメータに基づいて選択することができる。図５は、リニアライザ４４において実施される周期的マッピング再計算を行うシステムを例示している。Ｍビット・デジタル信号４６が出力され、信号プロセッサ４８に渡される。アナログ出力信号(Ｓ)はアナログ／
デジタル変換器５０によってサンプリングされ、信号プロセッサ４８に供給される。アナログ／デジタル変換器５０によって検出されるサンプルのタイミングを制御することによって、信号プロセッサ４８は、入力デジタル信号４６のＭビット・ワードを受け取り、該Ｍビット・ワードに基づいてＤ／Ａ変換器１２によって生成される対応するアナログ信号レベル(Ｓ)のサンプルを取得することができる。受け取ったＭビット・ワードとサンプルされたアナログ出力信号レベル(Ｓ)の間の差分を計算することによって、信号プロセッサ４８は、入力デジタル信号４６の受け取ったＭビット・ワードと所望の出力アナログ信号レベルを得るために必要とされるＮビット・ワードとの間のマッピングを容易に計算することができる。
注意されるべき点であるが、信号プロセッサ４８の動作はＤ／Ａ変換器１２の動作から独立している。従って、Ａ／Ｄ変換器５０が単一のＭビット・ワードに対応するアナログ出力信号レベル(Ｓ)の１つの離散レベルをサンプルしなければならない時、この動作がＭビット入力デジタル信号４６の各連続ワードについて必ずしも実行される必要はない。かくして、アナログ出力信号レベル(Ｓ)をサンプリングし、サンプルされた信号レベル(Ｓ)と対応するＭビット・ワードとの間の差を判定し、マッピングを再計算して新しいマッピングをリニアライザに記憶するという処理は、Ｍビット入力デジタル信号４６の線速度より大幅に遅い速度で実行することができる。
必要であれば、Ｄ／Ａ変換器１２のアナログ信号出力を使用して、例えば狭い帯域のレーザのような光源によって生成される光信号を変調する光変調器５２を駆動することができる。この場合、また、図６に示されているように、リニアライザ４４を使用して光変調器５２の非線形を補償することができる。このようにして、例えば、マッハ−ツェンダー（Mach-Zehnder）変調器のような従来型光変調器が入力制御信号に対するシヌソイド応答を表示する。原理的に、Ｄ／Ａ変換器１２における論理レベル不一致と変調器のシヌソイド応答との結合された非線形効果を補償するマッピングをＭビット入力デジタル信号４６と位相アライナ１４およびベクトル加算ブロック１６によって処理されるＮビット信号との間で定義することは可能である。図６に示すように、入力デジタル信号のＭビット・ワードを受け取り、図５を参照して上述したものと全く同じ方法で受け取ったワードを変調器出力５６の検出されたサンプルと比較することによって、適切なマッピングを取得することができる。マッピングを単純化するために、ベクトル加算ブロック１６によって実行されるビット加重は、Ｎビット・デジタル信号６の複数ビットにわたる"通常の"２の累乗変動から修正することができる。例えば、図４Ｃおよび図４Ｄを参照して上述した隣接ビット間の５ｄＢ変動を使用することもできる。これは、光変調器のシヌソイド応答を部分的に補償する非線形Ｄ／Ａ変換器応答を生成する。Ｄ／Ａ変換器と光変調器との結合された応答は、より線形に近く、リニアライザ４４におけるＭ x Ｎマッピングによって一層容易に補正することができる。
当業者に周知のように、一部の光変調器は入力光信号の１対の直交コンポーネントを変調するように設計されている。この２次元変調性能は変調器５２が１対の独立した制御信号によって駆動されることを必要とする。例えば、既知のマッハ−ツェンダー変調器は、光信号の振幅および位相両方のコンポーネントがそれぞれ同相および直交制御信号によって駆動される時、両コンポーネントを変調する機能を備えている。図７のブロック図には、２次元の光変調器５２を駆動するために使用される制御信号の各々のため提供されるそれぞれのＤ／Ａ変換器１２が示されている。
(例えば、変調器の欠陥あるいは漏電のような)種々の要因のため、同相および直交制御の効果が直交でなくなることもある。従って、図７の実施形態においては、Ａ／Ｄ変換器ごとの独立したＭ x Ｎリニアライザ４４ではなく単一の２Ｍ x ２Ｎリニアライザ４４ａが使用されている。２Ｍ x ２Ｎリニアライザ４４ａは図５および図６を参照して上述されたＭ x Ｎリニアライザの場合と同じ方法で構築することができる。このようにして、２Ｍ x ２Ｎリニアライザ４４ａがＲＡＭ ＬＵＴとして提供される。ＲＡＭ ＬＵＴの２2M個のレジスタが制御信号１０ａおよび１０ｂの両方に関して計算された出力値を保存する。これら出力値は図５および図６を参照して上述された方法と本質的に同じようなマッピング関数に従って計算される。この場合の重要な相違は、このマッピング関数が光変調器５２から出力される結合された光波５６の振幅および位相両方に基づいて計算されるという点である。
必要に応じて、異なる次元の間のマッピングを実施するためＲＡＭ ＬＵＴ４４を使用することもできる。例えば、同相および直交信号を提供するように構成された一対の入力Ｍビット・デジタル信号４６aおよび４６ｂについて考察すれば、Ａ／Ｄ変換器(および／あるい光変調器５２)の非線形の補償に加えて、これらＩおよびＱ制御信号を対応する極座標制御信号に変換するため、リニアライザ４４ａにおいて実施される２Ｍ x ２Ｎマッピングを使用することもできる。
図５乃至図７を参照して上述されたように、例えばマッハ−ツェンダー変調器のような光変調器５２を駆動するため高速Ａ／Ｄ変換器１２(またはその各々)によって生成されるアナログ出力信号１０が使用される。しかしながら、当業者に周知のように、狭い帯域のレーザのような信号光源をアナログ信号によって直接制御することは可能である。ある一定の範囲内で、狭い帯域のレーザによって発信された光エネルギーは入力電流に比例する。従って、信号光源を単独にあるいは下流の光変調器と組み合わせて駆動するため図５乃至図７を参照して上述した技法を同じように使用することができる点は理解されることであろう。
本発明の上記実施形態は例示の目的のためにのみ意図されたものである。
従来型Ｄ／Ａ変換器のブロック図である。 本発明に従った高速デジタル／アナログ変換器の基本構成要素を示すブロック図である。 図２のＤ／Ａ変換器のベクトル加算ブロックの第１の実施形態の位相アライメントブロックのいくつかの代替実施形態を示すブロック図である。 図２のＤ／Ａ変換器のベクトル加算ブロックの第１の実施形態の位相アライメントブロックのいくつかの代替実施形態を示すブロック図である。 図２のＤ／Ａ変換器のベクトル加算ブロックのいくつかの代替実施形態のブロック図である。 図２のＤ／Ａ変換器のベクトル加算ブロックのいくつかの代替実施形態のブロック図である。 図２のＤ／Ａ変換器のベクトル加算ブロックのいくつかの代替実施形態のブロック図である。 図２のＤ／Ａ変換器のベクトル加算ブロックのいくつかの代替実施形態のブロック図である。 本発明の第２の実施形態に従った高速デジタル／アナログ変換器の基本構成要素を示すブロック図である。 従来技術の光変調器を駆動するシステムにおける本発明の第３の実施形態に従った高速デジタル／アナログ変換器のブロック図である。 図６の高速デジタル／アナログ変換器を利用した２次元光変調器を駆動するシステムのブロック図である。
符号の説明
１２ 高速Ｄ／Ａ変換器
１４ 位相アライナ
１６ ベクトル加算ブロック
３４ 信号結合器ネットワーク

Claims (36)

  1. 高速デジタル／アナログ(Ｄ／Ａ)変換器であって、
    少なくとも２ギガヘルツのデータ・レートを備える並列Ｎビット・デジタル信号の対応するビット間の位相アライメントを保証する位相アライナと、
    前記並列Ｎビット・デジタル信号の対応するビットのベクトル加算を実行するように適応されたマイクロ波信号結合器ネットワークを含むベクトル加算ブロックと、
    を有するＤ／Ａ変換器。
  2. 前記位相アライナが、並列Ｎビット・デジタル信号のそれぞれのビットを処理するように各々が接続され、マスタ・クロックによって制御されるフリップフロップ回路のアレイを有する、請求項１に記載のＤ／Ａ変換器。
  3. 前記位相アライナが、並列Ｎビット・デジタル信号の各ビットのそれぞれの論理レベルを等しくする手段を更に有する、請求項２に記載のＤ／Ａ変換器。
  4. 前記それぞれの論理レベルを等化する手段が、全てのフリップフロップ回路のそれぞれの出力論理レベルが高精度電圧基準から抽出されるように、各フリップフロップ回路に接続された高精度電圧基準を有する、請求項３に記載のＤ／Ａ変換器。
  5. 前記位相アライナが、選択された遅延を並列Ｎビット・デジタル信号のそれぞれのビットに課すように各々接続された位相遅延エレメントのアレイを有する、請求項１に記載のＤ／Ａ変換器。
  6. 各位相遅延エレメントの前記選択された遅延が固定である、請求項５に記載のＤ／Ａ変換器。
  7. 各位相遅延エレメントが１本の伝送線を含む、請求項６に記載のＤ／Ａ変換器。
  8. 各位相遅延エレメントの前記選択された遅延が可変である、請求項５に記載のＤ／Ａ変換器。
  9. 各位相遅延エレメントが、制御可能な移相器を有する、請求項８に記載のＤ／Ａ変換器。
  10. 前記ベクトル加算ブロックが、並列Ｎビット・デジタル信号の各ビットを加重する手段を更に備える、請求項１に記載のＤ／Ａ変換器。
  11. 前記マイクロ波信号結合器ネットワークが、並列インピーダンス合致接合点の多段カスケードを有し、該接合点のそれぞれは、並列Ｎビット・デジタル信号の各ビットが結合器ネットワークを通して同じ損失を実質的に受けるように、共通の挿入損失を備える、請求項１０に記載のＤ／Ａ変換器。
  12. 前記加重手段が、選択された減衰を並列Ｎビット・デジタル信号の対応するビットに課すように各々接続された減衰器のアレイを有する、請求項１１に記載のＤ／Ａ変換器。
  13. 各ビットに課せられる前記減衰が、並列Ｎビット・デジタル信号の最下位ビット(ＬＳＢ)と最上位ビット(ＭＳＢ)との間で２の累乗級数を追従するように選択される、請求項１２に記載のＤ／Ａ変換器。
  14. 前記マイクロ波信号結合器ネットワークが、複数のインピーダンス合致接合点の線形カスケードを有する、請求項１０に記載のＤ／Ａ変換器。
  15. 前記加重手段が、並列Ｎビット・デジタル信号の各ビットが前記結合器ネットワークを通してそれぞれ異なる損失を受けるように、各接合点の挿入損失を有する、請求項１４に記載のＤ／Ａ変換器。
  16. 前記結合器ネットワークを通して各ビットが受ける前記それぞれの損失が、並列Ｎビット・デジタル信号の最下位ビット(ＬＳＢ)と最上位ビット(ＭＳＢ)との間で２の累乗級数を追従するように選択される、請求項１５に記載のＤ／Ａ変換器。
  17. 前記加重手段が、選択された減衰を並列Ｎビット・デジタル信号の対応するビットに課すように各々接続された減衰器のアレイを有する、請求項１５に記載のＤ／Ａ変換器。
  18. 前記結合器ネットワークを通して各ビットが受ける前記それぞれの損失が、並列Ｎビット・デジタル信号の最下位ビット(ＬＳＢ)と最上位ビット(ＭＳＢ)との間で２の累乗級数を追従するように選択される、請求項１７に記載のＤ／Ａ変換器。
  19. 入力並列Ｍビット・デジタル信号を並列Ｎビット・デジタル信号へマップするＭ x Ｎマッピングを実施するリニアライザを更に有する、請求項１に記載のＤ／Ａ変換器。
  20. 前記Ｍ x Ｎマッピングが、ベクトル加算ブロックの少なくとも非線形性を実質的に補償するように計算される、請求項１９に記載のＤ／Ａ変換器。
  21. 前記Ｍ x Ｎマッピングを周期的に再計算するプロセッサを更に有する、請求項２０に記載のＤ／Ａ変換器。
  22. インピーダンス合致信号結合器ネットワークによって生成されるアナログ出力信号が、光変調器を駆動するため使用され、前記Ｍ x Ｎマッピングが、前記信号結合器ネットワークと前記光変調器との結合された非線形応答を補償するように計算される、請求項２０に記載のＤ／Ａ変換器。
  23. 並列Ｎビット・デジタル信号を対応するアナログ信号に変換する高速デジタル／アナログ(Ｄ／Ａ)変換器と、
    前記アナログ信号に応答して、該アナログ信号に基づいた変調光信号を生成する光信号生成器と、
    を有する光伝送器。
  24. 前記光信号生成器が、
    前記アナログ信号に比例する少なくとも１つの信号パラメータを備える光信号を発信するように適応された狭帯域レーザと、
    実質的に固定の光源によって生成される光信号を変調する光変調器と、
    のいずれかを有する、請求項２３に記載の光伝送器。
  25. 前記高速Ｄ／Ａ変換器が、光信号生成器の非線形応答を少なくとも部分的に補償するように適応されたＤ／Ａ変換器の所定の非線形応答を生成する手段を備える、請求項２３に記載の光伝送器。
  26. Ｄ／Ａ変換器の非線形応答を生成する前記手段が、並列Ｎビット・デジタル信号の各ビットを加重する手段を有する、請求項２５に記載の光伝送器。
  27. 前記加重手段が、選択された減衰を並列Ｎビット・デジタル信号の対応するビットに各々が課すように接続された減衰器のアレイを有する、請求項２６に記載の光伝送器。
  28. 各ビットに課せられる前記選択された減衰が、隣接するビット間の５ｄＢの差を規定する、請求項２７に記載の光伝送器。
  29. 前記高速Ｄ／Ａ変換器が、並列Ｎビット・デジタル信号のビットのベクトル加算を実行するインピーダンス合致接合点の線形カスケードを有し、前記加重手段が、並列Ｎビット・デジタル信号の各ビットがＤ／Ａ変換器を通してそれぞれ異なる損失を受けるように、各接合点の挿入損失を含む、請求項２６に記載の光伝送器。
  30. 高速Ｎビット・デジタル／アナログ(Ｄ／Ａ)変換器の少なくとも非線形応答を実質的に補償するリニアライザであって、前記高速Ｄ／Ａ変換器に供給される並列Ｎビット・デジタル信号に入力並列Ｍビット・デジタル信号をマップするＭ x Ｎマッピングを実施する手段を有する、リニアライザ。
  31. Ｍ x Ｎマッピングを実施する前記手段が、ランダム・アクセス・メモリ（ＲＡＭ）ルックアップテーブル（ＬＵＴ）を有する、請求項３０に記載のリニアライザ。
  32. 前記Ｍ x Ｎマッピングを周期的に再計算するプロセッサを更に有する、請求項３０に記載のリニアライザ。
  33. 前記プロセッサが、
    Ｄ／Ａ変換器の出力のアナログ・レベルをサンプリングするアナログ／デジタル変換器と、
    前記サンプルされたアナログ出力レベルを入力並列Ｍビット・デジタル信号の対応するＭビット・ワードと比較し、該比較の結果に基づいて前記Ｍ x Ｎマッピングを計算する信号プロセッサと、
    を有する、請求項３２に記載のリニアライザ。
  34. 前記Ｄ／Ａ変換器によって生成されるアナログ出力信号が光信号生成器を駆動するため使用され、前記Ｍ x Ｎマッピングが、前記Ｄ／Ａ変換器と前記光信号生成器とを合わせた非線形応答を実質的に補償するように計算される、請求項３０に記載のリニアライザ。
  35. 前記プロセッサが、
    前記光信号生成器の出力のアナログ・レベルをサンプリングするアナログ／デジタル変換器と、
    前記サンプルされたアナログ出力レベルを入力並列Ｍビット・デジタル信号の対応するＭビット・ワードと比較し、該比較の結果に基づいて前記Ｍ x Ｎマッピングを計算する信号プロセッサと、
    を有する、請求項３４に記載のリニアライザ。
  36. １対の並列Ｄ／Ａ変換器が、２次元光信号生成器を駆動するために使用されるそれぞれのアナログ出力信号を生成し、前記リニアライザが、前記Ｄ／Ａ変換器と前記光信号生成器とを合わせた非線形応答を少なくとも実質的に補償するように計算される２Ｍ x ２Ｎマッピングを実施する、請求項３０に記載のリニアライザ。
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