JPH01220524A - Ｄ／ａコンバータ - Google Patents
Ｄ／ａコンバータInfo
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- JPH01220524A JPH01220524A JP63044995A JP4499588A JPH01220524A JP H01220524 A JPH01220524 A JP H01220524A JP 63044995 A JP63044995 A JP 63044995A JP 4499588 A JP4499588 A JP 4499588A JP H01220524 A JPH01220524 A JP H01220524A
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- Japan
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
-
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
- H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
- H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
- H03M1/0682—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS using a differential network structure, i.e. symmetrical with respect to ground
-
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/808—Simultaneous conversion using weighted impedances using resistors
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ／Ａコンバータに関し、特に高速且つビット
精度の高いＤ／Ａコンバータに関する。
精度の高いＤ／Ａコンバータに関する。
一般にオーディオ用多ビットのＤ／Ａコンバータは高い
精度が要求されるためＩＣ化に轟ってはトリミング等の
微細加工を行なう必要がある。これに対し゛（低ビツト
分解能のＤ／Ａコンバータをオーパナンプリングモード
でノイズシェービング動作させ、オーディオ用としての
高分解能の要求を実現するＤ／Ａコンバータも知られて
いる。例えば、２ビツトのＤ／Ａコンバータであり°Ｃ
も、変換レートを４４．１ＫＨｚの１２８倍のオーバサ
ンプリング動作させることで１６ビツト分解能のＤ／Ａ
コンバータとし゛【動作させることができる。
精度が要求されるためＩＣ化に轟ってはトリミング等の
微細加工を行なう必要がある。これに対し゛（低ビツト
分解能のＤ／Ａコンバータをオーパナンプリングモード
でノイズシェービング動作させ、オーディオ用としての
高分解能の要求を実現するＤ／Ａコンバータも知られて
いる。例えば、２ビツトのＤ／Ａコンバータであり°Ｃ
も、変換レートを４４．１ＫＨｚの１２８倍のオーバサ
ンプリング動作させることで１６ビツト分解能のＤ／Ａ
コンバータとし゛【動作させることができる。
第４図は従来の一例を説明するための単位電流加算型Ｄ
／Ａコンバータの回路図でるる。
／Ａコンバータの回路図でるる。
第４図に示すように１かかるＤ／Ａフンバータはデータ
入力端子ＩＫ接続されたデコーダ２と、デコーダ２の出
力とクロック入力端子１１からのクロック信号Ｊ盃御す
るフリップフロップ５〜７と、各７リツプフロツプ５〜
７の各出力端子にそれぞれ接続された同一の抵抗素子１
２〜１４と、これら抵抗素子１２〜１４の他端を共通に
接続する電流加算器とフィルターを兼ねた増幅器１５と
を有し、この増幅器１５の出力をＤ／Ａ変換出力端子２
１に取り出す構成である。
入力端子ＩＫ接続されたデコーダ２と、デコーダ２の出
力とクロック入力端子１１からのクロック信号Ｊ盃御す
るフリップフロップ５〜７と、各７リツプフロツプ５〜
７の各出力端子にそれぞれ接続された同一の抵抗素子１
２〜１４と、これら抵抗素子１２〜１４の他端を共通に
接続する電流加算器とフィルターを兼ねた増幅器１５と
を有し、この増幅器１５の出力をＤ／Ａ変換出力端子２
１に取り出す構成である。
第５図は第４図に示すＤ／Ａコンバータの動作を説明す
るための信号波形図である。
るための信号波形図である。
第５図に示すように、かかる信号波形はフリップフロッ
プ回路５〜７のうちの７リツプフロツプ回路７の入力波
形（ＦＦ７１Ｎ）と出力波形ＦＦ７ＯＵＴおよびクロッ
ク信号波形（ＣＫ）を示す。上述したＤ／Ａコンバータ
におけるフリップフロップ７の入力に対し、その出力は
立上りと立下りとのスピードが完全には一致していない
ことを示す。
プ回路５〜７のうちの７リツプフロツプ回路７の入力波
形（ＦＦ７１Ｎ）と出力波形ＦＦ７ＯＵＴおよびクロッ
ク信号波形（ＣＫ）を示す。上述したＤ／Ａコンバータ
におけるフリップフロップ７の入力に対し、その出力は
立上りと立下りとのスピードが完全には一致していない
ことを示す。
上述した従来のＤ／Ａコンバータにおいては、低ビット
の分解能で良いためＩＣ化において有利である。
の分解能で良いためＩＣ化において有利である。
しかしながら、分解能は低ビットで良いもののビット精
度は高くしなければならないという問題がらり、このこ
とが従来のＤ／Ａコンバータでは実現が困難でるるとい
う欠点があった。
度は高くしなければならないという問題がらり、このこ
とが従来のＤ／Ａコンバータでは実現が困難でるるとい
う欠点があった。
すなわち、上述した構成のＤ／Ａコンバータにおい゛〔
は、スタティックな出力レベルの精度は抵抗素子１２〜
１４の各抵抗値をそろえ、且つ、各７リツプフロツプ５
〜７のＩＥ動能能力そろえることで実現は容易であるが
、しかしフリップフロップ回路５〜７の動作スピードが
速いためにダイナミックな出力レベルの精度が得にくく
なるという問題がるる。
は、スタティックな出力レベルの精度は抵抗素子１２〜
１４の各抵抗値をそろえ、且つ、各７リツプフロツプ５
〜７のＩＥ動能能力そろえることで実現は容易であるが
、しかしフリップフロップ回路５〜７の動作スピードが
速いためにダイナミックな出力レベルの精度が得にくく
なるという問題がるる。
このダイナミックな出力レベルの精度が得にくいという
問題は、第５図に示すフリップフロップ回路７の立上り
と立下りとのスピードが完全には一致していないことが
原因となって発生させている。すなわち、第５図におい
ては、データがｅＯ／ρ／１０となった場合を示し“Ｃ
おり、このときＤ／Ａコンバータの精度を高くするため
釦は、第積比が正確に２倍になっていなけ九ばならない
のに対し、上述した原因のためＫずれている。
問題は、第５図に示すフリップフロップ回路７の立上り
と立下りとのスピードが完全には一致していないことが
原因となって発生させている。すなわち、第５図におい
ては、データがｅＯ／ρ／１０となった場合を示し“Ｃ
おり、このときＤ／Ａコンバータの精度を高くするため
釦は、第積比が正確に２倍になっていなけ九ばならない
のに対し、上述した原因のためＫずれている。
しかも、この７リツプフロツプ回路７の立上りと立下り
の時間の差に対する許容値（△Ｔ）は、第４図に示した
Ｄ／Ａコンバータのように２ビット分解能で１６ビツト
分解能を得る場合はクロックレートが４４．１ＫＨｚ
Ｘ １２８ ＝ ５．６４４８ＭＨｚと高くなるため、 となる。また、実際上は他の要素による誤差があるので
、辷れよりもさらに小さく３００〜５００ｐＳｅｃ以下
にする必要がめった。しかし、実際ＫＦｉこのことを実
現するのが困難であるという問題があった。
の時間の差に対する許容値（△Ｔ）は、第４図に示した
Ｄ／Ａコンバータのように２ビット分解能で１６ビツト
分解能を得る場合はクロックレートが４４．１ＫＨｚ
Ｘ １２８ ＝ ５．６４４８ＭＨｚと高くなるため、 となる。また、実際上は他の要素による誤差があるので
、辷れよりもさらに小さく３００〜５００ｐＳｅｃ以下
にする必要がめった。しかし、実際ＫＦｉこのことを実
現するのが困難であるという問題があった。
本発明のＤ／Ａコンバータは、データ入力端子と正相出
力および逆相出力用の二つの出力端子とを有する複数の
７リツプフロツプ回路と、前記フリップフロップ回路の
各正相出力をそれぞれ第一の抵抗素子を介して印加する
第一の加算器と、前記フリップフロップ回路の各逆相出
力をそれぞれ第二の抵抗素子を介して印加する第二の加
算器と前記第一および第二の加算器の出力の差を検出す
る引き算回路とを備え、前記引き算回路の出力をＤ／Ａ
変換出力とするように構成される。
力および逆相出力用の二つの出力端子とを有する複数の
７リツプフロツプ回路と、前記フリップフロップ回路の
各正相出力をそれぞれ第一の抵抗素子を介して印加する
第一の加算器と、前記フリップフロップ回路の各逆相出
力をそれぞれ第二の抵抗素子を介して印加する第二の加
算器と前記第一および第二の加算器の出力の差を検出す
る引き算回路とを備え、前記引き算回路の出力をＤ／Ａ
変換出力とするように構成される。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を説明するためのＤ／Ａ
コンバータの回路図である。
コンバータの回路図である。
第１図に示すように１かかるＤ／Ａコンバータのデータ
入力端子ｌへ印加されたデータはデコーダー２へ入力さ
れ、デコーダ２の各出力はそれぞれフリップフロップ回
路５．６．７のデータ入力端子りへ供給される。また、
クロック入力端子１１へ印加されたクロック信号は各７
リツプフロツプ回路５．６．７のクロック端子ＣＫへ共
通に印加される。一方、各７リツプフロツプ５．６．７
の正相出力（Ｑ出力）はそれぞれ等しい抵抗値を有する
抵゛抗素子１２，１３．１４を介して電流加算器とフィ
ルターを兼ねた第一の増幅器１５０入カへ印加され、同
様に各フリップ７０ツブ５．６．７の逆”相出力（Ｑ出
力）はそれぞれ抵抗値の等しい抵抗素子１６．１７．１
８を介して電流加算器とフィルターを兼ねた第二の増幅
器１９の入力へ印加されている。
入力端子ｌへ印加されたデータはデコーダー２へ入力さ
れ、デコーダ２の各出力はそれぞれフリップフロップ回
路５．６．７のデータ入力端子りへ供給される。また、
クロック入力端子１１へ印加されたクロック信号は各７
リツプフロツプ回路５．６．７のクロック端子ＣＫへ共
通に印加される。一方、各７リツプフロツプ５．６．７
の正相出力（Ｑ出力）はそれぞれ等しい抵抗値を有する
抵゛抗素子１２，１３．１４を介して電流加算器とフィ
ルターを兼ねた第一の増幅器１５０入カへ印加され、同
様に各フリップ７０ツブ５．６．７の逆”相出力（Ｑ出
力）はそれぞれ抵抗値の等しい抵抗素子１６．１７．１
８を介して電流加算器とフィルターを兼ねた第二の増幅
器１９の入力へ印加されている。
この第一の増幅器１５の出力は引き算回路２０の正相入
力へ、また第二の増幅器１９の出力は引き算回路２０の
逆相入力へそれぞれ印加されてお久この引き算回路２０
の出力が出力端子２１へ接続されている。
力へ、また第二の増幅器１９の出力は引き算回路２０の
逆相入力へそれぞれ印加されてお久この引き算回路２０
の出力が出力端子２１へ接続されている。
次に、かかる第１図に示した本発明によるＤ／Ａコンバ
ータでは従来の問題点をどのように解決しているかを第
２図を参照して説明する。
ータでは従来の問題点をどのように解決しているかを第
２図を参照して説明する。
第２図は第１図に示すＤ／Ａコンバータの動作を説明す
るための信号波形図である。
るための信号波形図である。
第２図に示すように、これらの信号波形においてＦＦ７
ＩＮはフリップ７０ツブ回路７への入力データ、ＣＫは
クロック信号、ＦＦ７のＱＯＵＴはフリップフロップ回
路７の正相出力（Ｑ出力）波形、ＦＦ７のＱＯＵＴはフ
リップフロップ回路７の逆相フロップ回路７の逆相出力
（Ｑ出力）を反転させた波形、ＦＦ７の（Ｑ−Ｑ）ＯＵ
Ｔは７リツプフロツプ回路７の正相出力（Ｑ出力）より
逆相出力（Ｑ出力）を引いた波形をそれぞれ示している
。
ＩＮはフリップ７０ツブ回路７への入力データ、ＣＫは
クロック信号、ＦＦ７のＱＯＵＴはフリップフロップ回
路７の正相出力（Ｑ出力）波形、ＦＦ７のＱＯＵＴはフ
リップフロップ回路７の逆相フロップ回路７の逆相出力
（Ｑ出力）を反転させた波形、ＦＦ７の（Ｑ−Ｑ）ＯＵ
Ｔは７リツプフロツプ回路７の正相出力（Ｑ出力）より
逆相出力（Ｑ出力）を引いた波形をそれぞれ示している
。
上述したＦＦ７の（Ｑ−Ｑ）ＯＵＴ波形かられかるよう
に、フリップフロップ回路７の立上りと立下り時間がず
れていても誤差は発生していない。
に、フリップフロップ回路７の立上りと立下り時間がず
れていても誤差は発生していない。
すなわち、ここでは従来例と同様に人力データが０１０
１１０となった場合を示しているが、前記データで１が
１回だけの出力波形に対し、前記入力データで１が２回
続くときの出力波形の面積は正確に２倍になっている。
１１０となった場合を示しているが、前記データで１が
１回だけの出力波形に対し、前記入力データで１が２回
続くときの出力波形の面積は正確に２倍になっている。
このため、本実施例におけるＤ／Ａコンバータではフリ
ップフロップ回路７の立上りと立下りの時間差を３００
〜５００ｐＳｅｃ以下に押えるような要求は不要になる
。
ップフロップ回路７の立上りと立下りの時間差を３００
〜５００ｐＳｅｃ以下に押えるような要求は不要になる
。
尚、上述の実施例はフリップフロップ回路７について説
明したが同様にフリップ７０ツブ回路５゜６についても
同じことが成り立つ。
明したが同様にフリップ７０ツブ回路５゜６についても
同じことが成り立つ。
第３図は本発明の第二の実施例を説明するためのＤ／Ａ
コンバータの回路図である。
コンバータの回路図である。
第３図に示すように、かかるＤ／Ａコンバータは前述の
第一の実施例に比較して異なるのは、デ ｌ−タ入力端
子ＩＫ接続されるデコーダを省略した点にある。このた
め入力データのビット重みに比例して７リツプフロツプ
５〜７の数を増やしているが、ここでは２ビット分解能
の例を示している。
第一の実施例に比較して異なるのは、デ ｌ−タ入力端
子ＩＫ接続されるデコーダを省略した点にある。このた
め入力データのビット重みに比例して７リツプフロツプ
５〜７の数を増やしているが、ここでは２ビット分解能
の例を示している。
その他の抵抗素子１２〜１４および１６〜１８、加算機
能を兼ねる増幅器１５．１９、並びに引き算回路２０に
ついては前述の第一の実施例と同様の働らきをする。
能を兼ねる増幅器１５．１９、並びに引き算回路２０に
ついては前述の第一の実施例と同様の働らきをする。
以上説明したように１本発明のＤ／Ａコンバータは複数
の７リツプフロツプ回路の正相出力と逆相出力をそれぞ
れＤ／Ａ変換、すなわち二つの加算器で電流加算した後
、引き算回路によりそれらの差を検出するととくより、
フリップフロップ回路の出力波形の立上りと立下りのス
ピード差によって生じた誤差（エラー）をキャンセルさ
せることができるので、ディジタル信号を高精度にアナ
ログ賓換することができるという効果がある。
の７リツプフロツプ回路の正相出力と逆相出力をそれぞ
れＤ／Ａ変換、すなわち二つの加算器で電流加算した後
、引き算回路によりそれらの差を検出するととくより、
フリップフロップ回路の出力波形の立上りと立下りのス
ピード差によって生じた誤差（エラー）をキャンセルさ
せることができるので、ディジタル信号を高精度にアナ
ログ賓換することができるという効果がある。
第４図は本発明の第一の実施例を説明するためのＤ／Ａ
コンバータの回路図、第２図は第１図に示すＤ／Ａコン
バータの動作を説明するための信号波形図、第３図は本
発明の第二の実施例を説明するためのＤ／Ａコンバータ
の回路図、第４図は従来の一例を説明するためのＤ／Ａ
コンバータの回路図、第５図は第４図に示すＤ／Ａコン
バータの動作で説明するための信号波形図である。 １・・・・・・データ入力端子、２・・・・・・デコー
ダ、５〜７・・・・・・フリップフロップ回路（ＦＦ）
、１１・・・・・・クロック入力端子、１２〜１４．１
６〜１８・・・・・・抵抗素子、１５．１９・・・・・
・増幅器（加算器）、２０・・・・・・引き算回路、２
１・・・・・・出力端子。 代理人 弁理士 内 原 音 第３ 図 第５図
コンバータの回路図、第２図は第１図に示すＤ／Ａコン
バータの動作を説明するための信号波形図、第３図は本
発明の第二の実施例を説明するためのＤ／Ａコンバータ
の回路図、第４図は従来の一例を説明するためのＤ／Ａ
コンバータの回路図、第５図は第４図に示すＤ／Ａコン
バータの動作で説明するための信号波形図である。 １・・・・・・データ入力端子、２・・・・・・デコー
ダ、５〜７・・・・・・フリップフロップ回路（ＦＦ）
、１１・・・・・・クロック入力端子、１２〜１４．１
６〜１８・・・・・・抵抗素子、１５．１９・・・・・
・増幅器（加算器）、２０・・・・・・引き算回路、２
１・・・・・・出力端子。 代理人 弁理士 内 原 音 第３ 図 第５図
Claims (1)
- データ入力端子と正相出力および逆相出力用の二つの出
力端子とを有する複数のフリップフロップ回路と、前記
フリップフロップ回路の各正相出力をそれぞれ第一の抵
抗素子を介して印加する第一の加算器と、前記フリップ
フロップ回路の各逆相出力をそれぞれ第二の抵抗素子を
介して印加する第二の加算器と、前記第一および第二の
加算器の出力の差を検出する引き算回岐とを備え、前記
引き算回路の出力をＤ／Ａ変換出力とすることを特徴と
するＤ／Ａコンバータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63044995A JPH01220524A (ja) | 1988-02-26 | 1988-02-26 | Ｄ／ａコンバータ |
| US07/314,148 US5008673A (en) | 1988-02-26 | 1989-02-22 | Digital to analog converter enhancing conversion precision |
| KR8902156A KR920002949B1 (en) | 1988-02-26 | 1989-02-24 | Digital to analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63044995A JPH01220524A (ja) | 1988-02-26 | 1988-02-26 | Ｄ／ａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01220524A true JPH01220524A (ja) | 1989-09-04 |
Family
ID=12707013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63044995A Pending JPH01220524A (ja) | 1988-02-26 | 1988-02-26 | Ｄ／ａコンバータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5008673A (ja) |
| JP (1) | JPH01220524A (ja) |
| KR (1) | KR920002949B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781537B1 (en) * | 2003-06-10 | 2004-08-24 | Nortel Networks Limited | High speed digital to analog converter |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3588882A (en) * | 1969-08-04 | 1971-06-28 | Hughes Aircraft Co | Digital-to-analog converter |
| US4229703A (en) * | 1979-02-12 | 1980-10-21 | Varian Associates, Inc. | Zero reference and offset compensation circuit |
| DE3771408D1 (de) * | 1986-07-21 | 1991-08-22 | Itt Ind Gmbh Deutsche | Monolithisch integrierter digital/analog-wandler. |
| JPH0810832B2 (ja) * | 1987-03-04 | 1996-01-31 | 株式会社東芝 | デイジタル―アナログ変換器 |
-
1988
- 1988-02-26 JP JP63044995A patent/JPH01220524A/ja active Pending
-
1989
- 1989-02-22 US US07/314,148 patent/US5008673A/en not_active Expired - Fee Related
- 1989-02-24 KR KR8902156A patent/KR920002949B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920002949B1 (en) | 1992-04-10 |
| US5008673A (en) | 1991-04-16 |
| KR890013900A (ko) | 1989-09-26 |
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