JP2002009622A - 電流加算型ｄａｃ - Google Patents
電流加算型ｄａｃInfo
- Publication number
- JP2002009622A JP2002009622A JP2000181880A JP2000181880A JP2002009622A JP 2002009622 A JP2002009622 A JP 2002009622A JP 2000181880 A JP2000181880 A JP 2000181880A JP 2000181880 A JP2000181880 A JP 2000181880A JP 2002009622 A JP2002009622 A JP 2002009622A
- Authority
- JP
- Japan
- Prior art keywords
- digital signal
- output
- input
- digital signals
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】安価で変換精度が高精度な電流加算型ＤＡＣを
提供する。 【解決手段】駆動回路の複数のデジタル信号出力端子か
らそれぞれ出力されるデジタル信号をそれぞれ異なる抵
抗素子に接続し、個々の前記抵抗素子に流れる電流を加
算しアナログ信号に変換する電流加算型ＤＡＣにおい
て、駆動回路の複数のデジタル信号出力端子から出力さ
れるデジタル信号をそれぞれ異なるスリーステートバッ
ファ３１，３２，３３，３４の制御端子に入力すると共
に入力端子に所定の電源３５を接続し、制御端子に入力
する前記デジタル信号が論理レベル「１」のときは論理
レベル「１」のデジタル信号を出力し、制御端子に入力
するデジタル信号が論理レベル「０」のときは出力端子
はハイインピーダンスになる。
提供する。 【解決手段】駆動回路の複数のデジタル信号出力端子か
らそれぞれ出力されるデジタル信号をそれぞれ異なる抵
抗素子に接続し、個々の前記抵抗素子に流れる電流を加
算しアナログ信号に変換する電流加算型ＤＡＣにおい
て、駆動回路の複数のデジタル信号出力端子から出力さ
れるデジタル信号をそれぞれ異なるスリーステートバッ
ファ３１，３２，３３，３４の制御端子に入力すると共
に入力端子に所定の電源３５を接続し、制御端子に入力
する前記デジタル信号が論理レベル「１」のときは論理
レベル「１」のデジタル信号を出力し、制御端子に入力
するデジタル信号が論理レベル「０」のときは出力端子
はハイインピーダンスになる。
Description
【０００１】
【発明の属する技術分野】本発明はデジタル入力信号を
デジタル値に対応するアナログ信号に変換するＤＡＣ
（Ｄｉｇｔａｌ Ａｎａｌｏｇ Ｃｎｖｅｒｔｅｒ）に
関し、特にスリーステートバッファ回路を使用した高精
度電流加算型ＤＡＣに関する。
デジタル値に対応するアナログ信号に変換するＤＡＣ
（Ｄｉｇｔａｌ Ａｎａｌｏｇ Ｃｎｖｅｒｔｅｒ）に
関し、特にスリーステートバッファ回路を使用した高精
度電流加算型ＤＡＣに関する。
【０００２】
【従来の技術】データ入力端子と正相出力および逆相出
力とを有する複数のフリップフロップ回路と、フリッピ
フロップ回路の各正相出力をそれぞれ第１の抵抗素子介
して印可する第１の加算回路と、フリッピフロップ回路
の各逆相出力をそれぞれ第２の抵抗素子介して印可する
第２の加算回路と、第１および第２の加算回路の出力の
差を検出しＤ／Ａ変換出力とする引き算回路とから構成
し、フリップフロップ回路の出力波形の立上りと立下り
のスピード差により生ずる誤差（エラー）をキャンセル
することにより、デジタル信号を高精度にアナログ信号
に変換するＤ／Ａコンバータが、例えば特開平０１−２
２０５２４号公報に開示されている。
力とを有する複数のフリップフロップ回路と、フリッピ
フロップ回路の各正相出力をそれぞれ第１の抵抗素子介
して印可する第１の加算回路と、フリッピフロップ回路
の各逆相出力をそれぞれ第２の抵抗素子介して印可する
第２の加算回路と、第１および第２の加算回路の出力の
差を検出しＤ／Ａ変換出力とする引き算回路とから構成
し、フリップフロップ回路の出力波形の立上りと立下り
のスピード差により生ずる誤差（エラー）をキャンセル
することにより、デジタル信号を高精度にアナログ信号
に変換するＤ／Ａコンバータが、例えば特開平０１−２
２０５２４号公報に開示されている。
【０００３】図５は上記コンバータの構成を示すブロッ
ク図である。データ入力端子１に印可されたデータはデ
コーダ１０２へ入力され、デコーダ１０２の各出力はそ
れぞれフリップフロップ回路１０４，１０５，１０６の
データ入力端子Ｄへ供給され、クロック入力端子１０３
に印可されたクロック信号はフリップフロップ回路１０
４，１０５，１０６のクロック端子ＣＫへ共通に印可さ
れる。
ク図である。データ入力端子１に印可されたデータはデ
コーダ１０２へ入力され、デコーダ１０２の各出力はそ
れぞれフリップフロップ回路１０４，１０５，１０６の
データ入力端子Ｄへ供給され、クロック入力端子１０３
に印可されたクロック信号はフリップフロップ回路１０
４，１０５，１０６のクロック端子ＣＫへ共通に印可さ
れる。
【０００４】一方、フリップフロップ回路１０４，１０
５，１０６の正相出力端子Ｑ１はそれぞれ等しい抵抗値
を有する抵抗素子１０７，１０８，１０９を介して電流
加算器とフィルタを兼ねた第１の増幅器１１３の入力へ
印可される。
５，１０６の正相出力端子Ｑ１はそれぞれ等しい抵抗値
を有する抵抗素子１０７，１０８，１０９を介して電流
加算器とフィルタを兼ねた第１の増幅器１１３の入力へ
印可される。
【０００５】同様に、リップフロップ回路１０４，１０
５，１０６の逆相出力端子Ｑ２はそれぞれ等しい抵抗値
を有する抵抗素子１１０，１１１，１１２を介して電流
加算器とフィルタを兼ねた第２の増幅器１１４の入力へ
印可される。
５，１０６の逆相出力端子Ｑ２はそれぞれ等しい抵抗値
を有する抵抗素子１１０，１１１，１１２を介して電流
加算器とフィルタを兼ねた第２の増幅器１１４の入力へ
印可される。
【０００６】第１の増幅器１１３の出力は引き算回路１
１５の正相入力へ、また第２の増幅器１１４の出力は引
き算回路１１５の逆相入力へそれぞれ印可され、引き算
回路１１５の出力は出力端子１１６へ接続されている。
１５の正相入力へ、また第２の増幅器１１４の出力は引
き算回路１１５の逆相入力へそれぞれ印可され、引き算
回路１１５の出力は出力端子１１６へ接続されている。
【０００７】このように、複数のフリップフロップ回路
の正相出力と逆相出力を加算器で電流加算した後、引き
算回路により差分を検出することによりフリップフロッ
プ回路に出力波形の立上りと立下りのスピード差によっ
て生じる誤差（エラー）キャンセルし、デジタル信号を
高精度にアナログ変換するものである。
の正相出力と逆相出力を加算器で電流加算した後、引き
算回路により差分を検出することによりフリップフロッ
プ回路に出力波形の立上りと立下りのスピード差によっ
て生じる誤差（エラー）キャンセルし、デジタル信号を
高精度にアナログ変換するものである。
【０００８】次に図５を参照して電流加算部の動作につ
いて説明する。図５は図４の電流加算部の等価回路を示
す。なお、フリッフロップ回路１０４，１０５，１０６
の各正相出力側のみを示し、逆相出力側は省略してあ
る。
いて説明する。図５は図４の電流加算部の等価回路を示
す。なお、フリッフロップ回路１０４，１０５，１０６
の各正相出力側のみを示し、逆相出力側は省略してあ
る。
【０００９】フリッフロップ回路１０４，１０５，１０
６各Ｑ１出力のデジタル信号は抵抗素子１０７，１０
８，１０９によりそれぞれアナログ信号に変換され増幅
器１１３で電流加算されるが、このとき論理レベル
「１」を出力した系から論理レベル「０」を出力した系
への電流の戻りが生じる。
６各Ｑ１出力のデジタル信号は抵抗素子１０７，１０
８，１０９によりそれぞれアナログ信号に変換され増幅
器１１３で電流加算されるが、このとき論理レベル
「１」を出力した系から論理レベル「０」を出力した系
への電流の戻りが生じる。
【００１０】例えば、フリッフロップ回路１０６の出力
が論理レベル「１」で、フリッフロップ回路１０４の出
力が論理レベル「０」であった場合、抵抗素子１０９を
流れる電流が抵抗素子１０７を介してフリッフロップ回
路１０４へ戻る現象が生じ、電流加算値に誤差が出てデ
ジタル／アナログ変換の精度が低下する。
が論理レベル「１」で、フリッフロップ回路１０４の出
力が論理レベル「０」であった場合、抵抗素子１０９を
流れる電流が抵抗素子１０７を介してフリッフロップ回
路１０４へ戻る現象が生じ、電流加算値に誤差が出てデ
ジタル／アナログ変換の精度が低下する。
【００１１】
【発明が解決しようとする課題】上述した従来のＤ／Ａ
コンバータは抵抗素子のみを使用した電流加算型ＤＡＣ
であるため、抵抗素子に流れる電流を高精度に制御する
ことが困難なため、高精度を実現するためにはＤＡＣ専
用のＩＣを使用する必要があり、製品コストの高騰を招
く要因になる。
コンバータは抵抗素子のみを使用した電流加算型ＤＡＣ
であるため、抵抗素子に流れる電流を高精度に制御する
ことが困難なため、高精度を実現するためにはＤＡＣ専
用のＩＣを使用する必要があり、製品コストの高騰を招
く要因になる。
【００１２】また、ＤＡＣ専用ＩＣは処理できるでデジ
タル信号数（ビット数）が多いものが１種類しかないこ
とが大半であるため、処理したいデジタル信号数（ビッ
ト数）少ない場合でもＤＡＣ専用ＩＣを使用せざるを得
ず、従ってＤＡＣ専用ＩＣの余剰な回路規模やＤＡＣ専
用ＩＣを搭載するパッケージサイズの増加を招き製品コ
ストは必然的に高価になる。
タル信号数（ビット数）が多いものが１種類しかないこ
とが大半であるため、処理したいデジタル信号数（ビッ
ト数）少ない場合でもＤＡＣ専用ＩＣを使用せざるを得
ず、従ってＤＡＣ専用ＩＣの余剰な回路規模やＤＡＣ専
用ＩＣを搭載するパッケージサイズの増加を招き製品コ
ストは必然的に高価になる。
【００１３】また、論理レベル「１」を出力した系と論
理レベル「０」を出力した系があると、論理レベル
「１」を出力した系から論理レベル「０」を出力した系
へと電流が戻ってしまうために、期待した電流加算値が
得られず、デジタル信号と抵抗素子を通った後の電流の
加算値に直線性が得られなくなり、高精度なデジタル／
アナログ変換を実現できない。
理レベル「０」を出力した系があると、論理レベル
「１」を出力した系から論理レベル「０」を出力した系
へと電流が戻ってしまうために、期待した電流加算値が
得られず、デジタル信号と抵抗素子を通った後の電流の
加算値に直線性が得られなくなり、高精度なデジタル／
アナログ変換を実現できない。
【００１４】また、デコーダのデジタル信号を出力する
ＩＣのドライブ能力の大小によりアナログ変換後の電流
値が異なため、デコーダの出力ＩＣのドライブ能力を考
慮しないと高精度な変換を実現できない。また特にＣＭ
ＯＳプロセスのＩＣでは電流を多く流すことができない
などの制限もある。
ＩＣのドライブ能力の大小によりアナログ変換後の電流
値が異なため、デコーダの出力ＩＣのドライブ能力を考
慮しないと高精度な変換を実現できない。また特にＣＭ
ＯＳプロセスのＩＣでは電流を多く流すことができない
などの制限もある。
【００１５】本発明の目的は、安価で、変換精度が高精
度な電流加算型ＤＡＣを提供することにある。
度な電流加算型ＤＡＣを提供することにある。
【００１６】
【課題を解決するための手段】本発明の電流加算型ＤＡ
Ｃは、駆動回路の複数のデジタル信号出力端子からそれ
ぞれ出力されるデジタル信号をそれぞれ異なる抵抗素子
に接続し、個々の前記抵抗素子に流れる電流を加算しア
ナログ信号に変換する電流加算型ＤＡＣにおいて、前記
駆動回路の複数のデジタル信号出力端子から出力される
前記デジタル信号をそれぞれ異なるスリーステートバッ
ファを介して前記抵抗素子に接続することを特徴とす
る。
Ｃは、駆動回路の複数のデジタル信号出力端子からそれ
ぞれ出力されるデジタル信号をそれぞれ異なる抵抗素子
に接続し、個々の前記抵抗素子に流れる電流を加算しア
ナログ信号に変換する電流加算型ＤＡＣにおいて、前記
駆動回路の複数のデジタル信号出力端子から出力される
前記デジタル信号をそれぞれ異なるスリーステートバッ
ファを介して前記抵抗素子に接続することを特徴とす
る。
【００１７】また、駆動回路の複数のデジタル信号出力
端子からそれぞれ出力されるデジタル信号をそれぞれ異
なる抵抗素子に接続し、個々の前記抵抗素子に流れる電
流を加算しアナログ信号に変換する電流加算型ＤＡＣに
おいて、前記駆動回路の複数のデジタル信号出力端子か
ら出力される前記デジタル信号をそれぞれ異なるスリー
ステートバッファの制御端子に入力し、前記制御端子に
入力する複数の前記デジタル信号の内、論理レベル
「１」のデジタル信号が入力される前記スリーステート
バッファを介して前記抵抗素子に流れる電流が他の前記
抵抗素子を介して前記駆動回路の前記デジタル信号出力
端子へ流れ込むことを阻止することを特徴とする。
端子からそれぞれ出力されるデジタル信号をそれぞれ異
なる抵抗素子に接続し、個々の前記抵抗素子に流れる電
流を加算しアナログ信号に変換する電流加算型ＤＡＣに
おいて、前記駆動回路の複数のデジタル信号出力端子か
ら出力される前記デジタル信号をそれぞれ異なるスリー
ステートバッファの制御端子に入力し、前記制御端子に
入力する複数の前記デジタル信号の内、論理レベル
「１」のデジタル信号が入力される前記スリーステート
バッファを介して前記抵抗素子に流れる電流が他の前記
抵抗素子を介して前記駆動回路の前記デジタル信号出力
端子へ流れ込むことを阻止することを特徴とする。
【００１８】また、駆動回路の複数のデジタル信号出力
端子からそれぞれ出力されるデジタル信号をそれぞれ異
なる抵抗素子に接続し、個々の前記抵抗素子に流れる電
流を加算しアナログ信号に変換する電流加算型ＤＡＣに
おいて、前記駆動回路の複数のデジタル信号出力端子か
ら出力される前記デジタル信号をそれぞれ異なるスリー
ステートバッファの制御端子に入力し、前記制御端子に
入力する複数の前記デジタル信号の内、論理レベル
「０」のデジタル信号が入力される前記スリーステート
バッファを介して前記抵抗素子に流れる電流が他の前記
抵抗素子を介して前記駆動回路の前記デジタル信号出力
端子へ流れ込むことを阻止することを特徴とする。
端子からそれぞれ出力されるデジタル信号をそれぞれ異
なる抵抗素子に接続し、個々の前記抵抗素子に流れる電
流を加算しアナログ信号に変換する電流加算型ＤＡＣに
おいて、前記駆動回路の複数のデジタル信号出力端子か
ら出力される前記デジタル信号をそれぞれ異なるスリー
ステートバッファの制御端子に入力し、前記制御端子に
入力する複数の前記デジタル信号の内、論理レベル
「０」のデジタル信号が入力される前記スリーステート
バッファを介して前記抵抗素子に流れる電流が他の前記
抵抗素子を介して前記駆動回路の前記デジタル信号出力
端子へ流れ込むことを阻止することを特徴とする。
【００１９】また、駆動回路の複数のデジタル信号出力
端子からそれぞれ出力されるデジタル信号をそれぞれ異
なる抵抗素子に接続し、個々の前記抵抗素子に流れる電
流を加算しアナログ信号に変換する電流加算型ＤＡＣに
おいて、前記駆動回路の複数のデジタル信号出力端子か
ら出力される前記デジタル信号をそれぞれ異なるスリー
ステートバッファの制御端子に入力し、前記制御端子に
入力する複数の前記デジタル信号の内、論理レベル
「０」のデジタル信号が入力される前記スリーステート
バッファの出力をハイインピーダンス状態に維持するこ
とを特徴とする。
端子からそれぞれ出力されるデジタル信号をそれぞれ異
なる抵抗素子に接続し、個々の前記抵抗素子に流れる電
流を加算しアナログ信号に変換する電流加算型ＤＡＣに
おいて、前記駆動回路の複数のデジタル信号出力端子か
ら出力される前記デジタル信号をそれぞれ異なるスリー
ステートバッファの制御端子に入力し、前記制御端子に
入力する複数の前記デジタル信号の内、論理レベル
「０」のデジタル信号が入力される前記スリーステート
バッファの出力をハイインピーダンス状態に維持するこ
とを特徴とする。
【００２０】また、駆動回路の複数のデジタル信号出力
端子からそれぞれ出力されるデジタル信号をそれぞれ異
なる抵抗素子に接続し、個々の前記抵抗素子に流れる電
流を加算しアナログ信号に変換する電流加算型ＤＡＣに
おいて、前記駆動回路の複数のデジタル信号出力端子か
ら出力される前記デジタル信号をそれぞれ異なるスリー
ステートバッファの制御端子に入力し、前記制御端子に
入力する複数の前記デジタル信号の内、論理レベル
「１」のデジタル信号が入力される前記スリーステート
バッファの出力をハイインピーダンス状態に維持するこ
とを特徴とする。
端子からそれぞれ出力されるデジタル信号をそれぞれ異
なる抵抗素子に接続し、個々の前記抵抗素子に流れる電
流を加算しアナログ信号に変換する電流加算型ＤＡＣに
おいて、前記駆動回路の複数のデジタル信号出力端子か
ら出力される前記デジタル信号をそれぞれ異なるスリー
ステートバッファの制御端子に入力し、前記制御端子に
入力する複数の前記デジタル信号の内、論理レベル
「１」のデジタル信号が入力される前記スリーステート
バッファの出力をハイインピーダンス状態に維持するこ
とを特徴とする。
【００２１】また、駆動回路の複数のデジタル信号出力
端子からそれぞれ出力されるデジタル信号をそれぞれ異
なる抵抗素子に接続し、個々の前記抵抗素子に流れる電
流を加算しアナログ信号に変換する電流加算型ＤＡＣに
おいて、前記駆動回路の複数のデジタル信号出力端子か
ら出力される前記デジタル信号をそれぞれ異なるスリー
ステートバッファの制御端子に入力すると共にデータ入
力端子に所定の電源を接続し、前記制御端子に入力する
前記デジタル信号が論理レベル「１」のときは論理レベ
ル「１」のデジタル信号を出力し、前記制御端子に入力
する前記デジタル信号が論理レベル「０」のときは出力
端子をハイインピーダンスに維持することを特徴とす
る。
端子からそれぞれ出力されるデジタル信号をそれぞれ異
なる抵抗素子に接続し、個々の前記抵抗素子に流れる電
流を加算しアナログ信号に変換する電流加算型ＤＡＣに
おいて、前記駆動回路の複数のデジタル信号出力端子か
ら出力される前記デジタル信号をそれぞれ異なるスリー
ステートバッファの制御端子に入力すると共にデータ入
力端子に所定の電源を接続し、前記制御端子に入力する
前記デジタル信号が論理レベル「１」のときは論理レベ
ル「１」のデジタル信号を出力し、前記制御端子に入力
する前記デジタル信号が論理レベル「０」のときは出力
端子をハイインピーダンスに維持することを特徴とす
る。
【００２２】また、駆動回路の複数のデジタル信号出力
端子からそれぞれ出力されるデジタル信号をそれぞれ異
なる抵抗素子に接続し、個々の前記抵抗素子に流れる電
流を加算しアナログ信号に変換する電流加算型ＤＡＣに
おいて、前記駆動回路の複数のデジタル信号出力端子か
ら出力される前記デジタル信号をそれぞれ異なるスキュ
ー調整回路に入力して前記デジタル信号相互間のスキュ
ーを調整し、個々の前記スキュー調整回路が出力するス
キュー調整されたデジタル信号をそれぞれ異なるスリー
ステートバッファの制御端子に入力すると共にデータ入
力端子に所定の電源を接続し、前記制御端子に入力する
前記デジタル信号が論理レベル「１」のときは論理レベ
ル「１」のデジタル信号を出力し、前記制御端子に入力
する前記デジタル信号が論理レベル「０」のときは出力
端子をハイインピーダンスに維持することを特徴とす
る。
端子からそれぞれ出力されるデジタル信号をそれぞれ異
なる抵抗素子に接続し、個々の前記抵抗素子に流れる電
流を加算しアナログ信号に変換する電流加算型ＤＡＣに
おいて、前記駆動回路の複数のデジタル信号出力端子か
ら出力される前記デジタル信号をそれぞれ異なるスキュ
ー調整回路に入力して前記デジタル信号相互間のスキュ
ーを調整し、個々の前記スキュー調整回路が出力するス
キュー調整されたデジタル信号をそれぞれ異なるスリー
ステートバッファの制御端子に入力すると共にデータ入
力端子に所定の電源を接続し、前記制御端子に入力する
前記デジタル信号が論理レベル「１」のときは論理レベ
ル「１」のデジタル信号を出力し、前記制御端子に入力
する前記デジタル信号が論理レベル「０」のときは出力
端子をハイインピーダンスに維持することを特徴とす
る。
【００２３】前記スキュー調整回路は、前記駆動回路が
出力する複数の前記デジタル信号の位相を合わせるため
の遅延回路を有することを特徴とする。
出力する複数の前記デジタル信号の位相を合わせるため
の遅延回路を有することを特徴とする。
【００２４】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。図１は本発明の電流加算型Ｄ／Ａ
変換処理の概要を示すブロック図、図２は第１の実施の
形態の電流加算型ＤＡＣのブロック図、図３は第２の実
施の形態の電流加算型ＤＡＣのブロック図である。
を参照して説明する。図１は本発明の電流加算型Ｄ／Ａ
変換処理の概要を示すブロック図、図２は第１の実施の
形態の電流加算型ＤＡＣのブロック図、図３は第２の実
施の形態の電流加算型ＤＡＣのブロック図である。
【００２５】本発明の電流加算型Ｄ／Ａ変換処理は図１
に示すように、電流加算型ＤＡＣ部２０と、電流加算型
ＤＡＣ部２０へデジタル信号を入力するデジタル信号部
１０と、電流加算型ＤＡＣ部２０のアナログ出力信号を
入力するアナログ信号入力部５０とから構成されてい
る。
に示すように、電流加算型ＤＡＣ部２０と、電流加算型
ＤＡＣ部２０へデジタル信号を入力するデジタル信号部
１０と、電流加算型ＤＡＣ部２０のアナログ出力信号を
入力するアナログ信号入力部５０とから構成されてい
る。
【００２６】そして電流加算型ＤＡＣ部２０はスリース
テートバッファ部３０と、アナログ変換素子部４０とか
ら構成されている。
テートバッファ部３０と、アナログ変換素子部４０とか
ら構成されている。
【００２７】デジタル信号出力部１０はＩＣ等で構成さ
れ所用なビット数に対応するデジタル出力信号を電流加
算型ＤＡＣ部２０のスリーステートバッファ部３０へ送
出する。なお、４ビットのデジタル信号の場合を示して
いる。
れ所用なビット数に対応するデジタル出力信号を電流加
算型ＤＡＣ部２０のスリーステートバッファ部３０へ送
出する。なお、４ビットのデジタル信号の場合を示して
いる。
【００２８】デジタル信号出力部１０から出力された各
デジタル信号（０，１，２，３）は、電流加算型ＤＡＣ
２０で所定のアナログ信号に変換され、次段のＩＣ等の
アナログ信号入力部５０へ入力される。
デジタル信号（０，１，２，３）は、電流加算型ＤＡＣ
２０で所定のアナログ信号に変換され、次段のＩＣ等の
アナログ信号入力部５０へ入力される。
【００２９】次に本発明の第１の実施例について図２を
参照して説明する。電流加算型ＤＡＣ部は図２に示すよ
うに、スリーステートバッファ部３０とアナログ変換抵
抗素子部４０とから構成されている。
参照して説明する。電流加算型ＤＡＣ部は図２に示すよ
うに、スリーステートバッファ部３０とアナログ変換抵
抗素子部４０とから構成されている。
【００３０】スリーステートバッファ部３０はスリース
テートバッファ回路３１，３２，３３，３４から構成さ
れ、各スリーステートバッファ回路３１，３２，３３，
３４の入力端子には共通の電源３５が接続されている。
テートバッファ回路３１，３２，３３，３４から構成さ
れ、各スリーステートバッファ回路３１，３２，３３，
３４の入力端子には共通の電源３５が接続されている。
【００３１】デジタル信号出力部１０（図１参照）から
のデジタル入力信号０，１，２，３は各スリーステート
バッファ回路３１，３２，３３，３４の出力制御端子に
それぞれ接続されている。
のデジタル入力信号０，１，２，３は各スリーステート
バッファ回路３１，３２，３３，３４の出力制御端子に
それぞれ接続されている。
【００３２】各スリーステートバッファ回路３１，３
２，３３，３４の出力端子にはそれぞれアナログ変換抵
抗素子部４０の抵抗素子４１，４２，４３，４４が接続
されている。
２，３３，３４の出力端子にはそれぞれアナログ変換抵
抗素子部４０の抵抗素子４１，４２，４３，４４が接続
されている。
【００３３】このようにスリーステートバッファ回路３
１，３２，３３，３４をアナログ変換用の抵抗素子４
１，４２，４３，４４に接続することにより、抵抗素子
４１，４２，４３，４４それぞれに流れる電流のデジタ
ル信号出力部１０側への戻りを阻止することができる。
１，３２，３３，３４をアナログ変換用の抵抗素子４
１，４２，４３，４４に接続することにより、抵抗素子
４１，４２，４３，４４それぞれに流れる電流のデジタ
ル信号出力部１０側への戻りを阻止することができる。
【００３４】各スリーステートバッファ回路３１，３
２，３３，３４は、出力制御端子が論理レベル「１」の
とき、入力端子の論理レベルを出力端子へ出力し、出力
制御端子が論理レベル「０」のとき、入力端子の論理レ
ベルに係わらずハイインピーダンス状態にする。
２，３３，３４は、出力制御端子が論理レベル「１」の
とき、入力端子の論理レベルを出力端子へ出力し、出力
制御端子が論理レベル「０」のとき、入力端子の論理レ
ベルに係わらずハイインピーダンス状態にする。
【００３５】従って、出力制御端子に入力するデジタル
入力信号が論理レベル「１」のとき、出力端子には入力
端子に接続されている電源と同等の論理レベル「１」が
出力され、出力制御端子に入力するデジタル入力信号が
論理レベル「０」のときは、出力端子はハイインピーダ
ンスとなる。
入力信号が論理レベル「１」のとき、出力端子には入力
端子に接続されている電源と同等の論理レベル「１」が
出力され、出力制御端子に入力するデジタル入力信号が
論理レベル「０」のときは、出力端子はハイインピーダ
ンスとなる。
【００３６】アナログ変換抵抗素子部４０の各抵抗素子
４１，４２，４３，４４は、所望するアナログレベルに
対応して定数を決定する。各抵抗素子に流れる電流の加
算値がアナログ変換値となる。このとき各抵抗素子によ
り電圧降下が発生する。
４１，４２，４３，４４は、所望するアナログレベルに
対応して定数を決定する。各抵抗素子に流れる電流の加
算値がアナログ変換値となる。このとき各抵抗素子によ
り電圧降下が発生する。
【００３７】このように電流加算型ＤＡＣをスリーステ
ートバッファ部３０とアナログ変換抵抗素子部４０とで
分離構成することにより、デジタル入力信号が論理レベ
ル「０」であっても戻り電流の経路がスリーステートバ
ッファ回路により阻止される。
ートバッファ部３０とアナログ変換抵抗素子部４０とで
分離構成することにより、デジタル入力信号が論理レベ
ル「０」であっても戻り電流の経路がスリーステートバ
ッファ回路により阻止される。
【００３８】従って、アナログ変換抵抗素子部４０へは
有効なビット数の論理レベル「１」のみが出力されるの
で、デジタル信号出力部１０へ電流が戻ってしまうため
に発生するアナログ変換精度の低下を防ぐことができ
る。
有効なビット数の論理レベル「１」のみが出力されるの
で、デジタル信号出力部１０へ電流が戻ってしまうため
に発生するアナログ変換精度の低下を防ぐことができ
る。
【００３９】また、次段のアナログ変換抵抗素子部４へ
接続されるデジタル信号のレベルはスリーステートバッ
ファ回路３１，３２，３３，３４のドライブ能力に依存
することになり、前段のデジタル信号出力部１０のＩＣ
等のドライブ能力には依存しないことになる。
接続されるデジタル信号のレベルはスリーステートバッ
ファ回路３１，３２，３３，３４のドライブ能力に依存
することになり、前段のデジタル信号出力部１０のＩＣ
等のドライブ能力には依存しないことになる。
【００４０】次に本発明の第２の実施例について図３を
参照して説明する。電流加算型ＤＡＣ部は図３に示すよ
うに、スリーステートバッファ部３０とアナログ変換抵
抗素子部４０とスキュー調整用ディレー制御部６０とか
ら構成されている。
参照して説明する。電流加算型ＤＡＣ部は図３に示すよ
うに、スリーステートバッファ部３０とアナログ変換抵
抗素子部４０とスキュー調整用ディレー制御部６０とか
ら構成されている。
【００４１】スリーステートバッファ部３０はスリース
テートバッファ回路３１，３２，３３，３４から構成さ
れ、各スリーステートバッファ回路３１，３２，３３，
３４の入力端子には共通の電源３５が接続されている。
テートバッファ回路３１，３２，３３，３４から構成さ
れ、各スリーステートバッファ回路３１，３２，３３，
３４の入力端子には共通の電源３５が接続されている。
【００４２】デジタル信号出力部１０（図１参照）から
のデジタル入力信号０，１，２，３は各スリーステート
バッファ回路３１，３２，３３，３４の出力制御端子に
それぞれ接続されている。
のデジタル入力信号０，１，２，３は各スリーステート
バッファ回路３１，３２，３３，３４の出力制御端子に
それぞれ接続されている。
【００４３】各スリーステートバッファ回路３１，３
２，３３，３４の出力端子にはそれぞれアナログ変換抵
抗素子部４０の抵抗素子４１，４２，４３，４４が接続
されている。
２，３３，３４の出力端子にはそれぞれアナログ変換抵
抗素子部４０の抵抗素子４１，４２，４３，４４が接続
されている。
【００４４】また、スキュー調整用ディレー制御部６０
はスキュー調整用ディレー制御回路６１，６２，６３，
６４から構成され、各スキュー調整用ディレー制御回路
６１，６２，６３，６４はデジタル信号出力部１０とス
リーステートバッファ部３０の間に配設されている。
はスキュー調整用ディレー制御回路６１，６２，６３，
６４から構成され、各スキュー調整用ディレー制御回路
６１，６２，６３，６４はデジタル信号出力部１０とス
リーステートバッファ部３０の間に配設されている。
【００４５】デジタル信号出力部１０からのデジタル入
力信号０，１，２，３は各スキュー調整用ディレー制御
回路６１，６２，６３，６４で所定のディレー制御処理
された後、スリーステートバッファ部３０，アナログ変
換抵抗素子部４０において、上述した第１の実施例と同
様なアナログ変換処理される。
力信号０，１，２，３は各スキュー調整用ディレー制御
回路６１，６２，６３，６４で所定のディレー制御処理
された後、スリーステートバッファ部３０，アナログ変
換抵抗素子部４０において、上述した第１の実施例と同
様なアナログ変換処理される。
【００４６】これにより個々のデジタル信号にスキュー
が発生していた場合でも遅れを統一させることができ
る。また、デジタル信号出力部１０の１つのＩＣから出
力されるデジタル信号相互間のスキュー調整や、個別の
ＩＣ等から別々に出力されるデジタル信号相互間のスキ
ュー調整を行うことができる。本発明により多くの場面
において高精度のＤＡ変換が可能となる。
が発生していた場合でも遅れを統一させることができ
る。また、デジタル信号出力部１０の１つのＩＣから出
力されるデジタル信号相互間のスキュー調整や、個別の
ＩＣ等から別々に出力されるデジタル信号相互間のスキ
ュー調整を行うことができる。本発明により多くの場面
において高精度のＤＡ変換が可能となる。
【００４７】
【発明の効果】以上説明したように本発明の電流加算型
ＤＡＣは、高価なＤＡＣ専用のＩＣを使用することなく
高精度なデジタル／アナログ変換を実現できる。
ＤＡＣは、高価なＤＡＣ専用のＩＣを使用することなく
高精度なデジタル／アナログ変換を実現できる。
【００４８】その理由は、駆動回路のデジタル信号出力
端子とアナログ変換用の抵抗素子と間にスリーステート
バッファ回路を挿入することにより、抵抗素子に流れる
電流のデジタル信号出力端子への戻りを阻止することが
できるので、論理レベル「１」のデジタル信号のアナロ
グ変換電流だけの電流値を加算できるからである。
端子とアナログ変換用の抵抗素子と間にスリーステート
バッファ回路を挿入することにより、抵抗素子に流れる
電流のデジタル信号出力端子への戻りを阻止することが
できるので、論理レベル「１」のデジタル信号のアナロ
グ変換電流だけの電流値を加算できるからである。
【００４９】また、スリーステートバッファ部によって
駆動回路のデジタル信号出力端子ととアナログ変換抵抗
素子部の抵抗素子とが分離されるため、駆動回路のドラ
イブ能力を考慮しなくても安定した電流値を加算するで
きるので、高精度なデジタル／アナログ変換を実現でき
る。
駆動回路のデジタル信号出力端子ととアナログ変換抵抗
素子部の抵抗素子とが分離されるため、駆動回路のドラ
イブ能力を考慮しなくても安定した電流値を加算するで
きるので、高精度なデジタル／アナログ変換を実現でき
る。
【００５０】その理由は、アナログ変換を行う抵抗素子
へ供給される信号のドライブレベルはスリーステートバ
ッファ回路の電源から供給されるからである。
へ供給される信号のドライブレベルはスリーステートバ
ッファ回路の電源から供給されるからである。
【００５１】また、高価なＤＡＣ専用のＩＣを使用する
がないため、安価に高精度のデジタル／アナログ変換を
実現できる。
がないため、安価に高精度のデジタル／アナログ変換を
実現できる。
【００５２】その理由は、ＤＡＣ専用のＩＣは規模が比
較的大きいため、実際に使用する回路規模によっては余
剰回路は発生するが、本発明の電流加算型ＤＡＣであれ
ば必要なビット数（端子数）分だけのスリーステートバ
ッファ回路と抵抗素子で構成できるので、余剰回路がな
く安価で小型な電流加算型ＤＡＣを実現できるからであ
る。
較的大きいため、実際に使用する回路規模によっては余
剰回路は発生するが、本発明の電流加算型ＤＡＣであれ
ば必要なビット数（端子数）分だけのスリーステートバ
ッファ回路と抵抗素子で構成できるので、余剰回路がな
く安価で小型な電流加算型ＤＡＣを実現できるからであ
る。
【００５３】また、複数の異なる駆動回路（ＩＣ）から
出力されるデジタル信号にも対応することができる。
出力されるデジタル信号にも対応することができる。
【００５４】その理由は、スキュー調整部により、駆動
回路から出力されるデジタル信号個々に対応してデジタ
ル信号相互間の位相を調整することができるためであ
る。
回路から出力されるデジタル信号個々に対応してデジタ
ル信号相互間の位相を調整することができるためであ
る。
【図１】本発明の電流加算型Ｄ／Ａ変換処理の概要を示
すブロック図である。
すブロック図である。
【図２】第１の実施の形態の電流加算型ＤＡＣのブロッ
ク図である。
ク図である。
【図３】第２の実施の形態の電流加算型ＤＡＣのブロッ
ク図である。
ク図である。
【図４】従来のコンバータの構成を示すブロック図であ
る。
る。
【図５】従来のコンバータの電流加算部の等価回路であ
る。
る。
１０ デジタル信号出力部 ２０ 電流加算型ＤＡＣ部 ３０ スリーステートバッファ部 ３１ スリーステートバッファ回路 ３２ スリーステートバッファ回路 ３３ スリーステートバッファ回路 ３４ スリーステートバッファ回路 ３５ 電源 ４０ アナログ変換抵抗素子部 ４１ 抵抗素子 ４２ 抵抗素子 ４３ 抵抗素子 ４４ 抵抗素子 ５０ アナログ信号入力部 ６０ スキュー調整用ディレー制御部 ６１ スキュー調整用ディレー制御回路 ６２ スキュー調整用ディレー制御回路 ６３ スキュー調整用ディレー制御回路 ６４ スキュー調整用ディレー制御回路
Claims (8)
- 【請求項１】 駆動回路の複数のデジタル信号出力端子
からそれぞれ出力されるデジタル信号をそれぞれ異なる
抵抗素子に接続し、個々の前記抵抗素子に流れる電流を
加算しアナログ信号に変換する電流加算型ＤＡＣにおい
て、前記駆動回路の複数のデジタル信号出力端子から出
力される前記デジタル信号をそれぞれ異なるスリーステ
ートバッファを介して前記抵抗素子に接続することを特
徴とする電流加算型ＤＡＣ。 - 【請求項２】 駆動回路の複数のデジタル信号出力端子
からそれぞれ出力されるデジタル信号をそれぞれ異なる
抵抗素子に接続し、個々の前記抵抗素子に流れる電流を
加算しアナログ信号に変換する電流加算型ＤＡＣにおい
て、前記駆動回路の複数のデジタル信号出力端子から出
力される前記デジタル信号をそれぞれ異なるスリーステ
ートバッファの制御端子に入力し、前記制御端子に入力
する複数の前記デジタル信号の内、論理レベル「１」の
デジタル信号が入力される前記スリーステートバッファ
を介して前記抵抗素子に流れる電流が他の前記抵抗素子
を介して前記駆動回路の前記デジタル信号出力端子へ流
れ込むことを阻止することを特徴とする電流加算型ＤＡ
Ｃ。 - 【請求項３】 駆動回路の複数のデジタル信号出力端子
からそれぞれ出力されるデジタル信号をそれぞれ異なる
抵抗素子に接続し、個々の前記抵抗素子に流れる電流を
加算しアナログ信号に変換する電流加算型ＤＡＣにおい
て、前記駆動回路の複数のデジタル信号出力端子から出
力される前記デジタル信号をそれぞれ異なるスリーステ
ートバッファの制御端子に入力し、前記制御端子に入力
する複数の前記デジタル信号の内、論理レベル「０」の
デジタル信号が入力される前記スリーステートバッファ
を介して前記抵抗素子に流れる電流が他の前記抵抗素子
を介して前記駆動回路の前記デジタル信号出力端子へ流
れ込むことを阻止することを特徴とする電流加算型ＤＡ
Ｃ。 - 【請求項４】 駆動回路の複数のデジタル信号出力端子
からそれぞれ出力されるデジタル信号をそれぞれ異なる
抵抗素子に接続し、個々の前記抵抗素子に流れる電流を
加算しアナログ信号に変換する電流加算型ＤＡＣにおい
て、前記駆動回路の複数のデジタル信号出力端子から出
力される前記デジタル信号をそれぞれ異なるスリーステ
ートバッファの制御端子に入力し、前記制御端子に入力
する複数の前記デジタル信号の内、論理レベル「０」の
デジタル信号が入力される前記スリーステートバッファ
の出力をハイインピーダンス状態に維持することを特徴
とする電流加算型ＤＡＣ。 - 【請求項５】 駆動回路の複数のデジタル信号出力端子
からそれぞれ出力されるデジタル信号をそれぞれ異なる
抵抗素子に接続し、個々の前記抵抗素子に流れる電流を
加算しアナログ信号に変換する電流加算型ＤＡＣにおい
て、前記駆動回路の複数のデジタル信号出力端子から出
力される前記デジタル信号をそれぞれ異なるスリーステ
ートバッファの制御端子に入力し、前記制御端子に入力
する複数の前記デジタル信号の内、論理レベル「１」の
デジタル信号が入力される前記スリーステートバッファ
の出力をハイインピーダンス状態に維持することを特徴
とする電流加算型ＤＡＣ。 - 【請求項６】 駆動回路の複数のデジタル信号出力端子
からそれぞれ出力されるデジタル信号をそれぞれ異なる
抵抗素子に接続し、個々の前記抵抗素子に流れる電流を
加算しアナログ信号に変換する電流加算型ＤＡＣにおい
て、前記駆動回路の複数のデジタル信号出力端子から出
力される前記デジタル信号をそれぞれ異なるスリーステ
ートバッファの制御端子に入力すると共にデータ入力端
子に所定の電源を接続し、前記制御端子に入力する前記
デジタル信号が論理レベル「１」のときは論理レベル
「１」のデジタル信号を出力し、前記制御端子に入力す
る前記デジタル信号が論理レベル「０」のときは出力端
子をハイインピーダンス状態に維持することを特徴とす
る電流加算型ＤＡＣ。 - 【請求項７】 駆動回路の複数のデジタル信号出力端子
からそれぞれ出力されるデジタル信号をそれぞれ異なる
抵抗素子に接続し、個々の前記抵抗素子に流れる電流を
加算しアナログ信号に変換する電流加算型ＤＡＣにおい
て、前記駆動回路の複数のデジタル信号出力端子から出
力される前記デジタル信号をそれぞれ異なるスキュー調
整回路に入力して前記デジタル信号相互間のスキューを
調整し、個々の前記スキュー調整回路が出力するスキュ
ー調整されたデジタル信号をそれぞれ異なるスリーステ
ートバッファの制御端子に入力すると共にデータ入力端
子に所定の電源を接続し、前記制御端子に入力する前記
デジタル信号が論理レベル「１」のときは論理レベル
「１」のデジタル信号を出力し、前記制御端子に入力す
る前記デジタル信号が論理レベル「０」のときは出力端
子をハイインピーダンス状態に維持することを特徴とす
る電流加算型ＤＡＣ。 - 【請求項８】 前記スキュー調整回路は、前記駆動回路
が出力する複数の前記デジタル信号の位相を合わせるた
めの遅延回路を有することを特徴とする請求項７記載の
電流加算型ＤＡＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181880A JP2002009622A (ja) | 2000-06-16 | 2000-06-16 | 電流加算型ｄａｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181880A JP2002009622A (ja) | 2000-06-16 | 2000-06-16 | 電流加算型ｄａｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009622A true JP2002009622A (ja) | 2002-01-11 |
Family
ID=18682740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000181880A Pending JP2002009622A (ja) | 2000-06-16 | 2000-06-16 | 電流加算型ｄａｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002009622A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102055478A (zh) * | 2009-11-04 | 2011-05-11 | 联发科技股份有限公司 | 三态电流数模转换装置及其减少电流消耗的方法 |
| JP2012178817A (ja) * | 2011-01-31 | 2012-09-13 | Sony Corp | 電圧発生回路、共振回路、通信装置、通信システム、ワイヤレス充電システム、電源装置、及び、電子機器 |
| JP2013539952A (ja) * | 2010-10-14 | 2013-10-28 | 日本テキサス・インスツルメンツ株式会社 | ３レベルｄａｃ要素を有するパイプラインａｄｃ |
-
2000
- 2000-06-16 JP JP2000181880A patent/JP2002009622A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102055478A (zh) * | 2009-11-04 | 2011-05-11 | 联发科技股份有限公司 | 三态电流数模转换装置及其减少电流消耗的方法 |
| JP2013539952A (ja) * | 2010-10-14 | 2013-10-28 | 日本テキサス・インスツルメンツ株式会社 | ３レベルｄａｃ要素を有するパイプラインａｄｃ |
| JP2012178817A (ja) * | 2011-01-31 | 2012-09-13 | Sony Corp | 電圧発生回路、共振回路、通信装置、通信システム、ワイヤレス充電システム、電源装置、及び、電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6204789B1 (en) | Variable resistor circuit and a digital-to-analog converter | |
| US6362765B2 (en) | D/A converter | |
| US6922074B2 (en) | ASIC architecture for active-compensation of a programmable impedance I/O | |
| US6747583B2 (en) | Compensating circuit for use in a switch circuit comprising scaled current steering switches, a switch circuit comprising the compensating circuit, and a method for minimising time-skew in switching scaled current steering switches | |
| US6639456B2 (en) | Current mirror and method for operating a current mirror | |
| JP2000228630A (ja) | デルタシグマ方式ｄ／ａ変換器 | |
| JP2002009622A (ja) | 電流加算型ｄａｃ | |
| EP2162989B1 (en) | Dac with data independent common mode dynamics | |
| EP0393728B1 (en) | Current switching digital-to-analog converter | |
| EP1769582B1 (en) | Current parking return to zero digital-to-analog converter | |
| US5745064A (en) | D/A conversion device having multiple D/A converters with substantially equal voltages supplied thereto | |
| US4942397A (en) | Elimination of linearity superposition error in digital-to-analog converters | |
| EP0221290A2 (en) | Dual latch architecture for reducing clock feedthrough in digital-to-analog converters | |
| JPH06268523A (ja) | Ｄ／ａ変換器 | |
| US7088274B2 (en) | Difference amplifier for digital-to-analog converter | |
| JP3161481B2 (ja) | インターリーブ方式のａ／ｄコンバータのオフセット補償回路 | |
| JP3256253B2 (ja) | パルス密度変調形ｄ／ａ変換回路 | |
| JPS596618A (ja) | 並列型アナログ・デイジタル変換器 | |
| JPH09148930A (ja) | オペアンプのオフセット電圧補正回路 | |
| US11183995B1 (en) | High-resolution digitally controlled delay line | |
| JP2000196451A (ja) | 半導体装置 | |
| JP3281468B2 (ja) | アナログ試験回路 | |
| JP2648007B2 (ja) | 遅延回路 | |
| JP3158282B2 (ja) | パルス信号発生回路 | |
| JPH10171550A (ja) | クロック回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031104 |