JP2000228630A - デルタシグマ方式ｄ／ａ変換器 - Google Patents
デルタシグマ方式ｄ／ａ変換器Info
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- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/464—Details of the digital/analogue conversion in the feedback path
Abstract
(57)【要約】 （修正有）
【課題】 デルタシグマ方式Ｄ／Ａ変換器において構成
する抵抗やコンデンサ等の素子数を減少させる。 【解決手段】 サーモメータコード変換部３、偶奇ビッ
ト切換部４によって量子化器１の発生する第１デジタル
信号の出力レベルを２等分またはそれに近い整数値の出
力レベルの第２、第３デジタル信号の出力レベルの和で
表されるように分割する。第１、第２加算器７、８はサ
ンプリング周期の前半の１／２周期に第２のデジタル信
号に対応したレベル信号、第３デジタル信号の反転信号
に対応した反転レベル信号を発生し、後半の１／２周期
に第３デジタル信号に対応したレベル信号、第２デジタ
ル信号の反転信号に対応した反転レベル信号を発生す
る。オペアンプ６はレベル信号から反転レベル信号を減
算して第１デジタル信号の出力レベルに対応するアナロ
グ信号を発生する。
する抵抗やコンデンサ等の素子数を減少させる。 【解決手段】 サーモメータコード変換部３、偶奇ビッ
ト切換部４によって量子化器１の発生する第１デジタル
信号の出力レベルを２等分またはそれに近い整数値の出
力レベルの第２、第３デジタル信号の出力レベルの和で
表されるように分割する。第１、第２加算器７、８はサ
ンプリング周期の前半の１／２周期に第２のデジタル信
号に対応したレベル信号、第３デジタル信号の反転信号
に対応した反転レベル信号を発生し、後半の１／２周期
に第３デジタル信号に対応したレベル信号、第２デジタ
ル信号の反転信号に対応した反転レベル信号を発生す
る。オペアンプ６はレベル信号から反転レベル信号を減
算して第１デジタル信号の出力レベルに対応するアナロ
グ信号を発生する。
Description
【０００１】
【発明の技術分野】本発明は高精度、高Ｓ／Ｎのデルタ
シグマ方式Ｄ／Ａ変換器に関するものであり、特に３以
上の量子化レベルを持つ量子化器の出力をアナログ量に
変換する構成に関するものである。
シグマ方式Ｄ／Ａ変換器に関するものであり、特に３以
上の量子化レベルを持つ量子化器の出力をアナログ量に
変換する構成に関するものである。
【０００２】
【従来の技術】現在、コンパクトディスク（ＣＤ）プレ
ーヤー等のデジタルオーディオ装置では、デルタシグマ
変調方式Ｄ／Ａ変換器を用いるものがある。これは、Ｃ
Ｄから読み出される多ビットデジタル信号をオーバーサ
ンプリングし、マルチレベルのデジタル信号に変換し、
このデジタル信号をＤ／Ａ変換するものである。例え
ば、図７に示すように、多ビットデジタル信号を受ける
ノイズシェーパ演算を行い後述の量子化器より発生する
量子化雑音の低周波成分をキャンセルするノイズシェー
パ演算器Ｘ１と、ノイズシェーパ演算器Ｘ１に含まれて
おり、入力を複数のレベルと比較してマルチレベル量子
化する量子化器Ｘ２と、量子化器からの出力をＤ／Ａ変
換を行うためのローカルＤ／Ａ変換器Ｘ３とからなる。
ノイズシェーパ演算器としては、例えば、図８に示すよ
うな３次ノイズシェーパ演算器があり、乗算器Ｙ１、Ｙ
２、遅延回路Ｙ３、Ｙ４、Ｙ５、加算器Ｙ６、Ｙ７から
なる。遅延回路Ｙ３、Ｙ４、Ｙ５はそれぞれ１サンプル
周期の遅延を有し、順次縦列に接続されている。入力さ
れた多ビットデジタル信号は加算器Ｙ６で、遅延回路Ｙ
５の出力と、乗算器Ｙ１、Ｙ２を介してそれぞれ係数
３、−３を乗算された遅延回路Ｙ３、Ｙ４の出力と加算
され、量子化器Ｘ２に出力される。量子化器の出力は加
算器Ｙ７でその入力から減算され、遅延回路Ｙ３の入力
となっている。なお、図８では２２ビットのデジタル信
号を入力とし、１１レベルのデジタル信号に変換するも
のを示してある。
ーヤー等のデジタルオーディオ装置では、デルタシグマ
変調方式Ｄ／Ａ変換器を用いるものがある。これは、Ｃ
Ｄから読み出される多ビットデジタル信号をオーバーサ
ンプリングし、マルチレベルのデジタル信号に変換し、
このデジタル信号をＤ／Ａ変換するものである。例え
ば、図７に示すように、多ビットデジタル信号を受ける
ノイズシェーパ演算を行い後述の量子化器より発生する
量子化雑音の低周波成分をキャンセルするノイズシェー
パ演算器Ｘ１と、ノイズシェーパ演算器Ｘ１に含まれて
おり、入力を複数のレベルと比較してマルチレベル量子
化する量子化器Ｘ２と、量子化器からの出力をＤ／Ａ変
換を行うためのローカルＤ／Ａ変換器Ｘ３とからなる。
ノイズシェーパ演算器としては、例えば、図８に示すよ
うな３次ノイズシェーパ演算器があり、乗算器Ｙ１、Ｙ
２、遅延回路Ｙ３、Ｙ４、Ｙ５、加算器Ｙ６、Ｙ７から
なる。遅延回路Ｙ３、Ｙ４、Ｙ５はそれぞれ１サンプル
周期の遅延を有し、順次縦列に接続されている。入力さ
れた多ビットデジタル信号は加算器Ｙ６で、遅延回路Ｙ
５の出力と、乗算器Ｙ１、Ｙ２を介してそれぞれ係数
３、−３を乗算された遅延回路Ｙ３、Ｙ４の出力と加算
され、量子化器Ｘ２に出力される。量子化器の出力は加
算器Ｙ７でその入力から減算され、遅延回路Ｙ３の入力
となっている。なお、図８では２２ビットのデジタル信
号を入力とし、１１レベルのデジタル信号に変換するも
のを示してある。
【０００３】デルタシグマ変調方式Ｄ／Ａ変換器におい
て、高精度・高Ｓ／Ｎ化するには、ノイズシェーパ演算
器の次数、サンプリング周波数、量子化器のレベル数を
増加することが理論上必要である。ノイズシェーパ演算
器の次数を上げることは、すなわち、ノイズシェーパ演
算器を構成する積分器、乗算器、遅延回路の組を増加さ
せ、回路量の増大を招く。また、むやみに次数を大きく
しても逆に高周波数域の雑音を増大させる。サンプリン
グ周波数にしても、デジタルオーディオ装置のシステム
クロック周波数を上げることとなるが、これとともにク
ロックジッタに弱くなるので限界がある。また、コスト
アップは他ならず、消費電力の上昇、アナログオーディ
オ回路系への干渉ノイズの発生の恐れを招く。このた
め、量子化器のレベル数を増加することが不可欠であ
る。
て、高精度・高Ｓ／Ｎ化するには、ノイズシェーパ演算
器の次数、サンプリング周波数、量子化器のレベル数を
増加することが理論上必要である。ノイズシェーパ演算
器の次数を上げることは、すなわち、ノイズシェーパ演
算器を構成する積分器、乗算器、遅延回路の組を増加さ
せ、回路量の増大を招く。また、むやみに次数を大きく
しても逆に高周波数域の雑音を増大させる。サンプリン
グ周波数にしても、デジタルオーディオ装置のシステム
クロック周波数を上げることとなるが、これとともにク
ロックジッタに弱くなるので限界がある。また、コスト
アップは他ならず、消費電力の上昇、アナログオーディ
オ回路系への干渉ノイズの発生の恐れを招く。このた
め、量子化器のレベル数を増加することが不可欠であ
る。
【０００４】デルタシグマ変調方式におけるローカルＤ
／Ａ変換器は、量子化器の出力レベル数に応じて、たか
だか数１０レベル程度の少ない分解能しか持っていな
い。しかし、その各々のレベル値の精度については、非
常に高い相対精度が要求されている。例えば、１６ビッ
トを越える精度が要求されるような場合、Ｄ／Ａ変換用
の変換エレメントとして単に抵抗やコンデンサ等を並べ
ただけでは、Ｄ／Ａ変換器のＩＣの製造に用いられる半
導体プロセスに起因する各変換エレメントの相対ばらつ
きのため、この相対精度に対する厳しい要求を満たすこ
とは出来ない。そのため、単に量子化器のレベル数を増
加させるだけでなくＰＷＭ（パルス幅変調）方式やＤＥ
Ｍ（ダイナミック・エレメント・マッチング）方式のロ
ーカルＤ／Ａ変換器が用いられている。
／Ａ変換器は、量子化器の出力レベル数に応じて、たか
だか数１０レベル程度の少ない分解能しか持っていな
い。しかし、その各々のレベル値の精度については、非
常に高い相対精度が要求されている。例えば、１６ビッ
トを越える精度が要求されるような場合、Ｄ／Ａ変換用
の変換エレメントとして単に抵抗やコンデンサ等を並べ
ただけでは、Ｄ／Ａ変換器のＩＣの製造に用いられる半
導体プロセスに起因する各変換エレメントの相対ばらつ
きのため、この相対精度に対する厳しい要求を満たすこ
とは出来ない。そのため、単に量子化器のレベル数を増
加させるだけでなくＰＷＭ（パルス幅変調）方式やＤＥ
Ｍ（ダイナミック・エレメント・マッチング）方式のロ
ーカルＤ／Ａ変換器が用いられている。
【０００５】ＰＷＭ方式のものでは、１サンプル期間内
のパルス幅を変えることにより複数のレベルを表現する
方式であり、主として時間軸方向のクロック精度によっ
て変換精度が決定される。このため、ＩＣ等の製造誤差
によって変換精度が影響されることが少なく、高い精度
を簡単に実現できるという特徴を持っている。その反
面、サンプリング周波数の数倍以上の高いシステムクロ
ックを必要とする。また、そのクロックのジッタによ
り、変換精度が大きく影響されるという欠点を持ってい
る。
のパルス幅を変えることにより複数のレベルを表現する
方式であり、主として時間軸方向のクロック精度によっ
て変換精度が決定される。このため、ＩＣ等の製造誤差
によって変換精度が影響されることが少なく、高い精度
を簡単に実現できるという特徴を持っている。その反
面、サンプリング周波数の数倍以上の高いシステムクロ
ックを必要とする。また、そのクロックのジッタによ
り、変換精度が大きく影響されるという欠点を持ってい
る。
【０００６】ＤＥＭ方式は、量子化器の出力レベルに対
応し、抵抗やコンデンサ等からなる同一変換能力の複数
の変換エレメントを持ったＤ／Ａ変換器である。具体的
には図７に示すように、量子化器Ｘ２の出力レベル数Ｎ
に応じたＮ個の出力を有するＤＥＭ変換器３０、変換エ
レメントとしての同一抵抗値の２Ｎ個の抵抗ｒ１〜ｒ１
２、反転部３１、オペアンプ３２からなり、ＤＥＭ変換
器３０によって量子化器Ｘ２の出力レベルに応じた数の
抵抗ｒ１〜ｒＮ、ｒ’１〜ｒ’Ｎに選択的に電流（単位
量）を供給し、各抵抗に供給される単位量をアナログ加
算してオペアンプ３２に入力し、量子化器Ｘ２の出力レ
ベルに応じたアナログ出力を発生させる。これはＰＷＭ
方式とは違ってサンプリング周波数以上の変換クロック
を必要としない。この方式は、抵抗やコンデンサ等のア
ナログ的な変換エレメントを複数もっているため、各エ
レメントの相対的なばらつきの影響を受けて変換精度が
悪くなってしまう。ＤＥＭ方式では、各エレメントを順
番に使用して、平均して全てのエレメントが同じ時間だ
け使用する。これにより、変換エレメントの相対ばらつ
きによって発生する雑音成分を高周波数域に追いやり、
実際に使用される低周波数成分については高い変換精度
を実現している。
応し、抵抗やコンデンサ等からなる同一変換能力の複数
の変換エレメントを持ったＤ／Ａ変換器である。具体的
には図７に示すように、量子化器Ｘ２の出力レベル数Ｎ
に応じたＮ個の出力を有するＤＥＭ変換器３０、変換エ
レメントとしての同一抵抗値の２Ｎ個の抵抗ｒ１〜ｒ１
２、反転部３１、オペアンプ３２からなり、ＤＥＭ変換
器３０によって量子化器Ｘ２の出力レベルに応じた数の
抵抗ｒ１〜ｒＮ、ｒ’１〜ｒ’Ｎに選択的に電流（単位
量）を供給し、各抵抗に供給される単位量をアナログ加
算してオペアンプ３２に入力し、量子化器Ｘ２の出力レ
ベルに応じたアナログ出力を発生させる。これはＰＷＭ
方式とは違ってサンプリング周波数以上の変換クロック
を必要としない。この方式は、抵抗やコンデンサ等のア
ナログ的な変換エレメントを複数もっているため、各エ
レメントの相対的なばらつきの影響を受けて変換精度が
悪くなってしまう。ＤＥＭ方式では、各エレメントを順
番に使用して、平均して全てのエレメントが同じ時間だ
け使用する。これにより、変換エレメントの相対ばらつ
きによって発生する雑音成分を高周波数域に追いやり、
実際に使用される低周波数成分については高い変換精度
を実現している。
【０００７】
【発明が解決しようとする課題】しかしながら、ＤＥＭ
方式の欠点は抵抗やコンデンサ等の変換エレメントを多
く使用するため、ＩＣのチップ面積が増大してしまい、
その結果コストアップを招くことである。さらに、一般
的には電源ハム等の直流成分のノイズをキャンセルする
ために、図７に示すようにオペアンプ３２の正相入力、
逆相入力に互いにレベル反転した入力を与える差動方式
を取っており、必要とされる変換エレメントの数は量子
化レベル数Ｎの２倍となっていた。
方式の欠点は抵抗やコンデンサ等の変換エレメントを多
く使用するため、ＩＣのチップ面積が増大してしまい、
その結果コストアップを招くことである。さらに、一般
的には電源ハム等の直流成分のノイズをキャンセルする
ために、図７に示すようにオペアンプ３２の正相入力、
逆相入力に互いにレベル反転した入力を与える差動方式
を取っており、必要とされる変換エレメントの数は量子
化レベル数Ｎの２倍となっていた。
【０００８】
【課題を解決するための手段】そこで、本発明では、量
子化器のサンプリング周期を前半の１／２周期、後半の
１／２周期に分け、量子化器の出力レベルをその２等分
またはそれに近い整数値の出力レベルの第２、第３のデ
ジタル信号の出力レベルの和で表されるように分割し、
サンプリング周期の前半の１／２周期に第２のデジタル
信号に対応したレベル信号より第３のデジタル信号の反
転信号に対応した反転レベル信号を減算し、後半の１／
２周期に第３のデジタル信号に対応したレベル信号より
第２のデジタル信号の反転信号に対応した反転レベル信
号を減算してアナログ信号を発生する。これによって、
サンプリング周波数の２倍のクロックを使用するのみ
で、従来のＤＥＭ方式と比較して変換エレメントを構成
する抵抗やコンデンサ等の素子数を１／２に減少させ
る。言い換えれば、従来の素子数をそのままに高精度の
Ｄ／Ａ変換器を提供するものである。
子化器のサンプリング周期を前半の１／２周期、後半の
１／２周期に分け、量子化器の出力レベルをその２等分
またはそれに近い整数値の出力レベルの第２、第３のデ
ジタル信号の出力レベルの和で表されるように分割し、
サンプリング周期の前半の１／２周期に第２のデジタル
信号に対応したレベル信号より第３のデジタル信号の反
転信号に対応した反転レベル信号を減算し、後半の１／
２周期に第３のデジタル信号に対応したレベル信号より
第２のデジタル信号の反転信号に対応した反転レベル信
号を減算してアナログ信号を発生する。これによって、
サンプリング周波数の２倍のクロックを使用するのみ
で、従来のＤＥＭ方式と比較して変換エレメントを構成
する抵抗やコンデンサ等の素子数を１／２に減少させ
る。言い換えれば、従来の素子数をそのままに高精度の
Ｄ／Ａ変換器を提供するものである。
【０００９】
【発明の実施の形態】本発明では、所定のサンプリング
周期で、複数出力レベルの第１のデジタル信号を発生す
るものであり、出力レベルの数はＮ（３以上の整数）で
ある量子化器と、上記量子化器より発生する量子化雑音
の低周波成分をキャンセルするノイズシェーパ演算器
と、上記第１のデジタル信号をその出力レベルの２等分
またはそれに近い整数値の出力レベルを示す第２、第３
のデジタル信号の出力レベルの和で表されるように分割
する分割器と、上記サンプリング周期の前半の１／２周
期に第２のデジタル信号に対応したレベル信号より第３
のデジタル信号に対応したレベル信号を反転した反転レ
ベル信号を減算し、後半の１／２周期に第３のデジタル
信号に対応したレベル信号より第２のデジタル信号に対
応したレベル信号を反転した反転レベル信号を減算して
量子化器の出力レベルに対応したアナログ信号を発生す
る差動増幅器とを備えるデルタシグマ方式Ｄ／Ａ変換器
を構成する。
周期で、複数出力レベルの第１のデジタル信号を発生す
るものであり、出力レベルの数はＮ（３以上の整数）で
ある量子化器と、上記量子化器より発生する量子化雑音
の低周波成分をキャンセルするノイズシェーパ演算器
と、上記第１のデジタル信号をその出力レベルの２等分
またはそれに近い整数値の出力レベルを示す第２、第３
のデジタル信号の出力レベルの和で表されるように分割
する分割器と、上記サンプリング周期の前半の１／２周
期に第２のデジタル信号に対応したレベル信号より第３
のデジタル信号に対応したレベル信号を反転した反転レ
ベル信号を減算し、後半の１／２周期に第３のデジタル
信号に対応したレベル信号より第２のデジタル信号に対
応したレベル信号を反転した反転レベル信号を減算して
量子化器の出力レベルに対応したアナログ信号を発生す
る差動増幅器とを備えるデルタシグマ方式Ｄ／Ａ変換器
を構成する。
【００１０】上記第１のデジタル信号の出力レベルをＱ
（Ｑは０以上、（Ｎ−１）の整数）とすれば、上記分割
器は、Ｑが偶数の場合は第２、第３のデジタル信号の出
力レベルＡ、Ｂを共にＱ／２とし、Ｑが奇数の場合は第
２、第３のデジタル信号の出力レベルＡ、Ｂをそれぞれ
（Ｑ＋１）／２、（Ｑ−１）／２とするように第１のデ
ジタル信号を分割することが好ましい。
（Ｑは０以上、（Ｎ−１）の整数）とすれば、上記分割
器は、Ｑが偶数の場合は第２、第３のデジタル信号の出
力レベルＡ、Ｂを共にＱ／２とし、Ｑが奇数の場合は第
２、第３のデジタル信号の出力レベルＡ、Ｂをそれぞれ
（Ｑ＋１）／２、（Ｑ−１）／２とするように第１のデ
ジタル信号を分割することが好ましい。
【００１１】また、互いに等価な重み付けをされたＬ
（Ｌは（Ｎ−１）／２以上の整数）個の変換エレメント
を有し、上記前半の１／２周期に上記第２のデジタル信
号を受けて当該第２のデジタル信号レベルＡに対応した
Ａ個の上記変換エレメントに単位量を与えて当該単位量
をアナログ加算して上記第２のデジタル信号に対応した
上記レベル信号を発生し、上記後半の１／２周期に上記
第３のデジタル信号を受けて当該第３のデジタル信号の
レベルＢに対応したＢ個の上記変換エレメントに単位量
を与えて当該単位量を加算して上記第３のデジタル信号
に対応した上記レベル信号を発生する第１の加算器と、
互いに等価な重み付けをされたＬ個の変換エレメントを
有し、上記前半の１／２周期に上記第３のデジタル信号
を受けて当該第３のデジタル信号のレベルＢに対応して
（Ｌ−Ｂ）個の上記変換エレメントに単位量を与えて当
該単位量をアナログ加算して上記第３のデジタル信号に
対応した上記反転レベル信号を発生し、上記後半の１／
２周期に上記第２のデジタル信号を受けて当該第２のデ
ジタル信号のレベルＡに対応して（Ｌ−Ａ）個の上記変
換エレメントに単位量を与えて当該単位量をアナログ加
算して上記第２のデジタル信号に対応した上記反転レベ
ル信号を発生する第２の加算器とを備えることも好まし
い。
（Ｌは（Ｎ−１）／２以上の整数）個の変換エレメント
を有し、上記前半の１／２周期に上記第２のデジタル信
号を受けて当該第２のデジタル信号レベルＡに対応した
Ａ個の上記変換エレメントに単位量を与えて当該単位量
をアナログ加算して上記第２のデジタル信号に対応した
上記レベル信号を発生し、上記後半の１／２周期に上記
第３のデジタル信号を受けて当該第３のデジタル信号の
レベルＢに対応したＢ個の上記変換エレメントに単位量
を与えて当該単位量を加算して上記第３のデジタル信号
に対応した上記レベル信号を発生する第１の加算器と、
互いに等価な重み付けをされたＬ個の変換エレメントを
有し、上記前半の１／２周期に上記第３のデジタル信号
を受けて当該第３のデジタル信号のレベルＢに対応して
（Ｌ−Ｂ）個の上記変換エレメントに単位量を与えて当
該単位量をアナログ加算して上記第３のデジタル信号に
対応した上記反転レベル信号を発生し、上記後半の１／
２周期に上記第２のデジタル信号を受けて当該第２のデ
ジタル信号のレベルＡに対応して（Ｌ−Ａ）個の上記変
換エレメントに単位量を与えて当該単位量をアナログ加
算して上記第２のデジタル信号に対応した上記反転レベ
ル信号を発生する第２の加算器とを備えることも好まし
い。
【００１２】
【実施例】次に本発明の一実施例のデルタシグマ方式Ｄ
／Ａ変換器について説明する。まず、図１を参照しなが
ら、本例の構成について説明する。同図において１は量
子化器、２はノイズシェーパ演算器であり、これらは従
来より用いられているものと同様の構成、例えば図８に
示すようなのものである。なお、３次のノイズシェーパ
演算器に限らず、２次のノイズシェーパ演算器でも良い
し、量子化器の出力レベル数も１１レベルに限らず、３
レベル以上のものであればよい。以降、便宜上本例で
は、量子化器１の出力レベル数Ｎを８として説明する。
ノイズシェーパ演算器２は複数ビット構成のデジタル信
号を受け、所定のサンプリング周期Ｔでノイズシェーパ
演算を行って量子化器１より発生する量子化雑音の低周
波成分をキャンセルする。量子化器１はノイズシェーパ
演算出力を所定のサンプリング周期で量子化し、複数出
力レベルの第１のデジタル信号を発生する。
／Ａ変換器について説明する。まず、図１を参照しなが
ら、本例の構成について説明する。同図において１は量
子化器、２はノイズシェーパ演算器であり、これらは従
来より用いられているものと同様の構成、例えば図８に
示すようなのものである。なお、３次のノイズシェーパ
演算器に限らず、２次のノイズシェーパ演算器でも良い
し、量子化器の出力レベル数も１１レベルに限らず、３
レベル以上のものであればよい。以降、便宜上本例で
は、量子化器１の出力レベル数Ｎを８として説明する。
ノイズシェーパ演算器２は複数ビット構成のデジタル信
号を受け、所定のサンプリング周期Ｔでノイズシェーパ
演算を行って量子化器１より発生する量子化雑音の低周
波成分をキャンセルする。量子化器１はノイズシェーパ
演算出力を所定のサンプリング周期で量子化し、複数出
力レベルの第１のデジタル信号を発生する。
【００１３】３はサーモメータコード変換部であり、量
子化器１の出力レベル数Ｎと同じＮ（本例では、Ｎ＝
８）個の出力端子ＳＢ１〜ＳＢ８を有し、量子化器１よ
り入力される出力レベルＱに応じてＱ個の出力を選択し
“１”とする。図２に示すように、量子化器１の出力レ
ベルＱに対応するバイナリーコード００１〜１１１に対
応して、出力端子ＳＢ１〜ＳＢ７を順次“１”とする。
例えば、バイナリーコード００１では出力端子ＳＢ１が
“１”、０１０では出力端子ＳＢ１、ＳＢ２が“１”と
なる。なお、出力端子ＳＢ８は常に“０”とする。
子化器１の出力レベル数Ｎと同じＮ（本例では、Ｎ＝
８）個の出力端子ＳＢ１〜ＳＢ８を有し、量子化器１よ
り入力される出力レベルＱに応じてＱ個の出力を選択し
“１”とする。図２に示すように、量子化器１の出力レ
ベルＱに対応するバイナリーコード００１〜１１１に対
応して、出力端子ＳＢ１〜ＳＢ７を順次“１”とする。
例えば、バイナリーコード００１では出力端子ＳＢ１が
“１”、０１０では出力端子ＳＢ１、ＳＢ２が“１”と
なる。なお、出力端子ＳＢ８は常に“０”とする。
【００１４】４は偶奇ビット切換部であり、出力端子Ｐ
１〜Ｐ４及びＮ１〜Ｎ４を備える。初期状態では、出力
端子Ｐ１、Ｎ１、Ｐ２、Ｎ２、Ｐ３、Ｎ３、Ｐ４はそれ
ぞれ出力端子ＳＢ１〜ＳＢ８からの出力をそのままに出
力する。偶奇ビット切換部４はサンプリング周期の１／
２周期毎に反転される切換信号に応じて、出力端子ＳＢ
１〜ＳＢ８からの出力の偶奇ビットを入れ換えて出力す
る。この入れ替えは、例えば、切り換え信号が“１”の
ときは入力、出力の対応は初期状態のままに、“０”の
ときは出力端子Ｐ１と出力端子Ｎ１とに対する入力信号
を入れ替え、出力端子Ｐ２と出力端子Ｎ２とに対する入
力信号を入れ替え、出力端子Ｐ３と出力端子Ｎ３とに対
する入力信号を入れ替え、出力端子Ｐ４と出力端子Ｎ４
とに対する入力信号を入れ替える。これによってサンプ
リング周期の１／２周期毎に、出力端子Ｐ１〜Ｐ４、出
力端子Ｎ１〜Ｎ４からは出力レベルＱの２等分またはそ
れに近い整数値の出力レベルを示す第２のデジタル信
号、第３のデジタル信号が交互に発生する。
１〜Ｐ４及びＮ１〜Ｎ４を備える。初期状態では、出力
端子Ｐ１、Ｎ１、Ｐ２、Ｎ２、Ｐ３、Ｎ３、Ｐ４はそれ
ぞれ出力端子ＳＢ１〜ＳＢ８からの出力をそのままに出
力する。偶奇ビット切換部４はサンプリング周期の１／
２周期毎に反転される切換信号に応じて、出力端子ＳＢ
１〜ＳＢ８からの出力の偶奇ビットを入れ換えて出力す
る。この入れ替えは、例えば、切り換え信号が“１”の
ときは入力、出力の対応は初期状態のままに、“０”の
ときは出力端子Ｐ１と出力端子Ｎ１とに対する入力信号
を入れ替え、出力端子Ｐ２と出力端子Ｎ２とに対する入
力信号を入れ替え、出力端子Ｐ３と出力端子Ｎ３とに対
する入力信号を入れ替え、出力端子Ｐ４と出力端子Ｎ４
とに対する入力信号を入れ替える。これによってサンプ
リング周期の１／２周期毎に、出力端子Ｐ１〜Ｐ４、出
力端子Ｎ１〜Ｎ４からは出力レベルＱの２等分またはそ
れに近い整数値の出力レベルを示す第２のデジタル信
号、第３のデジタル信号が交互に発生する。
【００１５】ＲＰ１〜ＲＰ４、ＲＮ１〜ＲＮ４は変換エ
レメントとしての抵抗であり、互いに同一の抵抗値を有
し、互いに等価な重み付けされたものてある。なお、変
換エレメントとしては抵抗に限らずコンデンサを用いて
も良い。５は反転部であり、６は差動増幅器としてのオ
ペアンプである。抵抗ＲＰ１〜ＲＰ４はそれぞれ一方の
端子を偶奇ビット切換部４の出力端子Ｐ１〜Ｐ４に接続
し、他方の端子を互いに接続し、オペアンプ６の正相入
力に接続している。これにより、出力端子Ｐ１〜Ｐ４の
“１”に応じて各抵抗にには単位量として所定の電流が
供給され、これら単位量が加算されてオペアンプ６の正
相入力に与えられる。この単位量の加算値によって第２
または第３のデジタル信号に対応するレベル信号が与え
られる。抵抗ＲＮ１〜ＲＮ４はそれぞれ一方の端子に反
転部５を介して偶奇ビット切換部４の出力端子Ｎ〜Ｎ４
に接続し、他方の端子を互いに接続し、オペアンプ６の
逆相入力に接続している。これにより、出力端子Ｎ１〜
Ｎ４の“０”に応じて各抵抗に単位量として所定の電流
が供給され、これらの加算値によって第２または第３の
デジタル信号に対応するレベル信号を反転した反転レベ
ル信号が与えられ、オペアンプ６の逆相入力に印加され
る。すなわち、抵抗ＲＰ１〜ＲＰ４によって第１の加算
器７が構成され、反転部５及び抵抗ＲＮ１〜ＲＮ４によ
っては第２の加算器８が構成される。第１、第２の加算
器７、８はそれぞれＬ＝４個の変換エレメントを有す
る。第１の加算器７は第２、第３のデジタル信号の出力
レベル値Ａ、Ｂに応じてサンプリング周期の前半でＡ
個、後半でＢ個の単位量を加算し、第２の加算器８は前
半で（Ｌ−Ｂ）個、後半で（Ｌ−Ａ）個の単位量を加算
する。オペアンプ６はレベル信号から反転レベル信号を
減算して量子化器１の出力レベルに対応したアナログ信
号を発生する。
レメントとしての抵抗であり、互いに同一の抵抗値を有
し、互いに等価な重み付けされたものてある。なお、変
換エレメントとしては抵抗に限らずコンデンサを用いて
も良い。５は反転部であり、６は差動増幅器としてのオ
ペアンプである。抵抗ＲＰ１〜ＲＰ４はそれぞれ一方の
端子を偶奇ビット切換部４の出力端子Ｐ１〜Ｐ４に接続
し、他方の端子を互いに接続し、オペアンプ６の正相入
力に接続している。これにより、出力端子Ｐ１〜Ｐ４の
“１”に応じて各抵抗にには単位量として所定の電流が
供給され、これら単位量が加算されてオペアンプ６の正
相入力に与えられる。この単位量の加算値によって第２
または第３のデジタル信号に対応するレベル信号が与え
られる。抵抗ＲＮ１〜ＲＮ４はそれぞれ一方の端子に反
転部５を介して偶奇ビット切換部４の出力端子Ｎ〜Ｎ４
に接続し、他方の端子を互いに接続し、オペアンプ６の
逆相入力に接続している。これにより、出力端子Ｎ１〜
Ｎ４の“０”に応じて各抵抗に単位量として所定の電流
が供給され、これらの加算値によって第２または第３の
デジタル信号に対応するレベル信号を反転した反転レベ
ル信号が与えられ、オペアンプ６の逆相入力に印加され
る。すなわち、抵抗ＲＰ１〜ＲＰ４によって第１の加算
器７が構成され、反転部５及び抵抗ＲＮ１〜ＲＮ４によ
っては第２の加算器８が構成される。第１、第２の加算
器７、８はそれぞれＬ＝４個の変換エレメントを有す
る。第１の加算器７は第２、第３のデジタル信号の出力
レベル値Ａ、Ｂに応じてサンプリング周期の前半でＡ
個、後半でＢ個の単位量を加算し、第２の加算器８は前
半で（Ｌ−Ｂ）個、後半で（Ｌ−Ａ）個の単位量を加算
する。オペアンプ６はレベル信号から反転レベル信号を
減算して量子化器１の出力レベルに対応したアナログ信
号を発生する。
【００１６】次に本例の動作について説明する。第１〜
第８のサンプリング周期Ｔ〜８Ｔに量子化器１の出力レ
ベル、言い換えればサーモメータコードの出力値が０〜
７まで順次増加したとし、図３及び図４を参照しながら
本例の動作について説明する。図３はサーモメータコー
ド変換部３の出力値、偶奇ビット切替部４の出力端子Ｐ
１〜Ｐ４、Ｎ１〜Ｎ４それぞれの出力状態及びその加算
値ΣＰｉ、ΣＮｉを示してあり、半周期のオペアンプ６
のによるレベル信号から反転レベル信号を減算して得ら
れる加算値ΣＰｉ−ΣＮｉバーを示してあり、１周期に
わたるオペアンプ６によって加算される単位量の全加算
値を示してある。また、抵抗ＲＰ１〜ＲＰ４、ＲＮ１〜
ＲＮ４への単位量の供給状態をｏｎとして示している。
図４（ａ）には、第１の周期Ｔ〜第８の周期８Ｔにおけ
るオペアンプ６の正相入力に与えられるレベル信号を実
線＋として示してあり、逆相入力に与えられる反転レベ
ル信号を一点鎖線−で示してあり、同図（ｂ）にはオペ
アンプ６の出力するアナログ信号を示してある。
第８のサンプリング周期Ｔ〜８Ｔに量子化器１の出力レ
ベル、言い換えればサーモメータコードの出力値が０〜
７まで順次増加したとし、図３及び図４を参照しながら
本例の動作について説明する。図３はサーモメータコー
ド変換部３の出力値、偶奇ビット切替部４の出力端子Ｐ
１〜Ｐ４、Ｎ１〜Ｎ４それぞれの出力状態及びその加算
値ΣＰｉ、ΣＮｉを示してあり、半周期のオペアンプ６
のによるレベル信号から反転レベル信号を減算して得ら
れる加算値ΣＰｉ−ΣＮｉバーを示してあり、１周期に
わたるオペアンプ６によって加算される単位量の全加算
値を示してある。また、抵抗ＲＰ１〜ＲＰ４、ＲＮ１〜
ＲＮ４への単位量の供給状態をｏｎとして示している。
図４（ａ）には、第１の周期Ｔ〜第８の周期８Ｔにおけ
るオペアンプ６の正相入力に与えられるレベル信号を実
線＋として示してあり、逆相入力に与えられる反転レベ
ル信号を一点鎖線−で示してあり、同図（ｂ）にはオペ
アンプ６の出力するアナログ信号を示してある。
【００１７】まず、第１のサンプリング周期Ｔでは、量
子化器１の出力レベルは０であり、サーモメータコード
変換部３の出力端子ＳＢ１〜ＳＢ８は全て“０”であ
り、これらは周期の前半Ｔ１の間偶奇ビット切替部４の
出力端子Ｐ１、Ｎ１、Ｐ２、〜Ｎ４からそのまま出力さ
れる。図３に示すように出力端子Ｐ１、Ｎ１、Ｐ２、〜
Ｎ４は全て“０”になる。このため、出力端子Ｐ１、Ｐ
２、Ｐ３、Ｐ４からそれぞれ“０”、“０”、“０”、
“０”が出力されており、これらの加算値ΣＰｉが第２
のデジタル信号の出力レベルであり、ここでは出力レベ
ル０である。このため、第１の加算器７では０個の単位
量が加算される。すなわち、抵抗ＲＰ１〜ＲＰ４に単位
量の供給が行われておらず、これらの加算によるレベル
信号は図４（ａ）に示されるように０レベルとなる。ま
た、また、出力端子Ｎ１、Ｎ２、Ｎ３、Ｎ４からそれぞ
れ“０”、“０”、“０”、“０”が出力されており、
これらの加算値ΣＮｉが第３のデジタル信号の出力レベ
ルであり、ここでは出力レベル０である。このため、第
２の加算器８では、４個の単位量が加算されることとな
る。すなわち、出力端子Ｎ１、Ｎ２、Ｎ３、Ｎ４の状態
は反転部５により反転されて“１”となり、抵抗ＲＮ１
〜ＲＮ４の全てに単位量供給がなされ、これらの加算に
よるレベル信号は図４（ｂ）に示されるように０レベル
となる。これにより、オペアンプ６の加算値ΣＰｉ−Σ
Ｎｉバーは０レベルとなり、図４（ｂ）に示されるよう
に０レベルのアナログ信号が出力される。後半Ｔ２にお
いて、偶奇ビット切替部４によって偶奇ビット切り替え
が行われ、サーモメータコード変換部の出力端子ＳＢ１
〜ＳＢ８の出力はそれぞれ出力端子Ｎ１、Ｐ１、Ｎ２、
Ｐ２〜Ｎ４、Ｐ４から出力される。出力端子ＳＢ１〜Ｓ
Ｂ８の出力は全て“０”であるから、オペアンプ６から
出力されるアナログ信号は前半Ｔ１と同じく０レベルと
なる。
子化器１の出力レベルは０であり、サーモメータコード
変換部３の出力端子ＳＢ１〜ＳＢ８は全て“０”であ
り、これらは周期の前半Ｔ１の間偶奇ビット切替部４の
出力端子Ｐ１、Ｎ１、Ｐ２、〜Ｎ４からそのまま出力さ
れる。図３に示すように出力端子Ｐ１、Ｎ１、Ｐ２、〜
Ｎ４は全て“０”になる。このため、出力端子Ｐ１、Ｐ
２、Ｐ３、Ｐ４からそれぞれ“０”、“０”、“０”、
“０”が出力されており、これらの加算値ΣＰｉが第２
のデジタル信号の出力レベルであり、ここでは出力レベ
ル０である。このため、第１の加算器７では０個の単位
量が加算される。すなわち、抵抗ＲＰ１〜ＲＰ４に単位
量の供給が行われておらず、これらの加算によるレベル
信号は図４（ａ）に示されるように０レベルとなる。ま
た、また、出力端子Ｎ１、Ｎ２、Ｎ３、Ｎ４からそれぞ
れ“０”、“０”、“０”、“０”が出力されており、
これらの加算値ΣＮｉが第３のデジタル信号の出力レベ
ルであり、ここでは出力レベル０である。このため、第
２の加算器８では、４個の単位量が加算されることとな
る。すなわち、出力端子Ｎ１、Ｎ２、Ｎ３、Ｎ４の状態
は反転部５により反転されて“１”となり、抵抗ＲＮ１
〜ＲＮ４の全てに単位量供給がなされ、これらの加算に
よるレベル信号は図４（ｂ）に示されるように０レベル
となる。これにより、オペアンプ６の加算値ΣＰｉ−Σ
Ｎｉバーは０レベルとなり、図４（ｂ）に示されるよう
に０レベルのアナログ信号が出力される。後半Ｔ２にお
いて、偶奇ビット切替部４によって偶奇ビット切り替え
が行われ、サーモメータコード変換部の出力端子ＳＢ１
〜ＳＢ８の出力はそれぞれ出力端子Ｎ１、Ｐ１、Ｎ２、
Ｐ２〜Ｎ４、Ｐ４から出力される。出力端子ＳＢ１〜Ｓ
Ｂ８の出力は全て“０”であるから、オペアンプ６から
出力されるアナログ信号は前半Ｔ１と同じく０レベルと
なる。
【００１８】次に第２のサンプリング周期２Ｔでは、量
子化器１の出力レベルは１であり、サーモメータコード
変換部３の出力端子ＳＢ１は“１”となる。出力端子Ｓ
Ｂ２〜ＳＢ８は“０”のままである。これらは周期の前
半Ｔ１では、間偶奇ビット切替部４の出力端子Ｐ１、Ｎ
１、Ｐ２、〜Ｎ４からそのまま出力され、図３に示すよ
うに出力端子Ｐ１、Ｐ２、Ｐ３、Ｐ４からそれぞれ
“１”、“０”、“０”、“０”が出力されており、こ
れらの加算値ΣＰｉは１であり、第１の加算器７では０
個の単位量が加算されるものである。出力端子Ｐ１から
抵抗ＲＰ１にのみ単位量の供給が行われ、図４（ａ）に
示されるようにレベル信号＋は１レベルとなる。また、
出力端子Ｎ１、Ｎ２、Ｎ３、Ｎ４からそれぞれ“０”、
“０”、“０”、“０”が出力されており、これらの加
算値ΣＮｉは０となる。抵抗ＲＮ１〜ＲＮ４の全てに単
位量供給がなされ、これらの加算による反転レベル信号
−は図４（ａ）に示されるように０レベルとなる。これ
により、オペアンプ６の加算値ΣＰｉ−ΣＮｉバーは１
レベルとなり、図４（ｂ）に示されるようにオペアンプ
６からは１レベルのアナログ信号が出力される。後半Ｔ
２において、偶奇ビット切替部４によって偶奇ビット切
り替えが行われ、出力端子Ｐ１、Ｐ２、Ｐ３、Ｐ４から
それぞれ“０”、“０”、“０”、“０”が出力され、
これらの加算値ΣＰｉは０である。出力端子Ｎ１、Ｎ
２、Ｎ３、Ｎ４からそれぞれ“１”、“０”、“０”、
“０”が出力され、これらの加算値ΣＮｉは１となる。
出力端子Ｎ１が“１”となり、この状態は反転部５によ
って反転されて“０”となり、抵抗ＲＮ１への単位量供
給は途絶える。抵抗ＲＮ１〜ＲＮ４に供給される単位量
は１つ減り、これらの加算による反転レベル信号−は図
４（ａ）に示されるように−１レベルとなる。また、加
算値ΣＰｉは０となり、図４（ａ）に示されるようにレ
ベル信号＋は０レベルとなる。これにより、前半Ｔ１と
同様にオペアンプ６の加算値ΣＰｉ−ΣＮｉバーは１レ
ベルとなり、図４（ｂ）に示されるようにオペアンプ６
からは１レベルのアナログ信号が出力される。また、１
周期にわたる単位量の全加算値は２となる。
子化器１の出力レベルは１であり、サーモメータコード
変換部３の出力端子ＳＢ１は“１”となる。出力端子Ｓ
Ｂ２〜ＳＢ８は“０”のままである。これらは周期の前
半Ｔ１では、間偶奇ビット切替部４の出力端子Ｐ１、Ｎ
１、Ｐ２、〜Ｎ４からそのまま出力され、図３に示すよ
うに出力端子Ｐ１、Ｐ２、Ｐ３、Ｐ４からそれぞれ
“１”、“０”、“０”、“０”が出力されており、こ
れらの加算値ΣＰｉは１であり、第１の加算器７では０
個の単位量が加算されるものである。出力端子Ｐ１から
抵抗ＲＰ１にのみ単位量の供給が行われ、図４（ａ）に
示されるようにレベル信号＋は１レベルとなる。また、
出力端子Ｎ１、Ｎ２、Ｎ３、Ｎ４からそれぞれ“０”、
“０”、“０”、“０”が出力されており、これらの加
算値ΣＮｉは０となる。抵抗ＲＮ１〜ＲＮ４の全てに単
位量供給がなされ、これらの加算による反転レベル信号
−は図４（ａ）に示されるように０レベルとなる。これ
により、オペアンプ６の加算値ΣＰｉ−ΣＮｉバーは１
レベルとなり、図４（ｂ）に示されるようにオペアンプ
６からは１レベルのアナログ信号が出力される。後半Ｔ
２において、偶奇ビット切替部４によって偶奇ビット切
り替えが行われ、出力端子Ｐ１、Ｐ２、Ｐ３、Ｐ４から
それぞれ“０”、“０”、“０”、“０”が出力され、
これらの加算値ΣＰｉは０である。出力端子Ｎ１、Ｎ
２、Ｎ３、Ｎ４からそれぞれ“１”、“０”、“０”、
“０”が出力され、これらの加算値ΣＮｉは１となる。
出力端子Ｎ１が“１”となり、この状態は反転部５によ
って反転されて“０”となり、抵抗ＲＮ１への単位量供
給は途絶える。抵抗ＲＮ１〜ＲＮ４に供給される単位量
は１つ減り、これらの加算による反転レベル信号−は図
４（ａ）に示されるように−１レベルとなる。また、加
算値ΣＰｉは０となり、図４（ａ）に示されるようにレ
ベル信号＋は０レベルとなる。これにより、前半Ｔ１と
同様にオペアンプ６の加算値ΣＰｉ−ΣＮｉバーは１レ
ベルとなり、図４（ｂ）に示されるようにオペアンプ６
からは１レベルのアナログ信号が出力される。また、１
周期にわたる単位量の全加算値は２となる。
【００１９】次に第３のサンプリング周期３Ｔでは、量
子化器１の出力レベルは２であり、サーモメータコード
変換部３の出力端子ＳＢ１及びＳＢ２が“１”となる。
出力端子ＳＢ３〜ＳＢ８は“０”のままである。これら
は周期の前半Ｔ１では、間偶奇ビット切替部４の出力端
子Ｐ１、Ｎ１、Ｐ２〜Ｎ４からそのまま出力され、図３
に示すように出力端子Ｐ１、Ｐ２、Ｐ３、Ｐ４からそれ
ぞれ“１”、“０”、“０”、“０”が出力され、これ
らの加算値ΣＰｉは１である。出力端子Ｐ１から抵抗Ｒ
Ｐ１に単位量の供給が行われ、図４（ａ）に示されるよ
うにレベル信号＋は１レベルとなる。また、出力端子Ｎ
１、Ｎ２、Ｎ３、Ｎ４からそれぞれ“１”、“０”、
“０”、“０”が出力されており、これらの加算値ΣＮ
ｉは１となる。出力端子Ｎ１の状態は反転部４によって
反転されて“０”となり、抵抗ＲＮ１への単位量の供給
が途絶え、抵抗ＲＮ２〜ＲＮ４に単位量供給がなされ
る。これらの加算による反転レベル信号−は図４（ａ）
に示されるように−１レベルとなる。これにより、オペ
アンプ６の加算値ΣＰｉ−ΣＮｉバーは２レベルとな
り、図４（ｂ）に示されるようにオペアンプ６からは２
レベルのアナログ信号が出力される。後半Ｔ２におい
て、偶奇ビット切替部４によって偶奇ビット切り替えが
行われるが、抵抗ＲＰ２〜ＲＰ４、ＲＮ２〜ＲＮ４への
単位量供給に変化はなく図４（ａ）に示されるようにレ
ベル信号＋、反転レベル信号−はそれぞれ１レベル、−
１レベルとなり、前半Ｔ１と同様にオペアンプ６の加算
値ΣＰｉ−ΣＮｉバーは２レベルとなり、図４（ｂ）に
示されるようにオペアンプ６からは２レベルのアナログ
信号が出力される。また、１周期にわたる単位量の全加
算値は４となる。
子化器１の出力レベルは２であり、サーモメータコード
変換部３の出力端子ＳＢ１及びＳＢ２が“１”となる。
出力端子ＳＢ３〜ＳＢ８は“０”のままである。これら
は周期の前半Ｔ１では、間偶奇ビット切替部４の出力端
子Ｐ１、Ｎ１、Ｐ２〜Ｎ４からそのまま出力され、図３
に示すように出力端子Ｐ１、Ｐ２、Ｐ３、Ｐ４からそれ
ぞれ“１”、“０”、“０”、“０”が出力され、これ
らの加算値ΣＰｉは１である。出力端子Ｐ１から抵抗Ｒ
Ｐ１に単位量の供給が行われ、図４（ａ）に示されるよ
うにレベル信号＋は１レベルとなる。また、出力端子Ｎ
１、Ｎ２、Ｎ３、Ｎ４からそれぞれ“１”、“０”、
“０”、“０”が出力されており、これらの加算値ΣＮ
ｉは１となる。出力端子Ｎ１の状態は反転部４によって
反転されて“０”となり、抵抗ＲＮ１への単位量の供給
が途絶え、抵抗ＲＮ２〜ＲＮ４に単位量供給がなされ
る。これらの加算による反転レベル信号−は図４（ａ）
に示されるように−１レベルとなる。これにより、オペ
アンプ６の加算値ΣＰｉ−ΣＮｉバーは２レベルとな
り、図４（ｂ）に示されるようにオペアンプ６からは２
レベルのアナログ信号が出力される。後半Ｔ２におい
て、偶奇ビット切替部４によって偶奇ビット切り替えが
行われるが、抵抗ＲＰ２〜ＲＰ４、ＲＮ２〜ＲＮ４への
単位量供給に変化はなく図４（ａ）に示されるようにレ
ベル信号＋、反転レベル信号−はそれぞれ１レベル、−
１レベルとなり、前半Ｔ１と同様にオペアンプ６の加算
値ΣＰｉ−ΣＮｉバーは２レベルとなり、図４（ｂ）に
示されるようにオペアンプ６からは２レベルのアナログ
信号が出力される。また、１周期にわたる単位量の全加
算値は４となる。
【００２０】次に第４のサンプリング周期４Ｔでは、量
子化器１の出力レベルは３であり、サーモメータコード
変換部３の出力端子ＳＢ１、ＳＢ２及びＳＢ３が“１”
となる。出力端子ＳＢ４〜ＳＢ８は“０”のままであ
る。これらは周期の前半Ｔ１では、間偶奇ビット切替部
４の出力端子Ｐ１、Ｎ１、Ｐ２、〜Ｎ４からそのまま出
力され、図３に示すように出力端子Ｐ１、Ｐ２、Ｐ３、
Ｐ４からそれぞれ“１”、“１”、“０”、“０”が出
力され、これらの加算値ΣＰｉは２である。出力端子Ｐ
１、Ｐ２からそれぞれ抵抗ＲＰ１、ＲＰ２に単位量の供
給が行われ、図４（ａ）に示されるようにレベル信号＋
は２レベルとなる。また、出力端子Ｎ１、Ｎ２、Ｎ３、
Ｎ４からそれぞれ“１”、“０”、“０”、“０”が出
力され、これらの加算値ΣＮｉは１となる。Ｎ１の状態
は反転部４によって反転されて“０”となり、抵抗ＲＮ
１への単位量の供給が途絶え、抵抗ＲＮ２〜ＲＮ４に単
位量供給がなされる。これらの加算による反転レベル信
号−は図４（ａ）に示されるように−１レベルとなる。
これにより、オペアンプ６による加算値ΣＰｉ−ΣＮｉ
バーは３レベルとなり、図４（ｂ）に示されるようにオ
ペアンプ６からは３レベルのアナログ信号が出力され
る。後半Ｔ２において、偶奇ビット切替部４によって偶
奇ビット切り替えが行われ、図３に示すように出力端子
Ｐ１、Ｐ２、Ｐ３、Ｐ４からそれぞれ“１”、“０”、
“０”、“０”が出力され、これらの加算値ΣＰｉは１
となる。抵抗ＲＰ２への単位量供給が途絶え、図４
（ａ）に示されるようにレベル信号＋は１レベルとな
る。また、出力端子Ｎ１、Ｎ２、Ｎ３、Ｎ４からそれぞ
れ“１”、“１”、“０”、“０”が出力され、これら
の加算値ΣＮｉは２となる。抵抗ＲＮ２への単位量供給
が途絶え、図４（ａ）に示されるように反転レベル信号
−は−２レベルとなり、前半Ｔ１と同様にオペアンプ６
の加算値ΣＰｉ−ΣＮｉバーは３レベルとなり、図４
（ｂ）に示されるようにオペアンプ６からは３レベルの
アナログ信号が出力される。また、１周期にわたる単位
量の全加算値は６となる。
子化器１の出力レベルは３であり、サーモメータコード
変換部３の出力端子ＳＢ１、ＳＢ２及びＳＢ３が“１”
となる。出力端子ＳＢ４〜ＳＢ８は“０”のままであ
る。これらは周期の前半Ｔ１では、間偶奇ビット切替部
４の出力端子Ｐ１、Ｎ１、Ｐ２、〜Ｎ４からそのまま出
力され、図３に示すように出力端子Ｐ１、Ｐ２、Ｐ３、
Ｐ４からそれぞれ“１”、“１”、“０”、“０”が出
力され、これらの加算値ΣＰｉは２である。出力端子Ｐ
１、Ｐ２からそれぞれ抵抗ＲＰ１、ＲＰ２に単位量の供
給が行われ、図４（ａ）に示されるようにレベル信号＋
は２レベルとなる。また、出力端子Ｎ１、Ｎ２、Ｎ３、
Ｎ４からそれぞれ“１”、“０”、“０”、“０”が出
力され、これらの加算値ΣＮｉは１となる。Ｎ１の状態
は反転部４によって反転されて“０”となり、抵抗ＲＮ
１への単位量の供給が途絶え、抵抗ＲＮ２〜ＲＮ４に単
位量供給がなされる。これらの加算による反転レベル信
号−は図４（ａ）に示されるように−１レベルとなる。
これにより、オペアンプ６による加算値ΣＰｉ−ΣＮｉ
バーは３レベルとなり、図４（ｂ）に示されるようにオ
ペアンプ６からは３レベルのアナログ信号が出力され
る。後半Ｔ２において、偶奇ビット切替部４によって偶
奇ビット切り替えが行われ、図３に示すように出力端子
Ｐ１、Ｐ２、Ｐ３、Ｐ４からそれぞれ“１”、“０”、
“０”、“０”が出力され、これらの加算値ΣＰｉは１
となる。抵抗ＲＰ２への単位量供給が途絶え、図４
（ａ）に示されるようにレベル信号＋は１レベルとな
る。また、出力端子Ｎ１、Ｎ２、Ｎ３、Ｎ４からそれぞ
れ“１”、“１”、“０”、“０”が出力され、これら
の加算値ΣＮｉは２となる。抵抗ＲＮ２への単位量供給
が途絶え、図４（ａ）に示されるように反転レベル信号
−は−２レベルとなり、前半Ｔ１と同様にオペアンプ６
の加算値ΣＰｉ−ΣＮｉバーは３レベルとなり、図４
（ｂ）に示されるようにオペアンプ６からは３レベルの
アナログ信号が出力される。また、１周期にわたる単位
量の全加算値は６となる。
【００２１】以降同様にして、量子化器１の出力レベル
４の第５のサンプリング周期５Ｔの前半Ｔ１、Ｔ２とも
にレベル信号＋は２レベル、反転レベル信号−は−２レ
ベルとなり、アナログ信号は４レベルとなる。量子化器
１の出力レベル５の第６のサンプリング周期６Ｔの前半
Ｔ１では、レベル信号＋は３レベル、反転レベル信号−
は−２レベルとなり、アナログ信号は５レベルとなる。
後半Ｔ２では、レベル信号＋は２レベル、反転レベル信
号−は−３レベルとなり、アナログ信号は５レベルとな
る。量子化器１の出力レベル６の第７のサンプリング周
期７Ｔの前半Ｔ１、Ｔ２ともにレベル信号＋は３レベ
ル、反転レベル信号−は−３レベルとなり、アナログ信
号は６レベルとなる。量子化器１の出力レベル７の第８
のサンプリング周期７Ｔの前半Ｔ１では、レベル信号＋
は４レベル、反転レベル信号−は−３レベルとなり、ナ
ログ信号は７レベルとなる。後半Ｔ２では、レベル信号
＋は３レベル、反転レベル信号−は−４レベルとなり、
アナログ信号は７レベルとなる。
４の第５のサンプリング周期５Ｔの前半Ｔ１、Ｔ２とも
にレベル信号＋は２レベル、反転レベル信号−は−２レ
ベルとなり、アナログ信号は４レベルとなる。量子化器
１の出力レベル５の第６のサンプリング周期６Ｔの前半
Ｔ１では、レベル信号＋は３レベル、反転レベル信号−
は−２レベルとなり、アナログ信号は５レベルとなる。
後半Ｔ２では、レベル信号＋は２レベル、反転レベル信
号−は−３レベルとなり、アナログ信号は５レベルとな
る。量子化器１の出力レベル６の第７のサンプリング周
期７Ｔの前半Ｔ１、Ｔ２ともにレベル信号＋は３レベ
ル、反転レベル信号−は−３レベルとなり、アナログ信
号は６レベルとなる。量子化器１の出力レベル７の第８
のサンプリング周期７Ｔの前半Ｔ１では、レベル信号＋
は４レベル、反転レベル信号−は−３レベルとなり、ナ
ログ信号は７レベルとなる。後半Ｔ２では、レベル信号
＋は３レベル、反転レベル信号−は−４レベルとなり、
アナログ信号は７レベルとなる。
【００２２】本例の動作をまとめると次のようになる。
サーモメータコード変換部３の出力端子ＳＢ１〜ＳＢ８
は、偶奇ビット切替部２によって偶数番目のグループと
奇数番目のグループとに分けられ、サンプリング周期の
前半では奇数番目のグループは第１の加算器７に入力さ
れ、偶数番目のグループは第２の加算器８に入力され
る。量子化器１の出力レベルＱが奇数の場合は第１の加
算器７では（Ｑ＋１）／２個の単位量が、偶数の場合は
Ｑ／２個の単位量が加算されてレベル信号が発生され
る。第２の加算器８では、奇数の場合は（Ｑ−１）／２
の単位量が、偶数の場合はＱ／２個の単位量が加算され
て得られるレベル信号を反転したものに相当する反転レ
ベル信号が発生される。これらをそれぞれオペアンプ６
の正相入力、逆相入力に与え、出力レベルＱに相当する
アナログ信号を発生する。サンプリング周期の後半では
奇数番目のグループと偶数番目のグループを切替え、偶
数番目のグループは第１の加算器７に入力され、奇数番
目のグループは第２の加算器８に入力される。量子化器
１の出力レベルＱが奇数の場合、第１の加算器７では
（Ｑ−１）／２個の単位量が、偶数の場合はＱ／２個の
単位量が加算されてレベル信号が発生される。第２の加
算器では、奇数の場合は（Ｑ＋１）／２の単位量が、偶
数の場合はＱ／２個の単位量が加算されて得られるレベ
ル信号を反転したものに相当する反転レベル信号が発生
される。これらをそれぞれオペアンプ６の正相入力、逆
相入力に与え、出力レベルＱに相当するアナログ信号を
発生する。
サーモメータコード変換部３の出力端子ＳＢ１〜ＳＢ８
は、偶奇ビット切替部２によって偶数番目のグループと
奇数番目のグループとに分けられ、サンプリング周期の
前半では奇数番目のグループは第１の加算器７に入力さ
れ、偶数番目のグループは第２の加算器８に入力され
る。量子化器１の出力レベルＱが奇数の場合は第１の加
算器７では（Ｑ＋１）／２個の単位量が、偶数の場合は
Ｑ／２個の単位量が加算されてレベル信号が発生され
る。第２の加算器８では、奇数の場合は（Ｑ−１）／２
の単位量が、偶数の場合はＱ／２個の単位量が加算され
て得られるレベル信号を反転したものに相当する反転レ
ベル信号が発生される。これらをそれぞれオペアンプ６
の正相入力、逆相入力に与え、出力レベルＱに相当する
アナログ信号を発生する。サンプリング周期の後半では
奇数番目のグループと偶数番目のグループを切替え、偶
数番目のグループは第１の加算器７に入力され、奇数番
目のグループは第２の加算器８に入力される。量子化器
１の出力レベルＱが奇数の場合、第１の加算器７では
（Ｑ−１）／２個の単位量が、偶数の場合はＱ／２個の
単位量が加算されてレベル信号が発生される。第２の加
算器では、奇数の場合は（Ｑ＋１）／２の単位量が、偶
数の場合はＱ／２個の単位量が加算されて得られるレベ
ル信号を反転したものに相当する反転レベル信号が発生
される。これらをそれぞれオペアンプ６の正相入力、逆
相入力に与え、出力レベルＱに相当するアナログ信号を
発生する。
【００２３】本例では、単位量加算のための変換エレメ
ント、例えば、抵抗やコンデンサの数を従来の差動方式
のＤ／Ａ変換器に比べて１／２とすることができる。ま
た、オペアンプ６の正相入力、逆相入力のバランス誤差
は、Ｑが偶数の場合は０、奇数の場合は単位量１個分と
少なく、サンプリング周期の１／２周期毎に正相入力、
逆相入力に与えられるレベルの絶対値が入れ替わるの
で、バランス誤差による問題もサンプリング周期毎にう
ち消され、オーディオ帯域に問題が及ぶことを防ぐこと
ができる。すなわち、前半、後半のバランス誤差、ノイ
ズ等はたすき掛けで相殺される。
ント、例えば、抵抗やコンデンサの数を従来の差動方式
のＤ／Ａ変換器に比べて１／２とすることができる。ま
た、オペアンプ６の正相入力、逆相入力のバランス誤差
は、Ｑが偶数の場合は０、奇数の場合は単位量１個分と
少なく、サンプリング周期の１／２周期毎に正相入力、
逆相入力に与えられるレベルの絶対値が入れ替わるの
で、バランス誤差による問題もサンプリング周期毎にう
ち消され、オーディオ帯域に問題が及ぶことを防ぐこと
ができる。すなわち、前半、後半のバランス誤差、ノイ
ズ等はたすき掛けで相殺される。
【００２４】次に第２実施例について説明する。上記第
１実施例では偶奇ビット切替部４を用いてサンプリング
周期の１／２周期毎にオペアンプ６の正相入力、逆相入
力に与えられるレベルの絶対値を入れ替えたが、本発明
はこれに限るものではなく、本例では偶奇ビット切替部
４に代えてバレルシフタ部を設けたものである。図５は
本例の構成を示す説明図であり、同図において図１の符
号と同じものは図１と同じ構成を示している。同図にお
て、９はバレルシフタ部であり、サーモメータコード変
換部３の出力端子ＳＢ１〜ＳＢ８の出力を受けるもので
あり、偶奇ビット切替部４と同様に出力端子ＳＢ１〜Ｓ
Ｂ８と同数の出力端子を有し、これらの出力端子は便宜
上同じ符号で、出力端子Ｐ１、Ｎ１、Ｐ２、Ｎ２、Ｐ
３、Ｎ３、Ｐ４、Ｎ４として示す。バレルシフタ部９
は、初期状態において出力端子Ｐ１、Ｎ１、Ｐ２、Ｎ
２、Ｐ３、Ｎ３、Ｐ４、Ｎ４からそれぞれ出力端子ＳＢ
１、ＳＢ２、ＳＢ３、ＳＢ４、ＳＢ５、ＳＢ６、ＳＢ
７、ＳＢ８の状態を出力しているものとすると、次のサ
ンプリング周期の１／２周期ではそれぞれ出力端子ＳＢ
８、ＳＢ１、ＳＢ２、ＳＢ３、ＳＢ４、ＳＢ５、ＳＢ
６、ＳＢ７の状態を出力し、さらに次のサンプリング周
期の１／２周期では、それぞれ出力端子ＳＢ７、ＳＢ
８、ＳＢ１、ＳＢ２、ＳＢ３、ＳＢ４、ＳＢ５、ＳＢ６
の状態を出力するというようにサンプリング周期の１／
２周期毎に各入力に対する出力端子をサイクリックにシ
フトさせて出力するものである。これによって平均して
全ての変換エレメント（すなわち、抵抗ＲＰ１〜ＲＰ
４、ＲＮ１〜ＲＮ４）が同じ時間だけ使用されるのであ
る。
１実施例では偶奇ビット切替部４を用いてサンプリング
周期の１／２周期毎にオペアンプ６の正相入力、逆相入
力に与えられるレベルの絶対値を入れ替えたが、本発明
はこれに限るものではなく、本例では偶奇ビット切替部
４に代えてバレルシフタ部を設けたものである。図５は
本例の構成を示す説明図であり、同図において図１の符
号と同じものは図１と同じ構成を示している。同図にお
て、９はバレルシフタ部であり、サーモメータコード変
換部３の出力端子ＳＢ１〜ＳＢ８の出力を受けるもので
あり、偶奇ビット切替部４と同様に出力端子ＳＢ１〜Ｓ
Ｂ８と同数の出力端子を有し、これらの出力端子は便宜
上同じ符号で、出力端子Ｐ１、Ｎ１、Ｐ２、Ｎ２、Ｐ
３、Ｎ３、Ｐ４、Ｎ４として示す。バレルシフタ部９
は、初期状態において出力端子Ｐ１、Ｎ１、Ｐ２、Ｎ
２、Ｐ３、Ｎ３、Ｐ４、Ｎ４からそれぞれ出力端子ＳＢ
１、ＳＢ２、ＳＢ３、ＳＢ４、ＳＢ５、ＳＢ６、ＳＢ
７、ＳＢ８の状態を出力しているものとすると、次のサ
ンプリング周期の１／２周期ではそれぞれ出力端子ＳＢ
８、ＳＢ１、ＳＢ２、ＳＢ３、ＳＢ４、ＳＢ５、ＳＢ
６、ＳＢ７の状態を出力し、さらに次のサンプリング周
期の１／２周期では、それぞれ出力端子ＳＢ７、ＳＢ
８、ＳＢ１、ＳＢ２、ＳＢ３、ＳＢ４、ＳＢ５、ＳＢ６
の状態を出力するというようにサンプリング周期の１／
２周期毎に各入力に対する出力端子をサイクリックにシ
フトさせて出力するものである。これによって平均して
全ての変換エレメント（すなわち、抵抗ＲＰ１〜ＲＰ
４、ＲＮ１〜ＲＮ４）が同じ時間だけ使用されるのであ
る。
【００２５】本例の動作は、バレルシフタ部９の動作以
外は第１実施例と同様のものであり、各出力端子の状態
及び加算される単位量の状態を図３に対応して示すと図
６のようになる。同図の加算値ΣＰｉ、ΣＮｉ、ΣＰｉ
−ΣＮｉバーは図３のものと同じものとなる。これから
分かるように本例でも第１実施例と同じく、量子化器１
の出力レベルは２等分またはそれに近い値で分割され、
一方はそのままオペアンプ６の正相入力に与えられ、他
方は反転されて逆相入力に与えられ、サンプリング周期
の１／２周期毎にこれらを入れ替えられており、第１実
施例の作用効果を奏する。加えて全エレメントが平均し
て同じ時間だけ使用されるので、エレメントの相対ばら
つきによって発生する雑音成分を従来のＤＥＭ方式と同
様に実質的に無くすことが可能となる。
外は第１実施例と同様のものであり、各出力端子の状態
及び加算される単位量の状態を図３に対応して示すと図
６のようになる。同図の加算値ΣＰｉ、ΣＮｉ、ΣＰｉ
−ΣＮｉバーは図３のものと同じものとなる。これから
分かるように本例でも第１実施例と同じく、量子化器１
の出力レベルは２等分またはそれに近い値で分割され、
一方はそのままオペアンプ６の正相入力に与えられ、他
方は反転されて逆相入力に与えられ、サンプリング周期
の１／２周期毎にこれらを入れ替えられており、第１実
施例の作用効果を奏する。加えて全エレメントが平均し
て同じ時間だけ使用されるので、エレメントの相対ばら
つきによって発生する雑音成分を従来のＤＥＭ方式と同
様に実質的に無くすことが可能となる。
【００２６】
【発明の効果】本発明によれば、量子化器のサンプリン
グ周期を前半の１／２周期、後半の１／２周期に分け、
量子化器の出力レベルをその２等分またはそれに近い整
数値の出力レベルの第２、第３のデジタル信号の出力レ
ベルの和で表されるように分割し、サンプリング周期の
前半の１／２周期に第２のデジタル信号に対応したレベ
ル信号より第３のデジタル信号の逆相信号に対応したレ
ベル信号を減算し、後半の１／２周期に第３のデジタル
信号に対応したレベル信号より第２のデジタル信号の逆
相信号に対応したレベル信号を減算してアナログ信号を
発生する。このため、サンプリング周波数の２倍のクロ
ックを使用するのみで、ＤＥＭ方式における変換エレメ
ントを構成する抵抗やコンデンサ等の素子数を１／２に
減少させることが可能となる。ひいてはデルタシグマ方
式Ｄ／Ａ変換器のＩＣのチップサイズを抑えることが可
能となる。また、従来の素子数はそのままに高精度のＤ
／Ａ変換器を提供することも可能となる。
グ周期を前半の１／２周期、後半の１／２周期に分け、
量子化器の出力レベルをその２等分またはそれに近い整
数値の出力レベルの第２、第３のデジタル信号の出力レ
ベルの和で表されるように分割し、サンプリング周期の
前半の１／２周期に第２のデジタル信号に対応したレベ
ル信号より第３のデジタル信号の逆相信号に対応したレ
ベル信号を減算し、後半の１／２周期に第３のデジタル
信号に対応したレベル信号より第２のデジタル信号の逆
相信号に対応したレベル信号を減算してアナログ信号を
発生する。このため、サンプリング周波数の２倍のクロ
ックを使用するのみで、ＤＥＭ方式における変換エレメ
ントを構成する抵抗やコンデンサ等の素子数を１／２に
減少させることが可能となる。ひいてはデルタシグマ方
式Ｄ／Ａ変換器のＩＣのチップサイズを抑えることが可
能となる。また、従来の素子数はそのままに高精度のＤ
／Ａ変換器を提供することも可能となる。
【図１】本発明の第１実施例のデルタシグマ方式Ｄ／Ａ
変換器の構成を説明するための説明図。
変換器の構成を説明するための説明図。
【図２】図１の動作説明のための説明図。
【図３】図１の動作説明のための説明図。
【図４】図１の動作説明のための説明図。
【図５】本発明の第２実施例のデルタシグマ方式Ｄ／Ａ
変換器の構成を説明するための説明図。
変換器の構成を説明するための説明図。
【図６】図５の動作説明のための説明図。
【図７】従来のデルタシグマ方式Ｄ／Ａ変換器の構成を
説明するための説明図。
説明するための説明図。
【図８】図７の要部の構成を説明するための説明図。
１ 量子化器 ２ ノイズシェーパ演算器 ３ サーモメータコード変換部（分割部） ４ 偶奇ビット切換部（分割部） ＲＰ１〜ＲＰ４ 抵抗（変換エレメント） ＲＮ１〜ＲＮ４ 抵抗（変換エレメント） ６ オペアンプ（差動増幅器） ７ 第１の加算器 ８ 第２の加算器 ９ バレルシフタ部（分割部）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J022 AB00 BA01 BA06 CB06 CD05 CF02 CG01 5J064 AA01 AA04 BA03 BB07 BB11 BB13 BC07 BC08 BC15 BC16 BC19 BC23 BD03
Claims (3)
- 【請求項１】 所定のサンプリング周期で、複数出力レ
ベルの第１のデジタル信号を発生するものであり、出力
レベルの数はＮ（３以上の整数）である量子化器と、 上記量子化器より発生する量子化雑音の低周波成分をキ
ャンセルするノイズシェーパ演算器と、 上記第１のデジタル信号をその出力レベルの２等分また
はそれに近い整数値の出力レベルを示す第２、第３のデ
ジタル信号の出力レベルの和で表されるように分割する
分割器と、 上記サンプリング周期の前半の１／２周期に第２のデジ
タル信号に対応したレベル信号より第３のデジタル信号
に対応したレベル信号を反転した反転レベル信号を減算
し、後半の１／２周期に第３のデジタル信号に対応した
レベル信号より第２のデジタル信号に対応したレベル信
号を反転した反転レベル信号を減算して量子化器の出力
レベルに対応したアナログ信号を発生する差動増幅器と
を備えることを特徴とするデルタシグマ方式Ｄ／Ａ変換
器。 - 【請求項２】 上記第１のデジタル信号の出力レベルを
Ｑ（Ｑは０以上、（Ｎ−１）の整数）とすれば、上記分
割器は、Ｑが偶数の場合は第２、第３のデジタル信号の
出力レベルＡ、Ｂを共にＱ／２とし、Ｑが奇数の場合は
第２、第３のデジタル信号の出力レベルＡ、Ｂをそれぞ
れ（Ｑ＋１）／２、（Ｑ−１）／２とするように第１の
デジタル信号を分割することを特徴とする請求項１に記
載のデルタシグマ方式Ｄ／Ａ変換器。 - 【請求項３】 互いに等価な重み付けをされたＬ（Ｌは
（Ｎ−１）／２以上の整数）個の変換エレメントを有
し、上記前半の１／２周期に上記第２のデジタル信号を
受けて当該第２のデジタル信号レベルＡに対応したＡ個
の上記変換エレメントに単位量を与えて当該単位量をア
ナログ加算して上記第２のデジタル信号に対応した上記
レベル信号を発生し、上記後半の１／２周期に上記第３
のデジタル信号を受けて当該第３のデジタル信号のレベ
ルＢに対応したＢ個の上記変換エレメントに単位量を与
えて当該単位量を加算して上記第３のデジタル信号に対
応した上記レベル信号を発生する第１の加算器と、 互いに等価な重み付けをされたＬ個の変換エレメントを
有し、上記前半の１／２周期に上記第３のデジタル信号
を受けて当該第３のデジタル信号のレベルＢに対応して
（Ｌ−Ｂ）個の上記変換エレメントに単位量を与えて当
該単位量をアナログ加算して上記第３のデジタル信号に
対応した上記反転レベル信号を発生し、上記後半の１／
２周期に上記第２のデジタル信号を受けて当該第２のデ
ジタル信号のレベルＡに対応して（Ｌ−Ａ）個の上記変
換エレメントに単位量を与えて当該単位量をアナログ加
算して上記第２のデジタル信号に対応した上記反転レベ
ル信号を発生する第２の加算器とを備えることを特徴と
する請求項２に記載のデルタシグマ方式Ｄ／Ａ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02917099A JP3232457B2 (ja) | 1999-02-05 | 1999-02-05 | デルタシグマ方式ｄ／ａ変換器 |
| US09/498,049 US6292124B1 (en) | 1999-02-05 | 2000-02-04 | Delta-sigma D/A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02917099A JP3232457B2 (ja) | 1999-02-05 | 1999-02-05 | デルタシグマ方式ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000228630A true JP2000228630A (ja) | 2000-08-15 |
| JP3232457B2 JP3232457B2 (ja) | 2001-11-26 |
Family
ID=12268778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02917099A Expired - Fee Related JP3232457B2 (ja) | 1999-02-05 | 1999-02-05 | デルタシグマ方式ｄ／ａ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6292124B1 (ja) |
| JP (1) | JP3232457B2 (ja) |
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|---|---|---|---|---|
| JP2002374170A (ja) * | 2001-06-12 | 2002-12-26 | Nippon Precision Circuits Inc | １ビットｄ／ａ変換器 |
| KR100509899B1 (ko) * | 2000-09-26 | 2005-08-25 | 엔이씨 일렉트로닉스 가부시키가이샤 | 서모미터 디코더 및 커패시터 어레이를 포함하는커패시터-어레이 디지털/아날로그 컨버터 |
| JP2005529537A (ja) * | 2002-06-04 | 2005-09-29 | シラス ロジック、インコーポレイテッド | 改善された雑音特性を有するデルタ‐シグマ変調器 |
| JP2012065322A (ja) * | 2010-09-17 | 2012-03-29 | Asahi Kasei Electronics Co Ltd | 高速データ加重平均 |
| JP2014168293A (ja) * | 2006-05-21 | 2014-09-11 | Trigence Semiconductor Inc | データ変換装置 |
| US9219960B2 (en) | 2009-12-16 | 2015-12-22 | Trigence Semiconductor Inc. | Acoustic playback system |
| US9226053B2 (en) | 2008-06-16 | 2015-12-29 | Trigence Semiconductor, Inc. | Digital speaker driving apparatus |
| US9300310B2 (en) | 2009-12-09 | 2016-03-29 | Trigence Semiconductor, Inc. | Selection device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7076514B2 (en) * | 2001-12-18 | 2006-07-11 | Conexant, Inc. | Method and system for computing pre-equalizer coefficients |
| US6720897B1 (en) * | 2003-05-09 | 2004-04-13 | Broadcom Corporation | State-delayed technique and system to remove tones of dynamic element matching |
| US6864819B2 (en) * | 2003-05-09 | 2005-03-08 | Broadcom Corporation | State delayed technique and system to remove tones of dynamic element matching |
| US9350379B1 (en) * | 2015-01-15 | 2016-05-24 | Huawei Technologies Co., Ltd. | System and method for data conversion of signals using noise shaping |
| JP6792137B2 (ja) * | 2016-03-03 | 2020-11-25 | ミツミ電機株式会社 | Ｄ／ａ変換器、及びａ／ｄ変換器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3771408D1 (de) * | 1986-07-21 | 1991-08-22 | Itt Ind Gmbh Deutsche | Monolithisch integrierter digital/analog-wandler. |
| US4972188A (en) * | 1989-09-15 | 1990-11-20 | International Business Machines Corporation | Push pull double digital-to-analog converter |
| JP3112605B2 (ja) * | 1993-07-21 | 2000-11-27 | 株式会社東芝 | Ｄ／ａ変換回路 |
| US5404142A (en) * | 1993-08-05 | 1995-04-04 | Analog Devices, Incorporated | Data-directed scrambler for multi-bit noise shaping D/A converters |
| JP3469326B2 (ja) * | 1994-08-16 | 2003-11-25 | バー−ブラウン・コーポレーション | デジタル−アナログ変換器 |
| US5760726A (en) * | 1996-08-23 | 1998-06-02 | Motorola, Inc. | Digital-to-analog converter with dynamic matching and bit splitting |
-
1999
- 1999-02-05 JP JP02917099A patent/JP3232457B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-04 US US09/498,049 patent/US6292124B1/en not_active Expired - Lifetime
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|---|---|---|---|---|
| KR100509899B1 (ko) * | 2000-09-26 | 2005-08-25 | 엔이씨 일렉트로닉스 가부시키가이샤 | 서모미터 디코더 및 커패시터 어레이를 포함하는커패시터-어레이 디지털/아날로그 컨버터 |
| JP2002374170A (ja) * | 2001-06-12 | 2002-12-26 | Nippon Precision Circuits Inc | １ビットｄ／ａ変換器 |
| JP2005529537A (ja) * | 2002-06-04 | 2005-09-29 | シラス ロジック、インコーポレイテッド | 改善された雑音特性を有するデルタ‐シグマ変調器 |
| US9681231B2 (en) | 2006-05-21 | 2017-06-13 | Trigence Semiconductor, Inc. | Digital/analog conversion apparatus |
| JP2014168293A (ja) * | 2006-05-21 | 2014-09-11 | Trigence Semiconductor Inc | データ変換装置 |
| US9276540B2 (en) | 2006-05-21 | 2016-03-01 | Trigence Semiconductors, Inc. | Digital/analogue conversion apparatus |
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| US9226053B2 (en) | 2008-06-16 | 2015-12-29 | Trigence Semiconductor, Inc. | Digital speaker driving apparatus |
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| US9544691B2 (en) | 2009-12-16 | 2017-01-10 | Trigence Semiconductor, Inc. | Acoustic playback system |
| US9219960B2 (en) | 2009-12-16 | 2015-12-22 | Trigence Semiconductor Inc. | Acoustic playback system |
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|---|---|
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