JP3161481B2 - インターリーブ方式のａ／ｄコンバータのオフセット補償回路 - Google Patents
インターリーブ方式のａ／ｄコンバータのオフセット補償回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、いわゆるインターリ
ーブ方式のＡ／Ｄコンバータのオフセット補償回路に関
する。
ーブ方式のＡ／Ｄコンバータのオフセット補償回路に関
する。
【０００２】
【従来の技術】従来のこの種のＡ／Ｄコンバータのオフ
セット補償回路は、被変換アナログ信号を強制的に任意
の直流基準レベルに切り換える回路と、Ａ／Ｄコンバー
タ及びアクイジションメモリからなるデータアクイジシ
ョン回路と、データを読み込み、解析、演算するＣＰＵ
と、被変換アナログ信号に任意のオフセットレベルを加
算するためのオフセット加算回路とで構成される。デー
タアクイジション回路は、いわゆるインターリーブ方式
で構成される。そして、ＣＰＵのプログラムにより、次
のようにしてオフセット補償動作を行う。
セット補償回路は、被変換アナログ信号を強制的に任意
の直流基準レベルに切り換える回路と、Ａ／Ｄコンバー
タ及びアクイジションメモリからなるデータアクイジシ
ョン回路と、データを読み込み、解析、演算するＣＰＵ
と、被変換アナログ信号に任意のオフセットレベルを加
算するためのオフセット加算回路とで構成される。デー
タアクイジション回路は、いわゆるインターリーブ方式
で構成される。そして、ＣＰＵのプログラムにより、次
のようにしてオフセット補償動作を行う。
【０００３】すなわち、任意のタイミングで前記直流基
準レベルに切り換え、この直流基準レベルをオフセット
補償のための基準とする。この直流基準レベルに対して
データアクイジション回路において、Ａ／Ｄ変換を行
い、その結果得られたディジタルデータをアクイジショ
ンメモリに書き込む。次に、ＣＰＵは、基準となる相の
Ａ／Ｄ変換データと、オフセット補償を必要とする相の
Ａ／Ｄ変換データとを、それぞれ読取り、各相のデータ
に対しノイズ成分を低減させるための平均化演算を行な
った上で、そのデータの大小を比較する。そして、それ
ぞれのデータの差が最小になるようにオフセット加算回
路を制御する。
準レベルに切り換え、この直流基準レベルをオフセット
補償のための基準とする。この直流基準レベルに対して
データアクイジション回路において、Ａ／Ｄ変換を行
い、その結果得られたディジタルデータをアクイジショ
ンメモリに書き込む。次に、ＣＰＵは、基準となる相の
Ａ／Ｄ変換データと、オフセット補償を必要とする相の
Ａ／Ｄ変換データとを、それぞれ読取り、各相のデータ
に対しノイズ成分を低減させるための平均化演算を行な
った上で、そのデータの大小を比較する。そして、それ
ぞれのデータの差が最小になるようにオフセット加算回
路を制御する。
【０００４】
【発明が解決しようとする課題】ところが、従来のオフ
セット補償回路では、各相のデータの平均化演算、基準
となる相とオフセット補償を必要とする相とのデータの
比較、及びオフセット加算回路の加算制御をプログラム
で行っている。このため、次のような欠点がある。
セット補償回路では、各相のデータの平均化演算、基準
となる相とオフセット補償を必要とする相とのデータの
比較、及びオフセット加算回路の加算制御をプログラム
で行っている。このため、次のような欠点がある。
【０００５】すなわち、この発明の対象であるＡ／Ｄコ
ンバータのオフセット補償回路は、ディジタルオシロス
コープなどへの応用が考えられるが、このようなシステ
ムでは、ＣＰＵは他の回路ブロックの制御や、システム
のシーケンスの制御をプログラムにより行うのが一般的
である。そのため、前述した従来のオフセット補償方法
では、ＣＰＵ及びプログラムの負担が大きくなり、シス
テムの処理スピードが低下する。また、プログラムが複
雑になり、かつ、メモリ容量が大きくなってしまう。
ンバータのオフセット補償回路は、ディジタルオシロス
コープなどへの応用が考えられるが、このようなシステ
ムでは、ＣＰＵは他の回路ブロックの制御や、システム
のシーケンスの制御をプログラムにより行うのが一般的
である。そのため、前述した従来のオフセット補償方法
では、ＣＰＵ及びプログラムの負担が大きくなり、シス
テムの処理スピードが低下する。また、プログラムが複
雑になり、かつ、メモリ容量が大きくなってしまう。
【０００６】この発明は、以上の点に鑑み、ＣＰＵ及び
プログラムの負担を軽減し、システムの処理スピードを
向上させると共に、プログラムを簡素にし、メモリ容量
を小さくすることができるＡ／Ｄコンバータのオフセッ
ト補償回路を提供することを目的とする。
プログラムの負担を軽減し、システムの処理スピードを
向上させると共に、プログラムを簡素にし、メモリ容量
を小さくすることができるＡ／Ｄコンバータのオフセッ
ト補償回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、この発明によるインターリーブ方式のＡ／Ｄコンバ
ータのオフセット補償回路は、後述の実施例の参照符号
を対応させると、直流基準レベル発生回路２と、前記直
流基準レベル発生回路２からの直流基準レベルと被変換
アナログ入力信号とを切り換える切り換え回路３と、前
記切り換え回路３の出力信号が供給される基準相のＡ／
Ｄ変換回路ブロック１０と、前記切り換え回路３の出力
信号が供給されるオフセット補償を必要とする１または
複数相のＡ／Ｄ変換回路ブロック２０ａ〜２０ｍと、を
備え、前記オフセット補償を必要とする相のＡ／Ｄ変換
回路ブロック２０ａ〜２０ｍの各々は、前記基準相のＡ
／Ｄコンバータ１２の出力をＤ／Ａ変換したレベルと、
当該オフセット補償を必要とする相のＡ／Ｄコンバータ
２３の出力をＤ／Ａ変換したレベルとの比較を行い、そ
の比較結果に応じた２値信号を出力する比較回路２５
と、前記比較回路２５からの２値信号に応じてアップカ
ウントまたはダウンカウントするアップダウンカウンタ
２６と、 前記アップダウンカウンタ２６の計数出力をＤ
／Ａ変換するＤ／Ａ変換回路２７と、 を含むオフセット
補償制御信号を形成する回路を備えると共に、 前記オフ
セット補償制御信号を形成する回路を含み、前記切り換
え回路３が前記直流基準レベル発生回路２側に切り換え
られたとき、前記オフセット補償制御信号により当該オ
フセット補償を必要とする相のＡ／Ｄコンバータ２３の
出力コードが、基準相のＡ／Ｄコンバータ１２の出力コ
ードに等しくなるようにオフセットレベルを追従させる
帰還制御ループを備える。
め、この発明によるインターリーブ方式のＡ／Ｄコンバ
ータのオフセット補償回路は、後述の実施例の参照符号
を対応させると、直流基準レベル発生回路２と、前記直
流基準レベル発生回路２からの直流基準レベルと被変換
アナログ入力信号とを切り換える切り換え回路３と、前
記切り換え回路３の出力信号が供給される基準相のＡ／
Ｄ変換回路ブロック１０と、前記切り換え回路３の出力
信号が供給されるオフセット補償を必要とする１または
複数相のＡ／Ｄ変換回路ブロック２０ａ〜２０ｍと、を
備え、前記オフセット補償を必要とする相のＡ／Ｄ変換
回路ブロック２０ａ〜２０ｍの各々は、前記基準相のＡ
／Ｄコンバータ１２の出力をＤ／Ａ変換したレベルと、
当該オフセット補償を必要とする相のＡ／Ｄコンバータ
２３の出力をＤ／Ａ変換したレベルとの比較を行い、そ
の比較結果に応じた２値信号を出力する比較回路２５
と、前記比較回路２５からの２値信号に応じてアップカ
ウントまたはダウンカウントするアップダウンカウンタ
２６と、 前記アップダウンカウンタ２６の計数出力をＤ
／Ａ変換するＤ／Ａ変換回路２７と、 を含むオフセット
補償制御信号を形成する回路を備えると共に、 前記オフ
セット補償制御信号を形成する回路を含み、前記切り換
え回路３が前記直流基準レベル発生回路２側に切り換え
られたとき、前記オフセット補償制御信号により当該オ
フセット補償を必要とする相のＡ／Ｄコンバータ２３の
出力コードが、基準相のＡ／Ｄコンバータ１２の出力コ
ードに等しくなるようにオフセットレベルを追従させる
帰還制御ループを備える。
【０００８】
【作用】オフセット補償を必要とする相のＡ／Ｄ変換回
路ブロック２０ａ〜２０ｍの各々においては、オフセッ
トレベル制御の帰還制御ループにより、ハードウエアと
してオフセット補償動作が行われる。
路ブロック２０ａ〜２０ｍの各々においては、オフセッ
トレベル制御の帰還制御ループにより、ハードウエアと
してオフセット補償動作が行われる。
【０００９】
【実施例】この発明によるＡ／Ｄコンバータのオフセッ
ト補償回路の一実施例を図１を参照しながら説明する。
ト補償回路の一実施例を図１を参照しながら説明する。
【００１０】図１において、１０は基準となる相のＡ／
Ｄ変換回路ブロック、２０ａ，…，２０ｉ，…，２０ｍ
は、それぞれオフセット補償を必要とする相のＡ／Ｄ変
換回路ブロックである。
Ｄ変換回路ブロック、２０ａ，…，２０ｉ，…，２０ｍ
は、それぞれオフセット補償を必要とする相のＡ／Ｄ変
換回路ブロックである。
【００１１】そして、１は被変換アナログ信号の入力端
子、２は直流基準レベル発生回路で、入力端子１からの
被変換アナログ信号と、発生回路２からの直流基準レベ
ルとは、それぞれ切り換え回路３に供給される。この切
り換え回路３は、通常は入力端子１からのアナログ入力
信号を選択する状態に切り換えられているが、端子４か
らの切り換え信号により、任意のタイミングで直流基準
レベルを選択する状態に切り換えられる。そして、この
切り換え回路３の出力信号が、基準相の回路ブロック１
０及びオフセット補償を必要とする相の各回路ブロック
２０ａ〜２０ｍに入力される。
子、２は直流基準レベル発生回路で、入力端子１からの
被変換アナログ信号と、発生回路２からの直流基準レベ
ルとは、それぞれ切り換え回路３に供給される。この切
り換え回路３は、通常は入力端子１からのアナログ入力
信号を選択する状態に切り換えられているが、端子４か
らの切り換え信号により、任意のタイミングで直流基準
レベルを選択する状態に切り換えられる。そして、この
切り換え回路３の出力信号が、基準相の回路ブロック１
０及びオフセット補償を必要とする相の各回路ブロック
２０ａ〜２０ｍに入力される。
【００１２】基準相の回路ブロック１０は、切り換え回
路３からの入力アナログ信号を受けるアンプ１１と、こ
のアンプ１１を通じたアナログ信号をＡ／Ｄ変換するＮ
1 ビットのＡ／Ｄコンバータ１２と、このＡ／Ｄコンバ
ータ１２の出力のうちの下位Ｎ2 （Ｎ1 ≧Ｎ2 ）ビット
のコード出力のＤ／Ａ変換を行うＤ／Ａコンバータ１３
とを備えている。Ａ／Ｄコンバータ１２の出力の各コー
ドデータは図示しないアクイジションメモリに供給され
て記憶される。
路３からの入力アナログ信号を受けるアンプ１１と、こ
のアンプ１１を通じたアナログ信号をＡ／Ｄ変換するＮ
1 ビットのＡ／Ｄコンバータ１２と、このＡ／Ｄコンバ
ータ１２の出力のうちの下位Ｎ2 （Ｎ1 ≧Ｎ2 ）ビット
のコード出力のＤ／Ａ変換を行うＤ／Ａコンバータ１３
とを備えている。Ａ／Ｄコンバータ１２の出力の各コー
ドデータは図示しないアクイジションメモリに供給され
て記憶される。
【００１３】Ｄ／Ａコンバータ１３には、これに入力さ
れるＮ2 ビットの各ビットのコードデータに重み付けを
するための抵抗器１３ｒ1 ，１３ｒ2 ，…，１３ｒN2が
設けられている。この例では、各ビット出力に対して、 Ｒ／２ｎ−１ （ただし、Ｒは抵抗値、ｎは最下位から数えた時のビッ
ト番号である）の関係にある抵抗値の抵抗器を用い、各
位のビットに応じた重み付けとなるようにしている。
れるＮ2 ビットの各ビットのコードデータに重み付けを
するための抵抗器１３ｒ1 ，１３ｒ2 ，…，１３ｒN2が
設けられている。この例では、各ビット出力に対して、 Ｒ／２ｎ−１ （ただし、Ｒは抵抗値、ｎは最下位から数えた時のビッ
ト番号である）の関係にある抵抗値の抵抗器を用い、各
位のビットに応じた重み付けとなるようにしている。
【００１４】そして、これら抵抗器１３ｒ1 〜１３ｒN2
の出力端側が互いに接続されて、Ａ／Ｄコンバータ１２
の出力コードに対応したアナログ出力が得られる。これ
はいわゆる荷重抵抗形のＤ／Ａコンバータであるが、こ
の部分には他の形式のＤ／Ａコンバータを用いてもよ
い。コンデンサ１３Ｃは、このアナログ出力のノイズ成
分を除去し、平均化するためのものである。そして、こ
のＤ／Ａコンバータ１３の出力は、アンプ１３Ａを介し
て導出され、オフセット補償が必要な各相の回路ブロッ
ク２０ａ〜２０ｍに供給される。
の出力端側が互いに接続されて、Ａ／Ｄコンバータ１２
の出力コードに対応したアナログ出力が得られる。これ
はいわゆる荷重抵抗形のＤ／Ａコンバータであるが、こ
の部分には他の形式のＤ／Ａコンバータを用いてもよ
い。コンデンサ１３Ｃは、このアナログ出力のノイズ成
分を除去し、平均化するためのものである。そして、こ
のＤ／Ａコンバータ１３の出力は、アンプ１３Ａを介し
て導出され、オフセット補償が必要な各相の回路ブロッ
ク２０ａ〜２０ｍに供給される。
【００１５】オフセット補償が必要な相の回路ブロック
２０ａ〜２０ｍのそれぞれは、全く同一の構成を有す
る。そこで、図１では、ｉ相の回路ブロック２０ｉを代
表として、その構成例を示している。
２０ａ〜２０ｍのそれぞれは、全く同一の構成を有す
る。そこで、図１では、ｉ相の回路ブロック２０ｉを代
表として、その構成例を示している。
【００１６】すなわち、回路ブロック２０ａ〜２０ｍの
それぞれは、切り換え回路３からの入力アナログ信号を
受けるアンプ２１と、このアンプ１１を通じたアナログ
信号に対してオフセット補償を行うためのオフセット加
算回路２２と、このオフセット加算回路２２の出力をＡ
／Ｄ変換するＮ1 ビットのＡ／Ｄコンバータ２３と、こ
のＡ／Ｄコンバータ２３のカウント値出力のうちの下位
Ｎ2 （Ｎ1 ≧Ｎ2 ）ビットのコード出力の加算を行うＤ
／Ａコンバータ２４と、比較回路２５と、Ｎ3（Ｎ3 ≧
Ｎ2 ）ビットのアップダウンカウンタ２６と、Ｎ3 ビッ
トのＤ／Ａコンバータ２７とを備えている。Ａ／Ｄコン
バータ２３のカウント値出力の各コードデータは図示し
ないアクイジションメモリに供給されて記憶される。
それぞれは、切り換え回路３からの入力アナログ信号を
受けるアンプ２１と、このアンプ１１を通じたアナログ
信号に対してオフセット補償を行うためのオフセット加
算回路２２と、このオフセット加算回路２２の出力をＡ
／Ｄ変換するＮ1 ビットのＡ／Ｄコンバータ２３と、こ
のＡ／Ｄコンバータ２３のカウント値出力のうちの下位
Ｎ2 （Ｎ1 ≧Ｎ2 ）ビットのコード出力の加算を行うＤ
／Ａコンバータ２４と、比較回路２５と、Ｎ3（Ｎ3 ≧
Ｎ2 ）ビットのアップダウンカウンタ２６と、Ｎ3 ビッ
トのＤ／Ａコンバータ２７とを備えている。Ａ／Ｄコン
バータ２３のカウント値出力の各コードデータは図示し
ないアクイジションメモリに供給されて記憶される。
【００１７】Ｄ／Ａコンバータ２４には、基準の相の回
路ブロックと同様に、これに入力されるＮ2 ビットの各
ビットのコードデータに重み付けをするための抵抗器２
４ｒ1 ，２４ｒ2 ，…，２４ｒN2が設けられており、こ
の場合も、これらの抵抗器として各ビット出力に対し
て、 Ｒ／２ｎ−１ （ただし、Ｒは抵抗値、ｎは最下位から数えた時のビッ
ト番号である）の関係にある抵抗値の抵抗器が用いられ
ている。
路ブロックと同様に、これに入力されるＮ2 ビットの各
ビットのコードデータに重み付けをするための抵抗器２
４ｒ1 ，２４ｒ2 ，…，２４ｒN2が設けられており、こ
の場合も、これらの抵抗器として各ビット出力に対し
て、 Ｒ／２ｎ−１ （ただし、Ｒは抵抗値、ｎは最下位から数えた時のビッ
ト番号である）の関係にある抵抗値の抵抗器が用いられ
ている。
【００１８】そして、これら抵抗器２４ｒ1 〜２４ｒN2
の出力端側が互いに接続されて、Ａ／Ｄコンバータ２３
の出力コードに対応したアナログ出力が得られる。コン
デンサ２４Ｃは、このアナログ出力のノイズ成分を除去
し、平均化するためのものである。このＤ／Ａコンバー
タ２４の出力は、アンプ２４Ａを介して導出される。
の出力端側が互いに接続されて、Ａ／Ｄコンバータ２３
の出力コードに対応したアナログ出力が得られる。コン
デンサ２４Ｃは、このアナログ出力のノイズ成分を除去
し、平均化するためのものである。このＤ／Ａコンバー
タ２４の出力は、アンプ２４Ａを介して導出される。
【００１９】このＤ／Ａコンバータ２４からのアナログ
出力は、比較回路２５の一方の入力端子に供給される。
この比較回路２５の他方の入力端子には、基準となる相
のＤ／Ａコンバータ１３の出力信号が供給されて、両入
力信号の大小の比較出力がこれより得られる。
出力は、比較回路２５の一方の入力端子に供給される。
この比較回路２５の他方の入力端子には、基準となる相
のＤ／Ａコンバータ１３の出力信号が供給されて、両入
力信号の大小の比較出力がこれより得られる。
【００２０】この比較回路２５の比較出力は、アップダ
ウンカウンタ２６にアップまたはダウンのカウント方向
の制御信号として供給される。また、端子５を通じてク
ロックＣＫがこのアップダウンカウンタ２６に供給され
る。この例では、このクロックＣＫは、切り換え回路３
が直流基準レベル発生回路２の出力側に切り換えられた
ときにのみ端子５を通じて入力される。そして、このア
ップダウンカウンタ２６のＮ3 ビットのカウント値出力
がＤ／Ａコンバータ２７により直流レベルに変換され、
その直流レベルがオフセット加算回路２２に供給され
て、オフセット補償制御がなされる。
ウンカウンタ２６にアップまたはダウンのカウント方向
の制御信号として供給される。また、端子５を通じてク
ロックＣＫがこのアップダウンカウンタ２６に供給され
る。この例では、このクロックＣＫは、切り換え回路３
が直流基準レベル発生回路２の出力側に切り換えられた
ときにのみ端子５を通じて入力される。そして、このア
ップダウンカウンタ２６のＮ3 ビットのカウント値出力
がＤ／Ａコンバータ２７により直流レベルに変換され、
その直流レベルがオフセット加算回路２２に供給され
て、オフセット補償制御がなされる。
【００２１】次に、図１の回路のオフセット補償動作に
ついて説明する。先ず、端子４からの切り換え信号によ
り切り換え回路３を直流基準レベル発生回路２側に切り
換え、基準となる相の回路ブロック１０及びオフセット
補償を必要とする相の回路ブロック２０ａ〜２０ｍのそ
れぞれに直流基準レベルを供給する。また、端子５を通
じてクロックＣＫを入力する。
ついて説明する。先ず、端子４からの切り換え信号によ
り切り換え回路３を直流基準レベル発生回路２側に切り
換え、基準となる相の回路ブロック１０及びオフセット
補償を必要とする相の回路ブロック２０ａ〜２０ｍのそ
れぞれに直流基準レベルを供給する。また、端子５を通
じてクロックＣＫを入力する。
【００２２】このとき、基準相の回路ブロック１０のＡ
／Ｄコンバータ１２の出力コードの平均値と、オフセッ
ト補償が必要な相の回路ブロック２０ａ〜２０ｍのＡ／
Ｄコンバータ２３の出力コードの平均値が異なる場合、
すなわち基準相と、オフセット補償が必要な相のＡ／Ｄ
コンバータ間にオフセットレベル差がある場合、比較回
路２５の２つの入力にレベル差が生じる。このため、比
較回路２５は両者の大小によって“１”または“０”の
ロジックレベルを出力する。
／Ｄコンバータ１２の出力コードの平均値と、オフセッ
ト補償が必要な相の回路ブロック２０ａ〜２０ｍのＡ／
Ｄコンバータ２３の出力コードの平均値が異なる場合、
すなわち基準相と、オフセット補償が必要な相のＡ／Ｄ
コンバータ間にオフセットレベル差がある場合、比較回
路２５の２つの入力にレベル差が生じる。このため、比
較回路２５は両者の大小によって“１”または“０”の
ロジックレベルを出力する。
【００２３】アップダウンカウンタ２６は、比較回路２
５の出力のロジックレベルに応じて、クロックＣＫをア
ップカウントまたはダウンカウントする。これによりＤ
／Ａコンバータ２７の直流レベル出力はクロックＣＫに
同期して正方向または負方向に推移する。そして、この
Ｄ／Ａコンバータ２７からの直流レベルによってオフセ
ット加算回路２２が、Ａ／Ｄコンバータ２３の出力コー
ドの平均値が基準相のＡ／Ｄコンバータ１２の出力コー
ドの平均値に近づくように制御される。
５の出力のロジックレベルに応じて、クロックＣＫをア
ップカウントまたはダウンカウントする。これによりＤ
／Ａコンバータ２７の直流レベル出力はクロックＣＫに
同期して正方向または負方向に推移する。そして、この
Ｄ／Ａコンバータ２７からの直流レベルによってオフセ
ット加算回路２２が、Ａ／Ｄコンバータ２３の出力コー
ドの平均値が基準相のＡ／Ｄコンバータ１２の出力コー
ドの平均値に近づくように制御される。
【００２４】そして、以上の制御動作により、オフセッ
ト補償を必要とする相のＤ／Ａコンバータ２４の出力レ
ベルが、基準相のＤ／Ａコンバータ１３の出力レベルを
逆方向に越えると、オフセット加算回路２２が逆方向に
制御される。この結果、オフセット補償を必要とする相
のＤ／Ａコンバータ２４の出力レベルは、基準相のＤ／
Ａコンバータ１３の出力レベルを中心に、最下位ビット
ＬＳＢに対応するレベル（１ＬＳＢ）以下に整定された
状態となる。
ト補償を必要とする相のＤ／Ａコンバータ２４の出力レ
ベルが、基準相のＤ／Ａコンバータ１３の出力レベルを
逆方向に越えると、オフセット加算回路２２が逆方向に
制御される。この結果、オフセット補償を必要とする相
のＤ／Ａコンバータ２４の出力レベルは、基準相のＤ／
Ａコンバータ１３の出力レベルを中心に、最下位ビット
ＬＳＢに対応するレベル（１ＬＳＢ）以下に整定された
状態となる。
【００２５】以上のようにして、図１の構成のオフセッ
ト補償回路によれば、ＣＰＵのプログラムによるソフト
ウエア演算をすることなく、ハードウエアにより各相の
オフセットレベルを基準相のオフセットレベルに対して
１ＬＳＢ以下の精度で合わせることができる。
ト補償回路によれば、ＣＰＵのプログラムによるソフト
ウエア演算をすることなく、ハードウエアにより各相の
オフセットレベルを基準相のオフセットレベルに対して
１ＬＳＢ以下の精度で合わせることができる。
【００２６】図２は、この発明によるＡ／Ｄコンバータ
のオフセット補償回路の他の実施例で、この例は、オフ
セット補償を必要とする相の回路ブロック２０ａ〜２０
ｍ図１の例のオフセット加算回路２２は設けずに、アン
プ２１を通じたアナログ信号は直接Ａ／Ｄコンバータ２
３に供給する。そして、この例においては、Ｄ／Ａコン
バータ２７の出力をＡ／Ｄコンバータ２３の変換基準電
圧制御用アンプ２８を介して、Ａ／Ｄコンバータ２３の
変換基準電圧制御端子に供給する。
のオフセット補償回路の他の実施例で、この例は、オフ
セット補償を必要とする相の回路ブロック２０ａ〜２０
ｍ図１の例のオフセット加算回路２２は設けずに、アン
プ２１を通じたアナログ信号は直接Ａ／Ｄコンバータ２
３に供給する。そして、この例においては、Ｄ／Ａコン
バータ２７の出力をＡ／Ｄコンバータ２３の変換基準電
圧制御用アンプ２８を介して、Ａ／Ｄコンバータ２３の
変換基準電圧制御端子に供給する。
【００２７】そして、この構成により、Ａ／Ｄコンバー
タ２３の出力コードの平均値が、基準相のＡ／Ｄコンバ
ータ１２の出力コードの平均値に近づくように、このＡ
／Ｄコンバータ２３の変換基準電圧を制御する。この例
においても、プログラムによる演算をすることなく、各
相のオフセットレベルを基準のオフセットレベルに１Ｌ
ＳＢ以下の精度で合わせることができることは容易に理
解できよう。
タ２３の出力コードの平均値が、基準相のＡ／Ｄコンバ
ータ１２の出力コードの平均値に近づくように、このＡ
／Ｄコンバータ２３の変換基準電圧を制御する。この例
においても、プログラムによる演算をすることなく、各
相のオフセットレベルを基準のオフセットレベルに１Ｌ
ＳＢ以下の精度で合わせることができることは容易に理
解できよう。
【００２８】図３及び図４は、この発明のさらに他の例
の実施例である。この例は、図１または図２の例におい
て、基準相の回路ブロック１０に機能を付加した例であ
る。図３の例においては、基準相の回路ブロック１０の
アンプ１１とＡ／Ｄコンバータ１２との間にオフセット
加算回路１４を挿入する。そして、端子１５からオフセ
ットレベル制御信号をこのオフセット加算回路１４に供
給する。基準相以外の構成は図１または図２の構成と同
一である。
の実施例である。この例は、図１または図２の例におい
て、基準相の回路ブロック１０に機能を付加した例であ
る。図３の例においては、基準相の回路ブロック１０の
アンプ１１とＡ／Ｄコンバータ１２との間にオフセット
加算回路１４を挿入する。そして、端子１５からオフセ
ットレベル制御信号をこのオフセット加算回路１４に供
給する。基準相以外の構成は図１または図２の構成と同
一である。
【００２９】この図３の例においては、切り換え回路３
を直流基準レベル発生回路２側に切り換えたとき、Ａ／
Ｄコンバータ１２の出力コードが、直流基準レベルに相
当するコードとなるように、端子１７からオフセットレ
ベル制御信号をオフセット加算回路１４に供給する。そ
して、そのときのオフセットレベル制御信号を保持す
る。他の動作は、図１または図２の例と同じである。こ
の例によれば、基準相のＡ／Ｄコンバータ１２のオフセ
ットレベルを調整するため、前述の効果に加えて、各相
のオフセットレベルを絶対的なレベルに対して補償する
ことができるものである。
を直流基準レベル発生回路２側に切り換えたとき、Ａ／
Ｄコンバータ１２の出力コードが、直流基準レベルに相
当するコードとなるように、端子１７からオフセットレ
ベル制御信号をオフセット加算回路１４に供給する。そ
して、そのときのオフセットレベル制御信号を保持す
る。他の動作は、図１または図２の例と同じである。こ
の例によれば、基準相のＡ／Ｄコンバータ１２のオフセ
ットレベルを調整するため、前述の効果に加えて、各相
のオフセットレベルを絶対的なレベルに対して補償する
ことができるものである。
【００３０】図４の例は、基準相の回路ブロック１０に
オフセット加算回路１４を設ける代わりに、端子１７を
通じて変換基準電圧制御信号を制御アンプ１６を介して
Ａ／Ｄコンバータ１２の変換基準電圧制御端子に供給す
る。そして、この端子１７からの制御信号により、図３
の例と同様に、切り換え回路３を直流基準レベル発生回
路２側に切り換えたとき、Ａ／Ｄコンバータ１２の出力
コードが、直流基準レベルに相当するコードとなるよう
に、Ａ／Ｄコンバータ１２の変換基準電圧を制御する。
そして、そのときの端子１７からの変換基準電圧制御信
号を保持する。他の動作は、図１または図２の例と同じ
である。この例においても、図３の例と同様に、各相の
オフセットレベルを絶対的なレベルに対して補償するこ
とができるものである。
オフセット加算回路１４を設ける代わりに、端子１７を
通じて変換基準電圧制御信号を制御アンプ１６を介して
Ａ／Ｄコンバータ１２の変換基準電圧制御端子に供給す
る。そして、この端子１７からの制御信号により、図３
の例と同様に、切り換え回路３を直流基準レベル発生回
路２側に切り換えたとき、Ａ／Ｄコンバータ１２の出力
コードが、直流基準レベルに相当するコードとなるよう
に、Ａ／Ｄコンバータ１２の変換基準電圧を制御する。
そして、そのときの端子１７からの変換基準電圧制御信
号を保持する。他の動作は、図１または図２の例と同じ
である。この例においても、図３の例と同様に、各相の
オフセットレベルを絶対的なレベルに対して補償するこ
とができるものである。
【００３１】なお、オフセット補償を必要とする相の回
路ブロックは、上述の例のように複数個設ける必要はな
く、１個であってもよいことはいうまでもない。
路ブロックは、上述の例のように複数個設ける必要はな
く、１個であってもよいことはいうまでもない。
【００３２】
【発明の効果】以上説明したように、この発明によれ
ば、ＣＰＵでのプログラムによる演算をすることなく、
ハードウエアによりオフセット補償を必要とする各相の
オフセットレベルを基準相のオフセットレベルに合わせ
ることができる。
ば、ＣＰＵでのプログラムによる演算をすることなく、
ハードウエアによりオフセット補償を必要とする各相の
オフセットレベルを基準相のオフセットレベルに合わせ
ることができる。
【００３３】したがって、この発明によるオフセット補
償回路を備えたＡ／Ｄコンバータを使用したシステム、
例えばディジタルオシロスコープでは、システムのＣＰ
Ｕ及びプログラムの負担が少なくなり、処理スピードを
向上させることができると共に、プログラムの簡素化、
メモリ容量の小容量化に寄与する。
償回路を備えたＡ／Ｄコンバータを使用したシステム、
例えばディジタルオシロスコープでは、システムのＣＰ
Ｕ及びプログラムの負担が少なくなり、処理スピードを
向上させることができると共に、プログラムの簡素化、
メモリ容量の小容量化に寄与する。
【００３４】したがって、例えばインターリーブ方式に
よるサンプリング回路を用いたディジタルオシロスコー
プにおいてこの発明による装置を用いれば、各相の個別
の回路（アンプ等）が持つオフセットレベルのばらつき
や、温度などの環境変化によって各相に生じるオフセッ
トレベルの変化のばらつき等によって生じる各相間のオ
フセットレベルの差を低減することができる。さらに、
ディジタルオシロスコープなどにおいて、各相間のオフ
セットレベルの差が低減できるため、波形品質が向上す
る。
よるサンプリング回路を用いたディジタルオシロスコー
プにおいてこの発明による装置を用いれば、各相の個別
の回路（アンプ等）が持つオフセットレベルのばらつき
や、温度などの環境変化によって各相に生じるオフセッ
トレベルの変化のばらつき等によって生じる各相間のオ
フセットレベルの差を低減することができる。さらに、
ディジタルオシロスコープなどにおいて、各相間のオフ
セットレベルの差が低減できるため、波形品質が向上す
る。
【００３５】さらに、基準相の回路ブロックにおいて、
Ａ／Ｄ変換出力コードが直流基準レベルのディジタル変
換値に合致するようにオフセットレベルを調整している
場合には、それは絶対的なレベルとなるので、オフセッ
ト補償を必要とする相の回路ブロックのオフセットレベ
ルは、この絶対値に対して補償され、より精度がよく、
安定なＡ／Ｄ変換を行うことができる。
Ａ／Ｄ変換出力コードが直流基準レベルのディジタル変
換値に合致するようにオフセットレベルを調整している
場合には、それは絶対的なレベルとなるので、オフセッ
ト補償を必要とする相の回路ブロックのオフセットレベ
ルは、この絶対値に対して補償され、より精度がよく、
安定なＡ／Ｄ変換を行うことができる。
【図１】この発明によるＡ／Ｄコンバータのオフセット
補償回路の一実施例のブロック図である。
補償回路の一実施例のブロック図である。
【図２】この発明によるＡ／Ｄコンバータのオフセット
補償回路の他の実施例のブロック図である。
補償回路の他の実施例のブロック図である。
【図３】この発明によるＡ／Ｄコンバータのオフセット
補償回路の他の実施例の要部のブロック図である。
補償回路の他の実施例の要部のブロック図である。
【図４】この発明によるＡ／Ｄコンバータのオフセット
補償回路のさらに他の実施例の要部のブロック図であ
る。
補償回路のさらに他の実施例の要部のブロック図であ
る。
【符号の説明】 １ 被変換アナログ信号の入力端子 ２ 直流基準レベル発生回路 ３ 切り換え回路 ５ クロック入力端子 １０ 基準相のＡ／Ｄ変換回路ブロック １２ Ａ／Ｄコンバータ １３ Ｄ／Ａコンバータ ２０ａ〜２０ｍ オフセット補償を必要とする相のＡ／
Ｄ変換回路ブロック ２２ オフセット加算回路 ２３ Ａ／Ｄコンバータ ２４ Ｄ／Ａコンバータ ２５ 比較回路 ２６ アップダウンカウンタ ２７ Ｄ／Ａコンバータ
Ｄ変換回路ブロック ２２ オフセット加算回路 ２３ Ａ／Ｄコンバータ ２４ Ｄ／Ａコンバータ ２５ 比較回路 ２６ アップダウンカウンタ ２７ Ｄ／Ａコンバータ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−236822（ＪＰ，Ａ) 特開 昭55−52635（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (2)
- 【請求項１】直流基準レベル発生回路と、前記 直流基準レベル発生回路からの直流基準レベルと被
変換アナログ入力信号とを切り換える切り換え回路と、前記 切り換え回路の出力信号が供給される基準相のＡ／
Ｄ変換回路ブロックと、 前記切り換え回路の出力信号が供給されるオフセット補
償を必要とする１または複数相のＡ／Ｄ変換回路ブロッ
クと、 を備え、 前記オフセット補償を必要とする相のＡ／Ｄ変換回路ブ
ロックの各々は、 前記基準相のＡ／Ｄコンバータ出力をＤ／Ａ変換したレ
ベルと、当該オフセット補償を必要とする相のＡ／Ｄコ
ンバータ出力をＤ／Ａ変換したレベルとの比較を行い、
その比較結果に応じた２値信号を出力する比較回路と、前記比較回路からの２値信号に応じてアップカウントま
たはダウンカウントするアップダウンカウンタと、 前記アップダウンカウンタの計数出力をＤ／Ａ変換する
Ｄ／Ａ変換回路と、 を含むオフセット補償制御信号を形成する回路を備える
と共に、 前記オフセット 補償制御信号を形成する回路を含み、前
記切り換え回路が前記直流基準レベル発生回路側に切り
換えられたとき、前記オフセット補償制御信号により当
該オフセット補償を必要とする相のＡ／Ｄコンバータの
出力コードを、前記基準相のＡ／Ｄコンバータの出力コ
ードに等しくするようにオフセットレベルを追従させる
帰還制御ループを備えるインターリーブ方式のＡ／Ｄコ
ンバータのオフセット補償回路。 - 【請求項２】前記基準相のＡ／Ｄ変換回路ブロックに、
前記切り換え回路が前記直流基準レベル発生回路側に切
り換えられたとき、当該基準相のＡ／Ｄコンバータ出力
値が、前記直流基準レベルのＡ／Ｄ変換値に合致するよ
うにオフセットレベルを制御するための回路が設けられ
てなる請求項１に記載のインターリーブ方式のＡ／Ｄコ
ンバータのオフセット補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10063692A JP3161481B2 (ja) | 1992-03-26 | 1992-03-26 | インターリーブ方式のａ／ｄコンバータのオフセット補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10063692A JP3161481B2 (ja) | 1992-03-26 | 1992-03-26 | インターリーブ方式のａ／ｄコンバータのオフセット補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05276036A JPH05276036A (ja) | 1993-10-22 |
| JP3161481B2 true JP3161481B2 (ja) | 2001-04-25 |
Family
ID=14279322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10063692A Expired - Fee Related JP3161481B2 (ja) | 1992-03-26 | 1992-03-26 | インターリーブ方式のａ／ｄコンバータのオフセット補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161481B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515464B1 (en) * | 2000-09-29 | 2003-02-04 | Microchip Technology Incorporated | Input voltage offset calibration of an analog device using a microcontroller |
| US6459335B1 (en) * | 2000-09-29 | 2002-10-01 | Microchip Technology Incorporated | Auto-calibration circuit to minimize input offset voltage in an integrated circuit analog input device |
| JP2007027921A (ja) | 2005-07-13 | 2007-02-01 | Agilent Technol Inc | 信号発生装置の調整方法、および、信号発生装置 |
| JP5095007B2 (ja) * | 2009-02-19 | 2012-12-12 | 株式会社日立製作所 | アナログデジタル変換器および半導体集積回路装置 |
| EP2555434A4 (en) * | 2010-03-26 | 2013-10-09 | Nec Corp | TIME-INTERLACING A / D CONVERSION DEVICE |
-
1992
- 1992-03-26 JP JP10063692A patent/JP3161481B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05276036A (ja) | 1993-10-22 |
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