JP5095007B2 - アナログデジタル変換器および半導体集積回路装置 - Google Patents
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Description
C Hsu(C. Hsu et al., "An 11b 800MS/s time-interleaved ADC with digital background calibration," 2007 IEEE International Solid State Circuits Conference (ISSCC), Session 25.7, pp. 464-465(2007).)
Claims (20)
- 位相が互いに異なりかつサンプルレートが互いに等しいM個の単位アナログデジタル変換ユニット(Mは2以上の整数である)が互いに並列に接続されてなり、かつ、前記単位アナログデジタル変換ユニットのM倍のサンプルレートを有するアナログデジタル変換器であって、
前記単位アナログデジタル変換ユニットよりもサンプルレートが低くかつ分解能が高い参照用アナログデジタル変換ユニットが、前記M個の単位アナログデジタル変換ユニットに対して並列に接続され、
前記アナログデジタル変換器のサンプルレートが前記参照用アナログデジタル変換ユニットのサンプルレートのN倍である(Nは2以上の整数である)とした場合、前記Mと前記Nとは互いに素であり、
前記参照用アナログデジタル変換ユニットの出力に基づいて、前記M個の単位アナログデジタル変換ユニットの各々に対するキャリブレーションを行う機能を有する
ことを特徴とするアナログデジタル変換器。 - 請求項1において、
前記キャリブレーションは、前記M個の単位アナログデジタル変換ユニットの各々の出力に対してデジタル領域で行うポストキャリブレーションである
ことを特徴とするアナログデジタル変換器。 - 請求項2において、
前記ポストキャリブレーションは、前記アナログデジタル変換器の通常動作中にバックグランドで実行される
ことを特徴とするアナログデジタル変換器。 - 請求項1において、
前記単位アナログデジタル変換ユニットのサンプリングのタイミングは前記M個の単位アナログデジタル変換ユニットの各々に入力される動作クロックによって生成され、
前記サンプルレートは前記動作クロックの周波数である動作クロック周波数に対応する
ことを特徴とするアナログデジタル変換器。 - タイムインターリーブ型のアナログデジタル変換器であって、
入力に対して並列に、参照用アナログデジタル変換ユニットが接続され、
前記参照用アナログデジタル変換ユニットの変換出力を利用して、デジタルキャリブレーションにより、前記タイムインターリーブ型のアナログデジタル変換器を構成する各単位アナログデジタル変換ユニット間の変換利得のミスマッチ、DCオフセット電圧のミスマッチ、サンプリングタイミングのミスマッチ、非線形性のミスマッチ、および周波数特性のミスマッチの少なくとも1つを補正するよう構成され、
前記参照用アナログデジタル変換ユニットの動作クロック周波数は、前記タイムインターリーブ型のアナログデジタル変換器全体としてのサンプルレートより小さく、かつ、前記各単位アナログデジタル変換ユニットのサンプリングに順次同期するように設定される
ことを特徴とするアナログデジタル変換器。 - 請求項5において、
前記デジタルキャリブレーションのアルゴリズムとして、LMS(Least Mean Square)アルゴリズムが適用されて成る
ことを特徴とするアナログデジタル変換器。 - 請求項5において、
前記参照用アナログデジタル変換ユニットの動作クロック周波数は、前記タイムインターリーブ型のアナログデジタル変換器全体としてのサンプルレートの1/Nに設定され、
前記Nは、前記タイムインターリーブ型のアナログデジタル変換器を構成する単位アナログデジタル変換ユニットの並列数Mと互いに素である
ことを特徴とするアナログデジタル変換器。 - 請求項5において、
前記参照用アナログデジタル変換ユニットの動作クロック周波数は、前記各単位アナログデジタル変換ユニットの動作クロック周波数より小さく設定される
ことを特徴とするアナログデジタル変換器。 - 請求項5において、
前記サンプリングタイミングのミスマッチを補正するために、前記デジタルキャリブレーションを時間の1階微分器によって行う
ことを特徴とするアナログデジタル変換器。 - 請求項9において、
前記1階微分器として、サンプリング定理と窓関数とから求まる固定のタップ係数を持つFIRフィルタが用いられる
ことを特徴とするアナログデジタル変換器。 - 請求項5において、
前記サンプリングタイミングのミスマッチを補正するために、前記デジタルキャリブレーションを時間の2階以上の微分器によって行う
ことを特徴とするアナログデジタル変換器。 - 請求項11において、
前記2階以上の微分器として、サンプリング定理と窓関数とから求まる固定のタップ係数を持つFIRフィルタが用いられる
ことを特徴とするアナログデジタル変換器。 - 請求項5において、
前記サンプリングタイミングのミスマッチを補正するために、前記サンプリングタイミングのキャリブレーションを行う手段が複数段従属接続されて成る
ことを特徴とするアナログデジタル変換器。 - 請求項5において、
前記参照用アナログデジタル変換ユニットの動作クロック周波数および前記各単位アナログデジタル変換ユニットの動作クロック周波数の少なくとも一方は、(奇数/2)分周器を用いて生成される
ことを特徴とするアナログデジタル変換器。 - 請求項5において、
前記参照用アナログデジタル変換ユニットの動作クロック周波数および前記各単位アナログデジタル変換ユニットの動作クロック周波数の少なくとも一方は、DLL(Delay Locked Loop)回路とエッジコンバイナー(Edge Combiner)回路とを用いて生成される
ことを特徴とするアナログデジタル変換器。 - 位相が互いに異なりかつサンプルレートが互いに等しいM個の単位アナログデジタル変換ユニット(Mは2以上の整数である)が互いに並列に接続されてなり、かつ、前記単位アナログデジタル変換ユニットのM倍のサンプルレートを有するアナログデジタル変換器がクロック源と共に単一の半導体基板上に形成されて成る半導体集積回路装置であって、
前記アナログデジタル変換器は、
前記単位アナログデジタル変換ユニットよりもサンプルレートが低くかつ分解能が高い参照用アナログデジタル変換ユニットが、前記M個の単位アナログデジタル変換ユニットに対して並列に接続され、
前記アナログデジタル変換器のサンプルレートが前記参照用アナログデジタル変換ユニットのサンプルレートのN倍である(Nは2以上の整数である)とした場合、前記Mと前記Nとは互いに素であり、
前記参照用アナログデジタル変換ユニットの出力に基づいて、前記M個の単位アナログデジタル変換ユニットの各々に対するキャリブレーションを行う機能を有する
ことを特徴とする半導体集積回路装置。 - 請求項16において、
前記キャリブレーションは、前記M個の単位アナログデジタル変換ユニットの各々の出力に対してデジタル領域で行うポストキャリブレーションである
ことを特徴とする半導体集積回路装置。 - 請求項17において、
前記ポストキャリブレーションは、前記アナログデジタル変換器の通常動作中にバックグランドで実行される
ことを特徴とする半導体集積回路装置。 - 請求項16において、
前記単位アナログデジタル変換ユニットのサンプリングのタイミングは前記M個の単位アナログデジタル変換ユニットの各々に入力される動作クロックによって生成され、
前記サンプルレートは前記動作クロックの周波数である動作クロック周波数に対応する
ことを特徴とする半導体集積回路装置。 - 請求項16において、
前記各単位アナログデジタル変換ユニットおよび前記参照用アナログデジタル変換ユニットは、前記各単位アナログデジタル変換ユニットも前記参照用アナログデジタル変換ユニットも配置されない隙間の部分が最小となるように配置され、
前記クロック源から前記各単位アナログデジタル変換ユニットおよび前記参照用アナログデジタル変換ユニットまでの距離が互いに異なるユニット同士の組合せが存在する
ことを特徴とする半導体集積回路装置。
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