JP6694728B2

JP6694728B2 - 信号処理装置

Info

Publication number: JP6694728B2
Application number: JP2016028818A
Authority: JP
Inventors: 依田　友也; 友也依田; 大西　直樹; 直樹大西
Original assignee: Nihon Dempa Kogyo Co Ltd
Current assignee: Nihon Dempa Kogyo Co Ltd
Priority date: 2016-02-18
Filing date: 2016-02-18
Publication date: 2020-05-20
Anticipated expiration: 2036-02-18
Also published as: JP2017147637A; US9716511B1

Description

本発明は、アナログ信号をデジタル信号に変換する処理を行う信号処理装置に関する。

高速シリアルインターフェースの標準規格として、米国の標準化団体ＪＥＤＥＣが策定したＪＥＳＤ２０４Ｂがある。ＪＥＳＤ２０４Ｂでは、特許文献１に示すように、アナログ信号をデジタル信号に変換する複数の変換部を並列に並べ、複数のアナログ信号を同時にデジタル信号に変換して出力することが可能である。ＪＥＳＤ２０４Ｂを用いれば、基板上の配線を大幅に削減できることから、通信機器や計測機器等の分野での需要が増加している。

特開２００９−２３９８４７号公報

ところで、アナログ信号をデジタル信号に変換する複数の変換部を並列に並べ、複数のアナログ信号をデジタル信号に変換する場合、一の変換部に入力されるクロック信号が、他の変換部や、他の変換部に入力されるアナログ信号の線路の近傍を通り、クロック信号の線路を介してアナログ信号が干渉してしまうという問題がある。

図２は、従来の信号処理装置の構成の一例を示す図である。図２に示すように、従来の信号処理装置１００は、プリント基板１０１上に、複数のＡＤ変換部１０２と、クロック信号を分配するクロック分配ＩＣ１０３とが設けられている。そして、クロック分配ＩＣ１０３は、複数の変換部１０２に、クロック信号として、複数の変換部の同期をとるための同期用信号と、ＡＤ変換時に用いられるサンプリング信号とを供給している。プリント基板１０１上に、クロック分配ＩＣ１０３が存在する場合には、複数の変換部１０２の近傍に、クロック信号を供給するための線路が配置されることとなり、当該線路を介して、隣接する変換部１０２に供給されるアナログ信号の干渉が発生してしまうという問題がある。

そこで、本発明はこれらの点に鑑みてなされたものであり、複数のＡＤ変換部の間の干渉を抑えることができる信号処理装置を提供することを目的とする。

本発明の第１の態様に係る信号処理装置は、クロック信号に基づいて、アナログ信号をデジタル信号に変換して出力する複数の変換部と、基準信号に基づいて、前記クロック信号を生成する生成部と、生成された前記クロック信号を、複数の前記変換部に分配する分配部と、複数の前記変換部のそれぞれに割り当てられた領域のみを通り、前記アナログ信号を前記変換部に供給する第１線路と、前記領域のみを通り、分配された前記クロック信号を前記変換部に供給する第２線路と、を備える。

前記信号処理装置は、複数の前記領域のそれぞれに、当該領域に配置される前記変換部と、他の前記領域に配置される前記変換部に入力する信号とが干渉することを防ぐ遮蔽部をさらに備えてもよい。
前記信号処理装置は、複数の前記領域のそれぞれの前記第２線路の線路長が等しくてもよい。

前記信号処理装置は、前記分配部において、生成された前記クロック信号が入力される入力部から、複数の前記変換部のそれぞれに前記クロック信号を出力する複数の出力部のそれぞれまでの線路長が等しくてもよい。
前記信号処理装置は、前記分配部において、前記入力部から前記出力部までの配線パターンがツリー状であってもよい。

前記生成部は、前記クロック信号として、複数の前記変換部の同期をとるためのサンプリング信号と、前記変換する際に用いられる同期用信号とを生成し、前記分配部は、前記サンプリング信号と、前記同期用信号とを、それぞれ異なる基板上で分配してもよい。
前記生成部は、前記クロック信号として、複数の前記変換部の同期をとるためのサンプリング信号と、前記変換する際に用いられる同期用信号とを生成し、前記分配部は、前記サンプリング信号を一の基板の第１の面で分配し、前記同期用信号を、前記基板の第１の面と反対側の第２の面で分配してもよい。

本発明によれば、複数のＡＤ変換部の間の干渉を最小限に抑えることができるという効果を奏する。

本実施形態に係る信号処理装置の構成を示す図である。従来の信号処理装置の構成の一例を示す図である。

図１は、本実施形態に係る信号処理装置１の構成を示す図である。信号処理装置１は、基準発振器１１と、発振器１２と、分配器１３と、変換器１４と、シールドケース１５と、第１線路１６と、第２線路１７及び１８と、集積回路１９と、基板２０とを備える。

基準発振器１１は、例えば水晶発振器であり、所定周波数の基準信号を生成して発振器１２に出力する。
発振器１２は、例えばＰＬＬ（Phase Locked Loop）回路等によって構成されている。発振器１２は、生成部として機能し、基準発振器１１から入力された基準信号に基づいて、クロック信号として、複数の変換器１４の同期をとるための同期用信号と、複数の変換器１４において、アナログ信号をデジタル信号に変換する際に用いられるサンプリング信号とを生成する。例えば、サンプリング信号の周波数は、３．６ＧＨｚである。また、同期用信号は、サンプリング信号の分周信号であり、同期用信号の周波数は２２．５ＭＨｚである。発振器１２は、サンプリング信号を分配器１３Ａ及び集積回路１９に出力するとともに、同期用信号を分配器１３Ｂ及び集積回路１９に出力する。

分配器１３は、発振器１２において生成されたクロック信号を、複数の変換器１４に分配する。分配器１３は、発振器１２から出力されたサンプリング信号と、同期用信号とを、それぞれ異なる基板上に形成されている分配器１３Ａ及び分配器１３Ｂで分配する。

分配器１３Ａは、例えば基板上に形成された分配回路であり、発振器１２によって生成されたサンプリング信号を複数の変換器１４に分配して出力する。分配器１３Ａは、生成されたサンプリング信号が入力される入力部としての一の入力端子と、分配されたサンプリング信号を出力する出力部としての複数の出力端子とを備えている。本実施形態において、分配器１３Ａの出力端子は、変換器１４の個数に対応して４つ設けられている。図１に示すように、分配器１３Ａにおいて、入力端子から４つの出力端子までの配線パターンはツリー状であり、入力端子から４つの出力端子のそれぞれまでの線路長は等しい。
分配器１３Ａは、分配されたサンプリング信号を、第２線路１７を介して、複数の変換器１４に出力する。

分配器１３Ｂは、例えば、分配器１３Ａとは異なる基板上に形成された分配回路であり、発振器１２によって生成された同期用信号を複数の変換器１４に分配して出力する。分配器１３Ｂも、分配器１３Ａと同様に、生成された同期用信号が入力される入力部としての一の入力端子と、分配された同期用信号を出力する出力部としての複数の出力端子とを備えている。本実施形態において、分配器１３Ｂの出力端子は、変換器１４の個数に対応して４つ設けられている。

分配器１３Ｂにおいて、入力端子から４つの出力端子までの配線パターンはツリー状であり、入力端子から４つの出力端子のそれぞれまでの線路長は等しい。ツリー状とは、１本の配線が複数本に分岐し、分岐後の各配線が、さらに複数本に分岐する態様である。図１においては、１本の配線が２本に分岐している例を示しているが、１本の配線が３本以上に分岐してもよい。
分配器１３Ｂは、分配された同期用信号を、第２線路１８を介して、複数の変換器１４に出力する。

このように、信号処理装置１においては、サンプリング信号と、同期用信号とを異なる基板上で分配し、変換器１４に入力するので、基板２０上における、サンプリング信号に対応する線路の配線、及び同期用信号に対応する線路の配線を容易にすることができる。また、分配器１３Ａ、１３Ｂ上で、入力端子から複数の出力端子のそれぞれまでの距離を等しくすることにより、分配する信号の位相が線路長の相違に伴って異なってしまうことを防止することができる。また、分配器１３Ａ、１３Ｂにおける配線パターンをツリー状とすることにより、発振器１２から複数の変換器１４のそれぞれへの配線を等長配線にしやすくできる。

なお、本実施形態において、分配器１３は、サンプリング信号と、同期用信号とをそれぞれ異なる基板上で分配することとしたが、これに限らない。分配器１３は、サンプリング信号を一の基板の第１の面で分配し、同期用信号を、当該基板における第１の面と反対側の第２の面で分配してもよい。このようにすることで、分配器１３を小型化することができる。

変換器１４、シールドケース１５、第１線路１６、第２線路１７、１８、及び集積回路１９は、一の基板２０上に配置されている。
複数の変換器１４は、分配器１３から出力されたクロック信号に基づいて、アナログ信号をデジタル信号に変換し、当該デジタル信号をシリアルデータとして集積回路１９に出力するＡＤ変換器である。本実施形態において、信号処理装置１には、複数の変換器１４として、図１に示すように、変換器１４Ａ〜１４Ｄが設けられている。

変換器１４Ａ〜１４Ｄのそれぞれには、アナログ信号及びクロック信号の配線用の領域が割り当てられている。ここで、変換器１４Ａ〜１４Ｄのそれぞれに割り当てられている配線用の領域は、当該領域内の変換器１４と接続される線路のみが配置され、他の領域内の変換器１４と接続される線路が配置されない領域である。この領域を設けることにより、当該領域内の変換器１４に接続される線路と、当該領域とは異なる領域内の変換器１４に接続される線路とが、交差したり近接したりすることを抑制することができる。これにより、信号処理装置１は、それぞれの変換器１４に入力されるアナログ信号が、クロック信号を供給する線路を介して、他の変換器１４に入力されるアナログ信号と干渉することを抑制することができる。

変換器１４Ａ〜１４Ｄのそれぞれには、自身に割り当てられている配線用の領域のみを通り、アナログ信号を変換器１４に供給する第１線路１６と、当該領域のみを通り、サンプリング信号を変換器１４に供給する第２線路１７と、当該領域のみを通り、同期用信号を変換器１４に供給する第２線路１８とが接続されている。

例えば、変換器１４Ａには、第１線路１６Ａと、第２線路１７Ａ、１８Ａとが接続されている。ここで、それぞれの変換器１４に接続される第１線路１６Ａ〜１６Ｄと、第２線路１７Ａ〜１７Ｄ、１８Ａ〜１８Ｄとは、それぞれが交差しないように配置されている。また、第１線路１６Ａ〜１６Ｄの線路長も等しく、同様に、第２線路１７Ａ〜１７Ｄの線路長、第２線路１８Ａ〜１８Ｄの線路長も等しい。このようにすることで、それぞれの信号の位相が線路長の相違に伴って異なってしまうことを防止することができる。

なお、第２線路１７、１８は、一の基板２０上に設けられることとしたが、これに限らない。例えば、２つの基板のそれぞれに、第２線路１７、１８を配線し、変換器１４に接続されるようにしてもよい。

変換器１４Ａ〜１４Ｄのそれぞれは、第２線路１８Ａ〜１８Ｄによって供給される同期用信号に基づいてそれぞれ同期をとり、第２線路１７Ａ〜１７Ｄによって供給されるサンプリング信号に基づいて、第１線路１６Ａ〜１６Ｄによって供給されるアナログ信号をデジタル信号に変換する。複数の変換器１４Ａ〜１４Ｄのそれぞれは、変換されたデジタル信号を、シリアルデータとして集積回路１９に出力する。

また、変換器１４Ａ〜１４Ｄのそれぞれに割り当てられている配線用の領域には、当該領域に配置される変換器１４に入力する信号と、当該領域とは異なる他の配線用の領域に配置される他の変換器１４に入力する信号とが干渉することを防ぐ遮蔽部としてのシールドケース１５が設けられている。このようにすることで、隣接する変換器１４の間で信号が干渉することをさらに抑制することができる。

集積回路１９は、例えば、ＦＰＧＡ（Field-Programmable Gate Array）であり、発振器１２から出力されたサンプリング信号及び同期用信号に基づいて、複数の変換器１４から出力された複数のシリアルデータを取得し、取得したシリアルデータに基づいて所定の演算処理を行う。

［本実施形態の効果］
以上説明したように、本実施形態に係る信号処理装置１は、クロック信号に基づいて、アナログ信号をデジタル信号に変換して出力する複数の変換器１４と、クロック信号を、複数の変換器１４に分配する分配器１３と、複数の変換器１４のそれぞれに割り当てられた領域のみを通り、アナログ信号を変換器１４に供給する第１線路１６と、当該領域のみを通り、分配されたクロック信号を変換器１４に供給する第２線路１７、１８とを備える。このようにすることで、領域内の変換器１４に接続される線路と、当該領域とは異なる領域内の変換器１４に接続される線路とが、交差したり近接したりすることを抑制することができる。これにより、信号処理装置１は、それぞれの変換器１４に入力されるアナログ信号が、クロック信号を供給する線路を介して、他の変換器１４に入力されるアナログ信号と干渉することを抑制することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。例えば、上述の実施形態では、４つの変換器１４Ａ〜１４Ｄが用いられる例について説明したが、これに限らず、複数の変換器１４が設けられていればよい。

１信号処理装置
１１基準発振器
１２発振器
１３分配器
１４変換器
１５シールドケース
１６第１線路
１７、１８第２線路
１９集積回路
２０基板

Claims

クロック信号に基づいて、アナログ信号をデジタル信号に変換して出力する複数の変換部と、
基準信号に基づいて、前記クロック信号を生成する生成部と、
生成された前記クロック信号を、複数の前記変換部に分配する分配部と、
複数の前記変換部のそれぞれに割り当てられた領域のみを通り、前記アナログ信号を前記変換部に供給する第１線路と、
前記領域のみを通り、分配された前記クロック信号を前記変換部に供給する第２線路と、
前記クロック信号に基づいて、複数の前記変換部のそれぞれから出力されたデジタル信号を取得し、取得した前記デジタル信号に基づいて所定の演算処理を行う集積回路と、
前記生成部が生成した前記クロック信号を、前記分配部を介さずに前記集積回路に供給する第３線路と、
を備え、
前記分配部において、生成された前記クロック信号が入力される入力部から、複数の前記変換部のそれぞれに前記クロック信号を出力する複数の出力部のそれぞれまでの線路長が等しい、
信号処理装置。
複数の前記領域のそれぞれに、当該領域に配置される前記変換部と、他の前記領域に配置される前記変換部に入力する信号とが干渉することを防ぐ遮蔽部をさらに備える、
請求項１に記載の信号処理装置。
複数の前記領域のそれぞれの前記第２線路の線路長が等しい、
請求項１又は２に記載の信号処理装置。
前記分配部において、前記入力部から前記出力部までの配線パターンがツリー状である、
請求項１から３のいずれか１項に記載の信号処理装置。
前記生成部は、前記クロック信号として、複数の前記変換部の同期をとるための同期用信号と、前記変換する際に用いられるサンプリング信号とを生成し、
前記分配部は、前記サンプリング信号と、前記同期用信号とを、それぞれ異なる基板上で分配する、
請求項１から４のいずれか１項に記載の信号処理装置。
前記生成部は、前記クロック信号として、複数の前記変換部の同期をとるための同期用信号と、前記変換する際に用いられるサンプリング信号とを生成し、
前記分配部は、前記サンプリング信号を一の基板の第１の面で分配し、前記同期用信号を、前記基板の第１の面と反対側の第２の面で分配する、
請求項１から５のいずれか１項に記載の信号処理装置。