JP2010032401A

JP2010032401A - 半導体試験装置

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Publication number: JP2010032401A
Application number: JP2008195587A
Authority: JP
Inventors: Takehide Hamuro; 毅英羽室
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2008-07-30
Filing date: 2008-07-30
Publication date: 2010-02-12

Abstract

【課題】試験速度や装置構成に影響を与えることなく、高品質なクロック信号を被試験デバイスに供給することを目的とする。
【解決手段】ＤＵＴ２のアナログ試験を行うアナログ試験部１を備える半導体試験装置であって、クロック信号を生成する第１のクロック信号生成部１１および第２のクロック信号生成部１２と、ＤＵＴ２にアナログ波形を出力するアナログ波形出力部１３とＤＵＴ２からアナログ波形を入力するアナログ波形入力部１４とに生成されたクロック信号を分配するとともに、ＤＵＴ２に対しても生成されたクロック信号を分配する第１のクロック信号分配部１５および第２のクロック信号分配部１６と、を備えている。
【選択図】図１

Description

本発明は、被試験デバイスの試験を行う半導体試験装置に関し、特にアナログ波形を入力して試験を行うアナログ試験部を備えた半導体試験装置に関するものである。

ＩＣやＬＳＩ等の被試験デバイス（ＤＵＴ：Device Under Test）に対してアナログ信号とデジタル信号とを入力して試験を行う半導体試験装置が、例えば特許文献１に開示されている。この半導体試験装置は、アナログ信号およびデジタル信号の２種類の信号を入力するために、アナログ試験を行うためのアナログ試験ボードとデジタル試験を行うためのデジタル試験ボードを搭載して、ＤＵＴの試験を行うようにしている。このうち、ＤＵＴのアナログ試験を行う対象としては、例えばＡ／Ｄ（アナログ・デジタル・コンバータ）やＤ／Ａ（デジタル・アナログ・コンバータ）等がある。

図３は、アナログ試験を行うための従来の半導体試験装置の概略構成を示した図である。この半導体試験装置は、アナログ試験ボード１０１とＤＵＴ１０２とを備えて概略構成している。アナログ試験ボード１０１は、第１のクロック信号生成部１１１と第２のクロック信号生成部１１２とアナログ波形出力部１１３とアナログ波形入力部１１４と第１のクロック信号分配部１１５と第２のクロック信号分配部１１６と第１のスイッチ部１１７と第２のスイッチ部１１８とを備えて概略構成している。

第１のクロック信号生成部１１１および第２のクロック信号生成部１１２は、図示しない基準クロック信号を生成する基準クロック信号生成部から基準クロック信号を入力してクロック信号を生成する。第１のクロック信号生成部１１１と第２のクロック信号生成部１１２とは、それぞれ異なる周波数のクロック信号Ｆ１とＦ２とを生成する。アナログ波形出力部１１３は、第１のクロック信号生成部１１１が生成したクロック信号Ｆ１のタイミングに基づいて、所定のアナログ試験を行うためのアナログ波形を生成してＤＵＴ１０２に出力する。また、アナログ波形入力部１１４は、第２のクロック信号生成部１１２が生成したクロック信号Ｆ２のタイミングに基づいて、ＤＵＴ２からアナログ波形を入力する。

第１のクロック信号分配部１１５は第１のクロック信号生成部１１１から出力されたクロック信号を分配するための分配回路であり、第２のクロック信号分配部１１６は第２のクロック信号生成部１１２から出力されたクロック信号を分配するための分配回路である。図３の例では、第１のクロック信号分配部１１５はアナログ波形出力部１１３とアナログ波形入力部１１４とにクロック信号Ｆ１を分配し、第２のクロック信号分配部１１６はアナログ波形出力部１１３とアナログ波形入力部１１４とにクロック信号Ｆ２を分配している。第１のクロック信号分配部１１５および第２のクロック信号分配部１１６と、アナログ波形出力部１１３およびアナログ波形入力部１１４との間には、第１のスイッチ部１１７と第２のスイッチ部１１８とが設けられている。第１のスイッチ部１１７は、クロック信号Ｆ１とＦ２とのうち何れか一方を選択して、アナログ波形出力部１１３に対して出力をするための高周波スイッチであり、第２のスイッチ部１１８は、クロック信号Ｆ１とＦ２とのうち何れか一方を選択して、アナログ波形入力部１１４に対して出力をするための高周波スイッチである。

以上の構成における動作について説明する。図示しない基準クロック信号生成部から出力された基準クロック信号に基づいて、第１のクロック信号生成部１１１と第２のクロック信号生成部１１２とはそれぞれ異なる周波数のクロック信号Ｆ１とＦ２とを生成する。クロック信号Ｆ１は第１のクロック信号分配部１１５により、アナログ波形出力部１１３とアナログ波形入力部１１４とに向けて分配される。クロック信号Ｆ２は第２のクロック信号分配部１１６により、アナログ波形出力部１１３とアナログ波形入力部１１４とに向けて分配される。第１のスイッチ部１１７はクロック信号Ｆ１とＦ２とのうち何れか一方を選択してアナログ波形出力部１１３に出力し、第２のスイッチ部１１８はクロック信号Ｆ１とＦ２とのうち何れか一方を選択してアナログ波形入力部１１４に出力する。図３の例では、第１のスイッチ部１１７はクロック信号Ｆ１を選択し、また第２のスイッチ部１１８もクロック信号Ｆ１を選択している。従って、アナログ波形出力部１１３はクロック信号Ｆ１のタイミングに基づいて、ＤＵＴ１０２に対してアナログ波形を出力し、アナログ波形入力部１１４はクロック信号Ｆ１のタイミングに基づいて、ＤＵＴ１０２からアナログ波形を入力する。
特開２００３−２４８０３９号公報

図３のような従来の半導体試験装置の場合、アナログ波形出力部１１３およびアナログ波形入力部１１４には、クロック信号Ｆ１とＦ２とのうち何れか一方が必ず入力される構成となっているが、ＤＵＴ１０２には直接的にクロック信号が入力されない。従って、ＤＵＴ１０２にアナログ試験ボード１０１と同期したクロック信号が必要な場合には、アナログ波形出力部１１３とＤＵＴ２とを結ぶ信号経路（波形出力経路１２１とする）またはアナログ波形入力部１１４とＤＵＴ２とを結ぶ信号経路（波形入力経路１２２とする）の何れかを利用することにより、クロック信号がＤＵＴ１０２に供給される。

ただし、波形出力経路１２１および波形入力経路１２２はそれぞれアナログ波形を出力および入力するための信号経路であるため、これらの信号経路をクロック信号供給用として使用すると、クロック信号を供給している間はアナログ波形を入出力することができなくなり、テスト効率が低下して試験速度が低速化する。特に、近年の半導体試験装置では試験速度の高速化の要請が高いため、クロック信号のためにアナログ波形の入出力に影響を与えることは回避しなければならない。

一方、半導体試験装置にはアナログボードとデジタルボードとの２種類が搭載されており、ＤＵＴ１０２はデジタルボードにも接続されているため、デジタルボードの信号経路を利用してクロック信号を供給するようにすれば、前記の試験速度の低速化といった問題は回避できる。ただし、デジタルボードで使用される信号はデジタル信号であり、デジタル回路特有のノイズやジッタ等の問題により、アナログのクロック信号の信号品質が劣化する。これにより、高品質なクロック信号をＤＵＴ１０２に供給することができないという問題が生じる。

また、アナログボードとデジタルボードとの他にクロック信号を供給するための専用のボードを設ければ、波形出力経路１２１や波形入力経路１２２を使用することがないことから、試験速度が低速になることはなく、またデジタルボードの信号経路を利用することもないことから、ノイズやジッタ等の問題が生じることもない。しかし、クロック信号供給用の専用ボードを半導体試験装置に実装しなければならず、実装スペースが増加し、装置構成の大型化や複雑化といった問題を招来する。

そこで、本発明は、試験速度や装置構成に影響を与えることなく、高品質なクロック信号を被試験デバイスに供給することを目的とする。

以上の課題を解決するため、本発明の請求項１の半導体試験装置は、被試験デバイスのアナログ試験を行うアナログ試験部を備える半導体試験装置であって、クロック信号を生成する１または複数のクロック信号生成部と、前記クロック信号生成部にそれぞれ接続され、前記アナログ試験部の内部と前記被試験デバイスとに前記クロック信号を分配するクロック信号分配部と、を備えたことを特徴とする。

この半導体試験装置によれば、クロック信号分配部によりアナログ試験部の内部だけではなく、被試験デバイスに向けてクロック信号を分配しているため、アナログ試験部に備えられる他の手段のための信号経路を利用することなく被試験デバイスにクロック信号を供給できる。また、デジタルボードやクロック信号供給の専用ボードを使用する必要もなくなる。このため、試験速度や装置構成に影響を与えることなく、アナログ試験部と同期した高品質なクロック信号を被試験デバイスに供給できるようになる。

本発明の請求項２の半導体試験装置は、請求項１記載の半導体試験装置において、前記アナログ試験部は、前記クロック信号分配部から分配された前記クロック信号に基づいて、前記被試験デバイスにアナログ波形を出力するアナログ波形出力部と、前記クロック信号分配部から分配された前記クロック信号に基づいて、前記被試験デバイスからアナログ波形を入力するアナログ波形入力部と、を備えたことを特徴とする。

この半導体試験装置によれば、アナログ試験部に備えられるアナログ波形出力部やアナログ波形入力部を使用することなく高品質なクロック信号が被試験デバイスに供給される。従って、アナログ波形の入出力とクロック信号の供給とは別個独立にすることができ、試験速度が低速になることを回避できるようになる。

本発明の請求項３の半導体試験装置は、請求項１記載の半導体試験装置において、前記クロック信号分配部から前記被試験デバイスに分配される前記クロック信号の信号経路に、前記クロック信号を分周する分周部を備えたことを特徴とする。

この半導体試験装置によれば、分周部によりクロック信号が分周されるため、クロック信号生成部により生成されたクロック信号の周波数と異なる周波数のクロック信号を被試験デバイスに供給できるようになる。

本発明の請求項４の半導体試験装置は、請求項２記載の半導体試験装置において、前記アナログ波形出力部と前記アナログ波形入力部と前記被試験デバイスとにそれぞれ設けられ、複数のクロック信号のうち１つのクロック信号を選択するスイッチ部を備えたことを特徴とする。

この半導体試験装置によれば、アナログ波形出力部とアナログ波形入力部と被試験デバイスとに複数のクロック信号のうち１つのクロック信号を選択して供給することが可能になる。複数のクロック信号生成部がそれぞれ異なるクロック信号を生成している場合は、アナログ波形出力部とアナログ波形入力部と被試験デバイスとに対してそれぞれ異なる周波数のクロック信号を供給することができるようになる。

本発明の請求項５の半導体試験装置は、請求項１記載の半導体試験装置において、前記被試験デバイスと複数のクロック信号分配部とがそれぞれ接続されていることを特徴とする。

この半導体試験装置によれば、複数のクロック信号分配部から分配される各クロック信号がそれぞれ被試験デバイスに供給される。各クロック信号の周波数が異なる場合には、周波数の異なる複数のクロック信号を被試験デバイスに供給できるようになる。

本発明の請求項６の半導体試験装置は、請求項５記載の半導体試験装置において、前記クロック信号分配部から前記被試験デバイスに分配される前記クロック信号の信号経路に、前記クロック信号を分周する分周部を備えたことを特徴とする。

この半導体試験装置によれば、被試験デバイスに供給される複数のクロック信号の周波数をそれぞれの分周部により適宜変化させることができる。従って、被試験デバイスに供給するクロック信号の周波数の選択の幅を広げることができるようになる。

本発明は、クロック信号分配部によりクロック信号をアナログ試験部の内部に供給するとともに、被試験デバイスに対しても供給しているため、アナログ試験部に備えられる他の手段の信号経路やデジタル試験部の信号経路を利用することがなく、またクロック信号供給用の専用ボードを設ける必要がなくなる。このため、試験速度や装置構成に影響を与えることなく、高品質なクロック信号を被試験デバイスに供給できるようになる。

以下、本発明の実施形態について説明する。図１における半導体試験装置は、アナログ試験ボード１（アナログ試験部に相当）とＤＵＴ２とを備えて概略構成している。アナログ試験ボード１は、第１のクロック信号生成部１１と第２のクロック信号生成部１２とアナログ波形出力部１３とアナログ波形入力部１４と第１のクロック信号分配部１５と第２のクロック信号分配部１６と分周部１７と第１のスイッチ部１８と第２のスイッチ部１９と第３のスイッチ部２０とを備えて概略構成している。

第１のクロック信号生成部１１と第２のクロック信号生成部１２とは、図示しない基準クロック信号生成部から基準クロック信号を入力して、アナログ試験を行うためのクロック信号をそれぞれ生成する。ここでは、第１のクロック信号生成部１１が生成するクロック信号をＦ１とし、第２のクロック信号生成部１２が生成するクロック信号をＦ２とし、クロック信号Ｆ１とＦ２とはそれぞれ異なる周波数のクロック信号であるものとする。図１では、２つのクロック信号生成部を設けているが、クロック信号生成部は１つであってもよいし、３つ以上であってもよい。また、クロック信号生成部を複数備える場合に、各クロック信号生成部は異なる周波数のクロック信号を生成するものであってもよいし、同じ周波数のクロック信号を生成するものであってもよい。

アナログ波形出力部１３は、クロック信号Ｆ１またはＦ２に基づいて、ＤＵＴ２に対してアナログ試験を行うためのアナログ波形を生成および出力を行う。アナログ波形入力部１４は、クロック信号Ｆ１またはＦ２に基づいて、ＤＵＴ２からアナログ波形を入力するアナログ波形入力部である。図示はしていないが、アナログ波形出力部１３にはＤ／Ａ（デジタル・アナログ・コンバータ）が備えられており、デジタルデータからアナログデータに変換してアナログ波形をＤＵＴ２に出力している。また、アナログ波形入力部１４にはＡ／Ｄ（アナログ・デジタル・コンバータ）が備えられており、ＤＵＴ２から入力したアナログ波形をアナログデータからデジタルデータに変換して、良否判定を行うようにしている。なお、Ｄ／ＡとＡ／Ｄとは、それぞれアナログ波形出力部１３とアナログ波形入力部１４との内部に備えるものであってもよいし、別個独立に備えるものであってもよい。また、良否判定を行う手段についても、アナログ波形入力部１４の内部に備えるものであってもよいし、別個独立に備えるものであってもよい。

第１のクロック信号分配部１５および第２のクロック信号分配部１６は、それぞれ入力したクロック信号と同じ信号を複数出力するための分配部である。第１のクロック信号分配部１５は第１のクロック信号生成部１１に接続されており、入力したクロック信号Ｆ１をアナログ波形出力部１３とアナログ波形入力部１４とＤＵＴ２とに向けて分配している。また、第２のクロック信号分配部１６は第２のクロック信号生成部１２に接続されており、入力したクロック信号Ｆ２をアナログ波形出力部１３とアナログ波形入力部１４とＤＵＴ２とに向けて分配している。

アナログ波形出力部１３およびアナログ波形入力部１４はアナログ試験ボード１の内部に備えられる機構であり、ＤＵＴ２はアナログ試験ボード１と接続される外部の機構である。第１のクロック信号分配部１５および第２のクロック信号分配部１６は、アナログ試験ボード１の内部の機構であるアナログ波形出力部１３およびアナログ波形入力部１４にクロック信号Ｆ１、Ｆ２を分配するととともに、外部の機構としてＤＵＴ２に対してクロック信号Ｆ１、Ｆ２を分配している。分周部１７は入力したクロック信号Ｆ１またはＦ２を所定の周波数に分周するための分周器であり、ＤＵＴ２に対して分配されるクロック信号Ｆ１またはＦ２の信号経路上に設けられる。

第１のクロック信号分配部１５および第２のクロック信号分配部１６とアナログ波形出力部１３、アナログ波形入力部１４および分周部１７との間には第１のスイッチ部１８と第２のスイッチ部１９と第３のスイッチ部２０とを設けている。第１のスイッチ部１８は、第１のクロック信号分配部１６から分配されたクロック信号Ｆ１と第２のクロック信号分配部１６から分配されたクロック信号Ｆ２とのうち何れか一方が入力されるように選択するための高周波スイッチである。同様に、第２のスイッチ部１９と第３のスイッチ部２０とは、クロック信号Ｆ１とクロック信号Ｆ２とのうち何れか一方が入力されるように選択するための高周波スイッチである。図１の例では、クロック信号生成部を２つ備えているため、各スイッチ部を設けているが、クロック信号生成部が１つの場合には、生成されるクロック信号は１つであるため、複数のクロック信号から選択を行うためのスイッチ部を設ける必要はない。また、クロック信号生成部が３つ以上の場合には、各スイッチ部は３つ以上のクロック信号から１つのクロック信号を選択可能なような高周波スイッチを適用する。

以上の構成における動作について説明する。第１のクロック信号生成部１１と第２のクロック信号生成部１２とは基準クロック信号に基づいて、所定の周波数のクロック信号Ｆ１とＦ２とを生成する。第１のクロック信号生成部１１はクロック信号Ｆ１を、アナログ波形出力部１３に向けた信号経路（第１の出力部用信号経路３１）とアナログ波形入力部１４に向けた信号経路（第１の入力部用信号経路３２）とＤＵＴ２に向けた信号経路（第１のＤＵＴ用信号経路３３）とに分配する。同様に、第２のクロック信号生成部１２はクロック信号Ｆ２を、アナログ波形出力部１３に向けた信号経路（第２の出力部用信号経路３４）とアナログ波形入力部１４に向けた信号経路（第２の入力部用信号経路３５）とＤＵＴ２に向けた信号経路（第２のＤＵＴ用信号経路３６）とに分配する。

図１の例では、第１のスイッチ部１８と第２のスイッチ部１９と第３のスイッチ部２０とは、全てクロック信号Ｆ１を入力するように選択を行っている。つまり、第１のスイッチ部１８は第１の出力部用信号経路３１を選択し、第２のスイッチ部１９は第１の入力部用信号経路３２を選択し、第３のスイッチ部２０は第１のＤＵＴ用信号経路３３を選択している。従って、アナログ波形出力部１３とアナログ波形入力部１４と分周部１７とには、それぞれクロック信号Ｆ１が入力される。アナログ波形出力部１３はクロック信号Ｆ１のタイミングに基づいて、ＤＵＴ２に対してアナログ波形を出力し、アナログ波形入力部１４はＤＵＴ２からクロック信号Ｆ１のタイミングに基づいて、ＤＵＴ２からアナログ波形を入力する。

図１の例では、全てのスイッチ部がクロック信号Ｆ１を入力するようにしているが、各スイッチ部が選択するクロック信号を個別的に異ならせるようにしてもよい。例えば、第２のスイッチ部１９が第２の入力部用信号経路３５を接続するようにすれば、アナログ波形入力部１４にはクロック信号Ｆ２が入力される。そうすると、アナログ波形出力部１３とアナログ波形入力部１４とには異なる周波数のクロック信号Ｆ１とＦ２とが入力されるため、異なる周波数でアナログ波形出力部１３とアナログ波形入力部１４とを動作させることができるようになる。前述したように、クロック信号の種類数をさらに増やせば（クロック信号生成部の数を増やせば）、クロック信号の周波数の選択の幅をさらに広げることが可能になる。

分周部１７には分配されたクロック信号Ｆ１が入力され、クロック信号Ｆ１は所定の周波数に分周されて（分周率＝Ｄとする）、クロック信号ｆ１（＝Ｄ×Ｆ１）になる。このクロック信号ｆ１がＤＵＴ２に対して供給される。また、第３のスイッチ部２０によりクロック信号Ｆ２が選択されている場合には、分周部１７によりクロック信号Ｆ２は分周されてクロック信号ｆ２（＝Ｄ×Ｆ２）になる。従って、ＤＵＴ２に対しては、第３のスイッチ部２０の選択により、クロック信号ｆ１またはｆ２の２種類のクロック信号から選択的にクロック信号が供給されるようになる。

分周部１７をＤＵＴ２に合わせた分周率で分周を行うように設定すれば、ＤＵＴ２の動作周波数に応じた周波数のクロック信号ｆ１またはｆ２を供給できるようになる。なお、クロック信号Ｆ１またはクロック信号Ｆ２がＤＵＴ２の動作周波数と同じである場合には、分周部１７の分周率ＤをＤ＝１として、クロック信号Ｆ１またはＦ２を直接ＤＵＴ２に供給してもよい。

ここで、アナログ試験ボード１とＤＵＴ２とはそれぞれ異なる機構であり、その間は複数の信号線を包含するケーブルにより接続される。そして、このケーブル内部に、波形出力経路３７（ＤＵＴ２とアナログ波形出力部１３とを接続する信号経路）と波形入力経路３８（ＤＵＴ２とアナログ波形入力部１４とを接続する信号経路）とクロック供給経路３９（ＤＵＴ２にクロック信号ｆ１またはｆ２を供給する信号経路）とを構成する各信号線が内包される。半導体試験装置には、複数チャネルのアナログ試験ボード１が備えられており、ケーブル内部にはチャネル数分の各信号線が内包される。また、半導体試験装置には、アナログ試験ボード１の他にデジタル試験ボード（図示せず）も搭載されており、アナログ試験ボード１とデジタル試験ボードとで共通のケーブルを使用する場合、アナログ試験ボード１の信号線数はデジタル試験ボードの信号線数よりも少ないことから、アナログ試験ボード１に接続されるケーブル内には使用されない余剰の信号線が生じる。

そこで、ＤＵＴ２に対してクロック信号を供給するための信号線としては、ケーブル内の余剰の信号線を利用するようにすることが好適である。余剰の信号線を活用することにより、クロック供給経路のための信号線を別途新たに設けなくても、クロック信号をＤＵＴ２に供給することが可能になる。また、波形出力経路および波形入力経路以外の信号経路のうち、他の信号を入出力する信号経路であり、且つ使用していないものがあれば、その信号経路をクロック信号供給用として共用することにようにしてもよい。

以上説明したように、クロック信号分配部を設けて、アナログ試験部の内部の手段であるアナログ波形出力部およびアナログ波形入力部とＤＵＴとに対して、入力したクロック信号を分配するようにしている。これにより、ＤＵＴに対してクロック信号を供給するときに、アナログ波形を入出力する信号経路を使用することがないため、試験速度に影響を与えることがなくなる。また、デジタルボードを使用することなくクロック信号をＤＵＴに供給できるため、ジッタやノイズ等の問題もなく、また専用のクロック供給ボードを設ける必要もないことから、装置構成が複雑化することもない。

次に、変形例について説明する。図２は、本発明の変形例を示した図であり、分周部を２つ設けた点で前述した例とは異なる。図２において、２つの分周部をそれぞれ第１の分周部４１と第２の分周部４２とし、第１の分周部４１と第２の分周部４２とは前述した例における分周部１７と同じくクロック信号を所定の周波数に分周するためのものである。第１の分周部４１の分周率をＤ１とし、第２の分周部４２の分周率をＤ２とし、Ｄ１とＤ２とは異なるようにする。このため、第１の分周部４１は入力したクロック信号Ｆ１をクロック信号ｆ１（＝Ｄ１×Ｆ１）に分周し、第２の分周部４２は入力したクロック信号Ｆ２をクロック信号ｆ２（＝Ｄ２×Ｆ２）に分周する。なお、第１の分周部４１と第２の分周部４２とで同じ分周率を持たせるものであってもよい。

また、本変形例では、第３のスイッチ部２０を備えておらず、第１の分周部４１とＤＵＴ２との間を第１のクロック供給経路４３で接続し、第２の分周部４２とＤＵＴ２との間を第２のクロック供給経路４４で接続している。このため、クロック信号ｆ１とｆ２とのうち何れか一方が選択的にＤＵＴ２に対して供給されるのではなくクロック信号ｆ１とｆ２との両者がＤＵＴ２に対して供給されるようになる。生成されるクロック信号Ｆ１とＦ２との周波数を異ならせ、また異なる分周率Ｄ１とＤ２とで分周することにより、周波数が大きく異なる２種類の周波数のクロック信号ｆ１とｆ２とをＤＵＴ２に対して供給できるようになる。

図２の例では、第１の分周部４１と第２の分周部４２とを備えたものを例示しているが、分周する必要がない場合には、これらの分周器を備えないものであってもよい。この場合には、クロック信号Ｆ１とクロック信号Ｆ２とが、直接ＤＵＴ２に対して供給されるようになる。また、クロック信号生成部を３つ以上備えるようにすれば、さらに多種類のクロック信号をＤＵＴ２に対して供給することができるようになる。

本発明の半導体試験装置の概略構成を示すブロック図である。変形例における半導体試験装置の概略構成を示すブロック図である。従来技術における半導体試験装置の概略構成を示すブロック図である。

符号の説明

１アナログ試験部２アナログ試験部
１１第１のクロック信号生成部１２第２のクロック信号生成部
１３アナログ波形出力部１４アナログ波形入力部
１５第１のクロック信号分配部１６第２のクロック信号分配部
１７分周部１８第１のスイッチ部
１９第２のスイッチ部２０第３のスイッチ部
４１第１の分周部４２第２の分周部

Claims

被試験デバイスのアナログ試験を行うアナログ試験部を備える半導体試験装置であって、
クロック信号を生成する１または複数のクロック信号生成部と、
前記クロック信号生成部にそれぞれ接続され、前記アナログ試験部の内部と前記被試験デバイスとに前記クロック信号を分配するクロック信号分配部と、
を備えたことを特徴とする半導体試験装置。
前記アナログ試験部は、
前記クロック信号分配部から分配された前記クロック信号に基づいて、前記被試験デバイスにアナログ波形を出力するアナログ波形出力部と、
前記クロック信号分配部から分配された前記クロック信号に基づいて、前記被試験デバイスからアナログ波形を入力するアナログ波形入力部と、
を備えたことを特徴とする請求項１記載の半導体試験装置。
前記クロック信号分配部から前記被試験デバイスに分配される前記クロック信号の信号経路に、前記クロック信号を分周する分周部を備えたことを特徴とする請求項１記載の半導体試験装置。
前記アナログ波形出力部と前記アナログ波形入力部と前記被試験デバイスとにそれぞれ設けられ、複数のクロック信号のうち１つのクロック信号を選択するスイッチ部を備えたことを特徴とする請求項２記載の半導体試験装置。
前記被試験デバイスと複数のクロック信号分配部とがそれぞれ接続されていることを特徴とする請求項１記載の半導体試験装置。
前記クロック信号分配部から前記被試験デバイスに分配される前記クロック信号の信号経路に、前記クロック信号を分周する分周部を備えたことを特徴とする請求項５記載の半導体試験装置。