KR20080039266A - 반도체 시험 장치 - Google Patents

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KR20080039266A
KR20080039266A KR1020070108784A KR20070108784A KR20080039266A KR 20080039266 A KR20080039266 A KR 20080039266A KR 1020070108784 A KR1020070108784 A KR 1020070108784A KR 20070108784 A KR20070108784 A KR 20070108784A KR 20080039266 A KR20080039266 A KR 20080039266A
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겐지 다무라
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가부시키가이샤 어드밴티스트
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Abstract

테스트 컨트롤러에 테스트 핀 그룹을 온라인으로 할당하여, 테스트 핀 그룹을 개별로 제어할 수 있는 반도체 시험 장치를 제공한다. 테스트 컨트롤러(10-1, …, 10-N)와, 대응하는 테스트 컨트롤러(10-1, …, 10-N)가 출력하는 제어 신호와 일정한 위상 관계를 갖는 가변 클럭 신호를 출력하는 가변 클럭 발생기(24-1, …, 24-N)와, 가변 클럭 신호에 동기하여, 제어 신호에 기초하여 DUT의 시험을 행하는 테스트 핀 그룹(12-1, …, 12-N)과, 테스트 컨트롤러(10-i)에 할당된 테스트 핀 그룹(12-j)에, 테스트 컨트롤러(10-i)로부터의 제어 신호를 공급하는 N×N 스위치 매트릭스(16)와, 테스트 컨트롤러(10-i)에 대응하는 가변 클럭 발생기(24-i)로부터의 가변 클럭 신호를 테스트 핀 그룹(12-j)에 공급하는 N×N 스위치 매트릭스(18)를 갖고 있다.
Figure P1020070108784
테스트 컨트롤러, 테스트 핀 그룹, 스위치 매트릭스, 가변 클럭 발생기

Description

반도체 시험 장치{TESTING APPARATUS FOR SEMICONDUCTOR DEVICE}
본 발명은, 반도체 시험 장치에 관한 것으로, 특히, 테스트 컨트롤러에 테스트 핀 그룹이 할당되는 반도체 시험 장치에 관한 것이다.
반도체 집적 회로 등의 반도체 디바이스의 양부 판정을 행하는 반도체 시험 장치는, 시험 프로그램에 기초하여 제어 신호를 출력하는 테스트 컨트롤러와, 테스트 컨트롤러에 의해 출력된 제어 신호에 기초하여 양부 판정 등의 피시험 디바이스(DUT)의 시험을 행하는 복수의 핀 일렉트로닉스 카드에 의해 구성되는 테스트 핀 그룹을 구비하고 있다. 반도체 시험 장치는, 복수의 테스트 컨트롤러와 복수의 테스트 핀 그룹을 구비하고 있는 것이 일반화되어 있다.
도 4는, 고정 클럭 신호에 동기하는 핀 일렉트로닉스 카드에 의해 테스트 핀 그룹이 구성되는 종래의 반도체 시험 장치의 구성을 도시하는 블록도이다.
도시한 바와 같이, 반도체 시험 장치는, N(N은 2이상의 자연수)개의 테스트 컨트롤러(100-1, 100-2, …, 100-N)와, N개의 테스트 핀 그룹(102-1, 102-2, …, 102-N)과, 고정 클럭 발생기(104)와, N×N 스위치 매트릭스(106)를 갖고 있다. 각 테스트 핀 그룹(102-1, 102-2, …, 102-N)은, 고정 클럭 신호에 동기하는 복수의 핀 일렉트로닉스 카드(108)에 의해 구성되어 있다. 핀 일렉트로닉스 카드(108)에는, DUT(도시하지 않음)가 접속된다.
테스트 컨트롤러(100-1, 100-2, …, 100-N)는, 테스트 핀 그룹(102-1, 102-2, …, 102-N)의 핀 일렉트로닉스 카드(108)에 의한 DUT의 시험을 제어하기 위한 제어 신호를 시험 프로그램에 기초하여 출력한다.
테스트 컨트롤러(100-1, 100-2, …, 100-N)에는, 각각에 대응하여, 동기 회로(110-1, 110-2, …, 110-N)가 설치되어 있다.
동기 회로(110-1, 110-2, …, 110-N)에는, 각각에 대응하는 테스트 컨트롤러(100-1, 100-2, …, 100-N)로부터 출력되는 제어 신호가 입력된다. 또한, 각 동기 회로(110-1, 110-2, …, 110-N)에는, 고정 클럭 발생기(104)에 의해 생성된 고정 클럭 신호가 입력된다. 각 동기 회로(110-1, 110-2, …, 110-N)는, 고정 클럭 발생기(104)로부터 입력되는 고정 클럭 신호에 동기한 제어 신호를 출력한다. 각 동기 회로(110-1, 110-2, …, 110-N)로부터 출력된 제어 신호는, 제어 신호의 스위칭을 행하는 N×N 스위치 매트릭스(106)에 입력된다.
테스트 컨트롤러(100-1, 100-2, …, 100-N)에는, 제어 신호의 스위칭을 행하는 N×N 스위치 매트릭스(106)를 통하여, 테스트 핀 그룹(102-1, 102-2, …, 102-N)이 할당된다. 테스트 컨트롤러(100-i)(i는 1≤i≤N을 충족하는 자연수)에 할당된 테스트 핀 그룹(102-j)(j는 1≤j≤N을 충족하는 자연수)에는, N×N 스위치 매트릭스(106)를 통하여, 고정 클럭 신호에 동기한 테스트 컨트롤러(100-i)로부터의 제어 신호가 공급된다. 테스트 컨트롤러(100-1, 100-2, …, 100-N)에의 테스트 핀 그룹(102-1, 102-2, …, 102-N)의 할당의 변경은, N×N 스위치 매트릭스(106)에 의해 제어 신호를 스위칭함으로써 행해진다.
테스트 핀 그룹(102-1, 102-2, …, 102-N)의 핀 일렉트로닉스 카드(108)는, DUT에 입력하는 소정의 파형의 테스트 신호를 소정의 타이밍에서 생성하기 위한 패턴 발생기(도시하지 않음) 및 타이밍 발생기(도시하지 않음)를 갖고, 양부 판정 등의 DUT의 시험을 행하는 것이다. 테스트 핀 그룹(100-j)의 핀 일렉트로닉스 카드(108)는, 할당된 테스트 컨트롤러(100-i)로부터의 제어 신호에 기초하여, DUT의 시험을 행한다. 각 테스트 핀 그룹(102-1, 102-2, …, 102-N)의 핀 일렉트로닉스 카드(108)에는, 고정 클럭 발생기(104)에 의해 생성된 고정 클럭 신호가 공급된다. 핀 일렉트로닉스 카드(108)는, 고정 클럭 발생기(104)로부터 공급되는 고정 클럭 신호에 동기하여 동작한다.
전술한 바와 같이 고정 클럭 신호에 동기하는 핀 일렉트로닉스 카드(108)에 의해 각 테스트 핀 그룹(102-1, 102-2, …, 102-N)이 구성되는 종래의 반도체 시험 장치의 구성에서는, 각 테스트 컨트롤러(100-1, 100-2, …100-N)의 제어 신호, 및 각 테스트 핀 그룹(102-1, 102-2, …, 102-N)의 핀 일렉트로닉스 카드(108)의 동작은, 모두 고정 클럭 발생기(104)에 의해 생성되는 동일한 고정 클럭 신호에 동기한다. 이와 같이 동일한 고정 클럭 신호에 동기하고 있기 때문에, 각 테스트 컨트롤러(100-1, 100-2, …, 100-N)가 비동기적으로 시험을 개시하는 경우에도, 제어 신호와 클럭 신호의 위상 관계는 항상 유지된다. 따라서, 테스트 컨트롤러(100-1, 100-2, …, 100-N)에의 테스트 핀 그룹(102-1, 102-2, …, 102-N)의 할당의 변경 은, N×N 스위치 매트릭스(106)에 의해 제어 신호만을 스위칭함으로써 행할 수 있다.
최근에는, 가변 클럭 신호에 동기하는 핀 일렉트로닉스 카드에 의해 테스트 핀 그룹이 구성되는 경우가 있다. 이러한 경우에, 상기 도 4에 도시하는 고정 클럭에 동기하는 경우와 마찬가지로, 간단히 테스트 컨트롤러로부터의 제어 신호를 스위칭함으로써, 테스트 핀 그룹에의 테스트 핀 그룹의 할당을 변경하고자 하면, 제어 신호와 클럭 신호의 위상 관계를 유지하는 것이 곤란해진다.
본 발명의 목적은, 가변 클럭 신호에 동기하는 핀 일렉트로닉스 카드에 의해 테스트 핀 그룹이 구성되는 경우에, 테스트 컨트롤러에 테스트 핀 그룹을 온라인으로 할당하여, 테스트 핀 그룹을 개별로 제어할 수 있는 반도체 시험 장치를 제공 하는 데에 있다.
상기 목적은, 피시험 디바이스의 시험을 행하기 위한 제어 신호를 출력하는 복수의 제어부와, 상기 복수의 제어부의 각각에 대응하여 설치되고, 대응하는 상기 제어부가 출력하는 상기 제어 신호와 일정한 위상 관계를 갖는 가변 클럭 신호를 출력하는 복수의 가변 클럭 발생부와, 상기 가변 클럭 신호에 동기하여, 상기 제어 신호에 기초하여 상기 피시험 디바이스의 시험을 행하는 시험부와, 상기 복수의 제어부 중 하나의 제어부에 할당된 상기 시험부에, 상기 하나의 제어부로부터의 상기 제어 신호를 공급하는 제1 절환 수단과, 상기 복수의 가변 클럭 발생부 중 상기 하나의 제어부에 대응하는 하나의 가변 클럭 발생부로부터의 상기 가변 클럭 신호를 상기 시험부에 공급하는 제2 절환 수단을 갖는 것을 특징으로 하는 반도체 시험 장치에 의해 달성된다.
상기의 반도체 시험 장치에서, 복수의 상기 시험부를 갖고, 상기 하나의 제어부에 상기 복수의 시험부 중 하나의 시험부가 할당되고, 상기 제1 절환 수단은, 상기 하나의 제어부로부터의 상기 제어 신호를 상기 하나의 시험부에 공급하고, 상기 제2 절환 수단은, 상기 하나의 가변 클럭 발생부로부터의 상기 가변 클럭 신호를 상기 하나의 시험부에 공급하도록 하여도 된다.
또한, 상기의 반도체 시험 장치에서, 복수의 상기 시험부를 갖고, 상기 하나의 제어부에 상기 복수의 시험부가 할당되고, 상기 제1 절환 수단은, 상기 하나의 제어부로부터의 상기 제어 신호를 상기 복수의 시험부에 공급하고, 상기 제2 절환 수단은, 상기 하나의 가변 클럭 발생부로부터의 상기 가변 클럭 신호를 상기 복수의 시험부에 공급하도록 하여도 된다.
또한, 상기의 반도체 시험 장치에서, 상기 제1 절환 수단 및 상기 제2 절환 수단은, 각각 복수 입력 복수 출력의 스위치 매트릭스이어도 된다.
본 발명에 따르면, 피시험 디바이스의 시험을 행하기 위한 제어 신호를 출력하는 복수의 제어부와, 복수의 제어부의 각각에 대응하여 설치되고, 대응하는 제어부가 출력하는 제어 신호와 일정한 위상 관계를 갖는 가변 클럭 신호를 출력하는 복수의 가변 클럭 발생부와, 가변 클럭 신호에 동기하여, 제어 신호에 기초하여 피시험 디바이스의 시험을 행하는 시험부와, 복수의 제어부 중 하나의 제어부에 할당된 시험부에, 하나의 제어부로부터의 제어 신호를 공급하는 제1 절환 수단과, 복수의 가변 클럭 발생부 중 하나의 제어부에 대응하는 하나의 가변 클럭 발생부로부터의 상기 가변 클럭 신호를 상기 시험부에 공급하는 제2 절환 수단을 가지므로, 제어부에 시험부를 온라인으로 할당하여, 시험부를 개별로 제어할 수 있다.
[일 실시 형태]
본 발명의 일 실시 형태에 따른 반도체 시험 장치에 대하여 도 1 내지 도 3을 이용하여 설명한다. 도 1은 본 실시 형태에 따른 반도체 시험 장치의 구성을 도시하는 블록도, 도 2 및 도 3은 제어 신호만의 스위칭에 의한 테스트 컨트롤러에의 테스트 핀 그룹의 할당의 변경을 행하는 경우의 문제점을 설명하는 도면이다.
본 실시 형태에 따른 반도체 시험 장치는, 도 1에 도시한 바와 같이, N(N은 2이상의 자연수)개의 테스트 컨트롤러(10-1, 10-2, …, 10-N)와, N개의 테스트 핀 그룹(12-1, 12-2, …, 12-N)과, 고정 클럭 발생기(14)와, N 입력 N 출력의 스위치 매트릭스(N×N 스위치 매트릭스)(16)와, N×N 스위치 매트릭스(18)를 갖고 있다. 각 테스트 핀 그룹(12-1, 12-2, …, 12-N)은, 가변 클럭 신호에 동기하는 복수의 핀 일렉트로닉스 카드(20)에 의해 구성되어 있다. 핀 일렉트로닉스 카드(20)에는, 반도체 집적 회로 등의 반도체 디바이스인 DUT(도시하지 않음)가 접속된다.
테스트 컨트롤러(10-1, 10-2, …, 10-N)는, 테스트 핀 그룹(12-1 , 12-2, …, 12-N)의 핀 일렉트로닉스 카드(20)에 의한 DUT의 시험을 제어하기 위한 제어 신호를 시험 프로그램에 기초하여 출력한다.
테스트 컨트롤러(10-1, 10-2, …, 10-N)에는, 각각에 대응하여, 동기 회로(22-1, 22-2, …, 22-N)와, 가변 클럭 발생기(24-1, 24-2, …, 24-N)가 설치되어 있다.
동기 회로(22-1, 22-2, …, 22-N)에는, 각각에 대응하는 테스트 컨트롤러(10-1, 10-2, …, 10-N)로부터 출력되는 제어 신호가 입력된다. 또한, 각 동기 회로(22-1, 22-2, …, 22-N)에는, 고정 클럭 발생기(14)에 의해 생성된 고정 클럭 신호가 입력된다. 각 동기 회로(22-1, 22-2, …, 22-N)는, 고정 클럭 발생기(14)로부터 입력되는 고정 클럭 신호에 동기한 제어 신호를 출력한다. 각 동기 회로(22-1, 22-2, …, 22-N)로부터 출력된 제어 신호는, 제어 신호의 스위칭을 행하는 N×N 스위치 매트릭스(16)에 입력됨과 함께, 각각에 대응하는 가변 클럭 발생기(24-1, 24-2, …, 24-N)에 입력된다.
가변 클럭 발생기(24-1, 24-2, …, 24-N)에는, 각각에 대응하는 동기 회로(22-1, 22-2, …, 22-N)로부터 제어 신호가 입력된다. 또한, 각 가변 클럭 발생기(24-1, 24-2, …, 24-N)에는, 고정 클럭 발생기(14)에 의해 생성된 고정 클럭 신호가 입력된다. 각 가변 클럭 발생기(24-1, 24-2, …, 24-N)는, 입력된 제어 신호 및 고정 클럭 신호에 기초하여, 각각에 대응하는 동기 회로(22-1, 22-2, …, 22-N)로부터 입력되는 제어 신호와 일정한 위상 관계를 갖는 주파수 가변의 가변 클럭 신호를 출력한다. 각 가변 클럭 발생기(24-1, 24-2, …, 24-N)로부터 출력된 가변 클럭 신호는, 가변 클럭 신호의 스위칭을 행하는 N×N 스위치 매트릭스(18)에 입력된다.
테스트 컨트롤러(10-1, 10-2, …, 10-N)에는, 제어 신호의 스위칭을 행하는 N×N 스위치 매트릭스(16) 및 가변 클럭 신호의 스위칭을 행하는 N×N 스위치 매트릭스(18)를 통하여, 테스트 핀 그룹(12-1, 12-2, …, 12-N)이 온라인으로 할당된다. 테스트 컨트롤러(10-i)(i는 1≤i≤N을 충족하는 자연수)에 1대1로 할당된 테스트 핀 그룹(12-j)(j는 1≤j≤N을 충족하는 자연수)에는, N×N 스위치 매트릭스(16)를 통하여, 고정 클럭 신호에 동기한 테스트 컨트롤러(10-i)로부터의 제어 신호가 공급됨과 함께, N×N 스위치 매트릭스(18)를 통하여, 테스트 컨트롤러(10-i)에 대응하는 가변 클럭 발생기(24-i)로부터의 가변 클럭 신호가 공급된다. 테스트 컨트롤러(10-1, 10-2, …, 10-N)에의 테스트 핀 그룹(12-1, 12-2, …, 12-N)의 할당의 변경은, N×N 스위치 매트릭스(16)에 의해 제어 신호를 스위칭함과 함께, N×N 스위치 매트릭스(18)에 의해 가변 클럭 신호를 스위칭함으로써 행해진다.
테스트 핀 그룹(12-1, 12-2, …, 12-N)의 핀 일렉트로닉스 카드(20)는, DUT에 입력하는 소정의 파형의 테스트 신호를 소정의 타이밍에서 생성하기 위한 패턴 발생기(도시하지 않음) 및 타이밍 발생기(도시하지 않음)를 갖고, DUT의 양부 판정 등의 DUT의 시험을 행하는 것이다. 테스트 핀 그룹(12-j)의 핀 일렉트로닉스 카드(20)는, 할당된 테스트 컨트롤러(10-i)로부터의 제어 신호에 기초하여, DUT의 시험을 행한다. 또한, 테스트 핀 그룹(12-j)의 핀 일렉트로닉스 카드(20)에는, 할당된 테스트 컨트롤러(10-i)에 대응하는 가변 클럭 발생기(24-i)로부터의 가변 클럭 신호가 공급된다. 테스트 핀 그룹(12-j)의 핀 일렉트로닉스 카드(20)는, 가변 클럭 발생기(24-i)로부터의 가변 클럭 신호에 동기하여 동작한다.
본 실시 형태에 따른 반도체 시험 장치에서, 테스트 컨트롤러(10-1, 10-2, …, 10-N)에의 테스트 핀 그룹(12-1, 12-2, …, 12-N)의 할당의 변경은, 전술한 바와 같이, N×N 스위치 매트릭스(16)에 의해 제어 신호를 스위칭함과 함께, N×N 스위치 매트릭스(18)에 의해 가변 클럭 신호를 스위칭함으로써 행해진다.
테스트 컨트롤러(10-i)에 할당되는 테스트 핀 그룹을, 테스트 핀 그룹(12-j)으로부터 테스트 핀 그룹(12-k)(k는 1≤k≤N 및 k≠j를 충족하는 자연수)으로 변경 하는 경우, 다음과 같이, N×N 스위치 매트릭스(16, 18)의 스위칭을 행한다. 즉, N×N스위치 매트릭스(16)의 스위칭에 의해, 테스트 컨트롤러(10-i)로부터의 제어 신호가, 테스트 핀 그룹(12-k)의 핀 일렉트로닉스 카드(20)에 공급되도록 한다. 이와 함께, N×N 스위치 매트릭스(18)의 스위칭에 의해, 테스트 컨트롤러(10-i)에 대응하는 가변 클럭 발생기(24-i)로부터의 가변 클럭 신호가, 테스트 핀 그룹(12-k)의 핀 일렉트로닉스 카드(20)에 공급되도록 한다.
이와 같이, 본 실시 형태에 따른 반도체 시험 장치에서는, N×N 스위치 매트릭스(16)에 의해 제어 신호를 스위칭함과 함께, N×N 스위치 매트릭스(18)에 의해 가변 클럭 신호를 스위칭함으로써, 할당을 변경한 경우에도, 테스트 컨트롤러(10-i)에 대응하는 가변 클럭 발생기(24-i)로부터의 가변 클럭 신호가, 새롭게 테스트 컨트롤러(10-i)에 할당된 테스트 핀 그룹(12-k)의 핀 일렉트로닉스 카드(20)에 공급된다. 이에 의해, 제어 신호와의 사이에 갖는 일정한 위상 관계가 항상 유지된 가변 클럭 신호를 테스트 핀 그룹의 핀 일렉트로닉스 카드에 공급할 수 있다. 따라서, 테스트 컨트롤러에 테스트 핀 그룹을 온라인으로 할당하여, 테스트 컨트롤러에 의해, 할당된 테스트 핀 그룹을 개별로 제어할 수 있다.
이에 대하여, 가변 클럭 신호에 동기하는 핀 일렉트로닉스 카드에 의해 테스트 핀 그룹이 구성되는 경우에, 가변 클럭 신호의 스위칭을 행하지 않고, 제어 신호의 스위칭만을 행하면, 이하에 설명하는 문제점이 생긴다.
도 2는, 가변 클럭 신호에 동기하는 핀 일렉트로닉스 카드에 의해 테스트 핀 그룹이 구성되는 경우에, 가변 클럭 신호의 스위칭을 행하지 않고, 제어 신호의 스위칭만을 행하는 반도체 시험 장치의 구성을 도시하는 블록도이다. 도 2에서는, 테스트 컨트롤러(10-1, 10-2)에 테스트 핀 그룹(12-1, 12-2)이 할당되는 경우를 나타내고 있다.
도시한 바와 같이, 테스트 컨트롤러(10-1, 10-2)로부터의 제어 신호는, 상기 도 1에 도시하는 구성과 마찬가지로, N×N 스위치 매트릭스(16)를 통하여, 할당된 테스트 핀 그룹(12-1, 12-2)에 공급된다.
한편, 테스트 컨트롤러(10-1)에 대응하는 가변 클럭 발생기(24-1)로부터의 가변 클럭 신호는, 그대로 테스트 핀 그룹(12-1)의 핀 일렉트로닉스 카드(20)에 공급된다. 테스트 컨트롤러(10-2)에 대응하는 가변 클럭 발생기(24-2)로부터의 가변 클럭 신호는, 그대로 테스트 핀 그룹(12-2)의 핀 일렉트로닉스 카드(20)에 공급된다. 이와 같이, 도 2에 도시하는 구성에서의 클럭의 경로는, 상기 도 1에 도시하는 경우와는 달리 고정된 것으로 되어 있다.
가변 클럭 발생기(24-1, 24-2)로부터의 가변 클럭 신호의 경로가 고정되어 있는 도 2에 도시하는 구성에서, 테스트 컨트롤러(10-1)에 테스트 핀 그룹(12-1)이 할당된 경우에는, 제어 신호와의 사이에 갖는 일정한 위상 관계가 유지된 가변 클럭 신호를 테스트 핀 그룹(12-1)의 핀 일렉트로닉스 카드(20)에 공급할 수 있다.
그런데, 도 2에 도시하는 구성에서는, 테스트 컨트롤러(10-1)에 테스트 핀 그룹(12-2)이 할당되면, 제어 신호와 가변 클럭 신호 간의 위상 관계를 유지하는 것이 곤란해진다. 이 경우, 테스트 컨트롤러(10-1)로부터의 제어 신호는, N×N 스위치 매트릭스(16)의 스위칭에 의해, 테스트 핀 그룹(12-2)의 핀 일렉트로닉스 카드(20)에 공급된다. 그러나, 테스트 핀 그룹(12-2)의 핀 일렉트로닉스 카드(20)에는, 테스트 컨트롤러(10-1)에 대응하는 가변 클럭 발생기(24-1)로부터의 가변 클럭 신호는 아니고, 테스트 컨트롤러(10-2)에 대응하는 가변 클럭 발생기(24-2)로부터의 가변 클럭 신호가 공급되게 된다.
도 3은, 도 2에 도시하는 구성에서 테스트 컨트롤러(10-1)에 테스트 핀 그룹(12-2)이 할당된 경우에 테스트 핀 그룹(12-2)의 핀 일렉트로닉스 카드(20)에 공급되는 제어 신호 및 가변 클럭 신호를 나타내는 타임 차트의 일례이다.
도시한 바와 같이, 제어 신호가 동기하는 고정 클럭 신호의 주기가 예를 들면 4㎱, 가변 클럭 신호의 주기가 예를 들면 5㎱인 경우에는, 테스트 핀 그룹(12-2)의 핀 일렉트로닉스 카드(20)에 공급되는 제어 신호와 가변 클럭 신호의 위상차는, mod(5㎱, 4㎱)=1㎱ 단위로 변화된다. 예를 들면, 도시한 바와 같이, 위상차는, 0.5㎱, 1.5㎱, 3.5㎱, 0.5㎱, 1.5㎱, …로 반복하여 1㎱ 단위로 변화된다. 여 기에서, 테스트 컨트롤러(10-1)로부터의 제어 신호는, 테스트 컨트롤러(10-2)에 대응하는 가변 클럭 발생기(24-2)로부터의 가변 클럭 신호와는 비동기이다. 이 때문에, 테스트 핀 그룹(12-2)의 핀 일렉트로닉스 카드(20)에 공급되는 제어 신호는, 공급되는 가변 클럭 신호와는 무관계한 임의의 사이클로 공급될 가능성이 있다. 이 결과, 테스트 핀 그룹(12-2)의 핀 일렉트로닉스 카드(20)에 공급되는 제어 신호와 가변 클럭 신호의 위상 관계를 유지하는 것이 곤란해진다.
본 실시 형태에 따른 반도체 시험 장치는, N×N 스위치 매트릭스(16)에 의해 제어 신호를 스위칭함과 함께, N×N 스위치 매트릭스(18)에 의해 가변 클럭 신호를 스위칭함으로써, 테스트 컨트롤러(10-1, 10-2, …, 10-N)에의 테스트 핀 그룹(12-1, 12-2, …, 12-N)의 할당을 행하므로, 테스트 핀 그룹의 핀 일렉트로닉스 카드에 공급되는 제어 신호와 가변 클럭 신호와의 위상 관계를 항상 유지할 수 있다. 이에 의해, 테스트 컨트롤러에 테스트 핀 그룹을 온라인으로 할당하여, 테스트 컨트롤러에 의해, 할당된 테스트 핀 그룹을 개별로 제어할 수 있다.
[변형 실시 형태]
본 발명은 상기 실시 형태에 한하지 않고 여러 변형이 가능하다.
예를 들면, 상기 실시 형태에서는, 테스트 컨트롤러에 테스트 핀 그룹을 1대1로 할당하는 경우에 대하여 설명했지만, N×N 스위치 매트릭스(16, 18)를 통하여, 테스트 컨트롤러에 테스트 핀 그룹을 1대n(n은 1≤n≤N을 충족하는 자연수)으로 할당하여도 된다. 이 경우에, 테스트 컨트롤러(10-i)에 1대n으로 할당된 n개의 테스트 핀 그룹의 핀 일렉트로닉스 카드에는, N×N 스위치 매트릭스(16)를 통하여, 고 정 클럭 신호에 동기한 테스트 컨트롤러(10-i)로부터의 제어 신호가 각각 공급됨과 함께, N×N 스위치 매트릭스(18)를 통하여, 테스트 컨트롤러(10-i)에 대응하는 가변 클럭 발생기(24-i)로부터의 가변 클럭 신호가 각각 공급된다. 이에 의해, 테스트 컨트롤러(10-i)에 할당된 n개의 테스트 핀 그룹의 핀 일렉트로닉스 카드에는, 제어 신호와의 사이에 갖는 일정한 위상 관계가 항상 유지된 가변 클럭 신호를 공급할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 시험 장치의 구성을 도시하는 블록도.
도 2는 가변 클럭 신호에 동기하는 핀 일렉트로닉스 카드에 의해 테스트 핀 그룹이 구성되는 경우에, 가변 클럭 신호의 스위칭을 행하지 않고, 제어 신호의 스위칭만을 행하는 반도체 시험 장치의 구성을 도시하는 블록도.
도 3은 도 2에 도시하는 구성을 갖는 반도체 시험 장치에서의 제어 신호와 가변 클럭 신호를 나타내는 타임 차트의 일례.
도 4는 종래의 반도체 시험 장치의 구성을 도시하는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10-1, 10-2, …, 10-N : 테스트 컨트롤러
12-1, 12-2, …, 12-N : 테스트 핀 그룹
14 : 고정 클럭 발생기
16 : N×N 스위치 매트릭스
18 : N×N 스위치 매트릭스
20 : 핀 일렉트로닉스 카드
22-1, 22-2, …, 22-N : 동기 회로
24-1, 24-2, …, 24-N : 가변 클럭 발생기
100-1, 100-2, …, 100-N : 테스트 컨트롤러
102-1, 102-2, …, 102-N : 테스트 핀 그룹
104 : 고정 클럭 발생기
106 : N×N 스위치 매트릭스
108 : 핀 일렉트로닉스 카드
110-1, 110-2, …, 110-N : 동기 회로

Claims (4)

  1. 피시험 디바이스의 시험을 행하기 위한 제어 신호를 출력하는 복수의 제어부와,
    상기 복수의 제어부의 각각에 대응하여 설치되고, 대응하는 상기 제어부가 출력하는 상기 제어 신호와 일정한 위상 관계를 갖는 가변 클럭 신호를 출력하는 복수의 가변 클럭 발생부와,
    상기 가변 클럭 신호에 동기하여, 상기 제어 신호에 기초하여 상기 피시험 디바이스의 시험을 행하는 시험부와,
    상기 복수의 제어부 중 하나의 제어부에 할당된 상기 시험부에, 상기 하나의 제어부로부터의 상기 제어 신호를 공급하는 제1 절환 수단과,
    상기 복수의 가변 클럭 발생부 중 상기 하나의 제어부에 대응하는 하나의 가변 클럭 발생부로부터의 상기 가변 클럭 신호를 상기 시험부에 공급하는 제2 절환 수단
    을 갖는 것을 특징으로 하는 반도체 시험 장치.
  2. 제1항에 있어서,
    복수의 상기 시험부를 갖고,
    상기 하나의 제어부에 상기 복수의 시험부 중 하나의 시험부가 할당되고,
    상기 제1 절환 수단은, 상기 하나의 제어부로부터의 상기 제어 신호를 상기 하나의 시험부에 공급하고,
    상기 제2 절환 수단은, 상기 하나의 가변 클럭 발생부로부터의 상기 가변 클럭 신호를 상기 하나의 시험부에 공급하는
    것을 특징으로 하는 반도체 시험 장치.
  3. 제1항에 있어서,
    복수의 상기 시험부를 갖고,
    상기 하나의 제어부에 상기 복수의 시험부가 할당되고,
    상기 제1 절환 수단은, 상기 하나의 제어부로부터의 상기 제어 신호를 상기 복수의 시험부에 공급하고,
    상기 제2 절환 수단은, 상기 하나의 가변 클럭 발생부로부터의 상기 가변 클럭 신호를 상기 복수의 시험부에 공급하는
    것을 특징으로 하는 반도체 시험 장치.
  4. 제1항에 있어서,
    상기 제1 절환 수단 및 상기 제2 절환 수단은, 각각 복수 입력 복수 출력의 스위치 매트릭스인 것을 특징으로 하는 반도체 시험 장치.
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