CN106855608B - 双时钟测试电路 - Google Patents

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Abstract

本发明公开了一种双时钟测试电路，包括主时钟产生电路、激励产生及比较电路、第一主时钟分频电路、第二主时钟分频电路；所述主时钟产生电路分别与第一主时钟分频电路以及第二主时钟分频电路电路连接，所述第一主时钟分频电路与激励产生及比较电路电路连接。使用时，激励产生及比较电路与被测试装置中的工作电路电路连接，所述第二主时钟分频电路与被测试装置中的控制时钟分频电路电路连接。通过本发明能够实现测试激励的产生、判断和待测集成电路使用同源时钟，每次反馈间隔可控，无需较多无效测试用例作为过渡，测试效率和测试覆盖率高的技术效果。

Description

双时钟测试电路
技术领域
本发明涉及一种双时钟测试电路。
背景技术
一般来说，集成电路测试技术，为了能够高效率的测试集成电路，往往会在集成电路设计时增加可测试性电路的设计(DFT)，并利用自动测试用例产生(ATPG)的方式，产生测试用例进行晶圆级的中测。
这种测试方式要求被测试装置(DUT)在处于测试模式时，DUT工作电路时钟由测试仪产生的时钟来控制，而非来源于其内部的分频电路，这样内部所有逻辑、时钟与复位都可以做到外部可控制、同时外部可直接监测，具体框图如图1所示。
对于产生激励(DRV)和监测信号(FB)的时序来说，每一个测试时钟周期，测试激励和观测信号都会有效变化一次，并且每个测试时钟周期都会比较一次。
但是在集成电路中测之后，往往会通过物理封装的方式关闭DFT通道。因此在中测完成后，成品测试时，集成电路往往无法做到时钟和复位信号在外部可直接被控制和观测。
常见集成电路成品测试，DUT时钟输入通常使用实际工作时的石英晶体，或其他第三方时钟源，以模拟DUT实际工作状态如图2所示。
由于测试仪与DUT没有同步时钟信号，因此测试仪DRV信号输出后，需要等待一定的时间，等待DUT的有效的反馈信号，但该时间不是一个时钟周期就可以完成的。
正是这个原因，成品测试的测试用例也为了减少测试时间而相应的减少，从而降低测试覆盖率。如果增加测试用例，又因为测试激励的产生、判断和待测集成电路使用非同源时钟，每次反馈间隔不可控，需要较多无效测试用例作为过渡，测试效率和测试覆盖率都不高。
发明内容
本发明的目的是提供一种双时钟测试电路，以解决测试激励的产生、判断和待测集成电路使用非同源时钟，每次反馈间隔不可控，需要较多无效测试用例作为过渡，测试效率和测试覆盖率都不高的技术问题。
为实现以上发明目的，本发明提供一种双时钟测试电路，包括主时钟产生电路、激励产生及比较电路、第一主时钟分频电路、第二主时钟分频电路；
所述第一主时钟分频电路；用于对主时钟进行分频，并控制激励产生及比较电路运行；
所述第二主时钟分频电路；用于对主时钟进行分频，并控制被测试装置控制时钟分频电路运行；
所述主时钟产生电路分别与第一主时钟分频电路以及第二主时钟分频电路电路连接，所述第一主时钟分频电路与激励产生及比较电路电路连接。使用时，激励产生及比较电路与被测试装置中的工作电路电路连接，所述第二主时钟分频电路与被测试装置中的控制时钟分频电路电路连接。
进一步地，所述激励产生及比较电路由激励产生电路以及信号监测电路组成；
所述第一主时钟分频电路分别与激励产生电路以及信号监测电路电路连接。
进一步地，所述第一主时钟分频电路以及第二主时钟分频电路是可调分频电路。
进一步地，所述第一主时钟分频电路、第二主时钟分频电路以及被测试装置中的控制时钟分频电路之间满足如下条件，
Fd1/Fd2＝(Fd1/DUTFd)*N
其中，“Fd1”表示第一主时钟分频电路的分频系数，“Fd1”表示第二主时钟分频电路的分频系数，“DUTFd”表示被测试装置中的控制时钟分频电路的分频系数，“N”表示时钟周期个数。
与现有技术相比，本发明的有益效果是：
1.运用两个分频电路对主时钟进行分频，并分别作为激励的驱动和被测试装置时钟分频电路的控制信号的技术方案，获得测试激励的产生、判断和待测集成电路使用同源时钟，无需较多无效测试用例作为过渡，测试效率和测试覆盖率高的技术效果；
2.运用各分频电路之间分频系数的关系来根据实际情况调整各分频系数的技术方案，获得每次反馈间隔可控的技术效果；
3.运用可调分频电路作为第一、第二主时钟分频电路的技术方案，获得了更加方便的对每次反馈间隔进行调整的技术效果。
附图说明
图1是背景技术中的中测的电路框图；
图2是背景技术中常见集成电路成品测试的电路框图；
图3是本发明的双时钟测试电路的框图；
图4是本发明的双时钟测试电路的另一个框图。
图中：
主时钟产生电路1；
激励产生及比较电路2；激励产生电路201；信号监测电路202；
第一主时钟分频电路3；
第二主时钟分频电路4。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明。
实施例1：
如图3所示，本发明的种双时钟测试电路，包括主时钟产生电路1、激励产生及比较电路2、第一主时钟分频电路3、第二主时钟分频电路4；
第一主时钟分频电路3；用于对主时钟进行分频，并控制激励产生及比较电路2运行；
第二主时钟分频电路4；用于对主时钟进行分频，并控制被测试装置控制时钟分频电路运行；
主时钟产生电路1分别与第一主时钟分频电路3以及第二主时钟分频电路4电路连接，第一主时钟分频电路3与激励产生及比较电路2电路连接。使用时，激励产生及比较电路2与被测试装置中的工作电路电路连接，第二主时钟分频电路4与被测试装置中的控制时钟分频电路电路连接；
具体来说，本发明通过两组不同的分频电路：第一主时钟分频电路3以及第二主时钟分频电路4，对主时钟进行分频，形成两路分频信号，其中一路分频信号驱动激励产生电路201以及信号监测电路202，另一路分频信号作为被测试装置(下文以“DUT”表示)控制时钟分频电路的驱动信号。
两组不同的分频电路与DUT控制时钟分频电路的分频系数满足如下条件：
Fd1/Fd2＝(Fd1/DUTFd)*N
其中，“Fd1”表示第一主时钟分频电路3的分频系数，“Fd1”表示第二主时钟分频电路4的分频系数，“DUTFd”表示DUT中的控制时钟分频电路的分频系数，“N”表示时钟周期个数。
从上述条件可以获知，对于激励输出和监测信号来说，可以做到每N个时钟周期监测一次。当N＝1的时候，第一主时钟分频电路3的输出频率与DUT中的控制时钟分频电路的频率就保持一致了，此时每个测试激励都是有效激励。
同时，由于DUT中的控制时钟分频电路驱动时钟来源于第二主时钟分频电路4，因此在保持上述公式的前提下，减少第一主时钟分频电路3的分频系数，可以调高第二主时钟分频电路4的分频系数，此时可以加快测试时间，无需等待一定的时间，使得测试时间可控。
因此本方案中将矢量的产生时钟与检测结果矢量的时钟分离，用高速时钟驱动待测芯片，芯片检测电路采用低速时钟；可以提高芯片的测试频率，芯片检测电路与待测芯片的电路时钟保持一致，这样避免了一组激励需要重复出现的现象，降低测试激励的数量；大大的提高了芯片的测试效率；且单个测试例测试时间减少，则可以在单位时间增加更多测试用例，提高了测试覆盖率。
以下举例说明：
例如：正常工作时，电子手表驱动芯片中，DUT控制时钟分频电路会将输入的32.768KHz，做32768分频，实现1Hz时钟，驱动DUT工作电路。这样可以使手表每1秒变化一次。假设从0点0分0秒到23点59分59秒总共需要86400次变化，则需要86400个测试激励来验证每一次变化。
将第二主时钟分频电路的频率设置为3.2768MHz，而将第一主时钟分频电路输出设置为可以驱动激励产生电路产生100Hz频率激励，以及可以驱动信号监测电路产生100Hz监测信号的时钟信号，并比对。由于第二主时钟分频电路设置成了正常工作频率的100倍，因此86400个激励只需要864秒，就可以测试完成一个24小时的计数测试。
如果采用常规测试方式，DUT外接32.768KHz晶体，则需要使用24小时才可能完整测试。如果为了节省时间，放弃完整测试，只测试一部分，则无法满足覆盖率要求。
除上述实施例外，本发明还可以有其他实施方式，凡采用等同替换或等效变换形成的技术方案，均落在本发明的保护范围内。

Claims (3)

1.一种双时钟测试电路，包括主时钟产生电路以及激励产生及比较电路，其特征在于，还包括第一主时钟分频电路、第二主时钟分频电路；
所述第一主时钟分频电路；用于对主时钟进行分频，并控制激励产生及比较电路运行；
所述第二主时钟分频电路；用于对主时钟进行分频，并控制被测试装置控制时钟分频电路运行；
所述主时钟产生电路分别与第一主时钟分频电路以及第二主时钟分频电路电路连接，所述第一主时钟分频电路与激励产生及比较电路电路连接；使用时，激励产生及比较电路与被测试装置中的工作电路电路连接，所述第二主时钟分频电路与被测试装置中的控制时钟分频电路电路连接；
所述第一主时钟分频电路、第二主时钟分频电路以及被测试装置中的控制时钟分频电路之间满足如下条件，
Fd1/Fd2＝(Fd1/DUTFd)*N
其中，“Fd2”表示第一主时钟分频电路的分频系数，“Fd1”表示第二主时钟分频电路的分频系数，“DUTFd”表示被测试装置中的控制时钟分频电路的分频系数，“N”表示时钟周期个数。
2.如权利要求1所述的双时钟测试电路，其特征在于，所述激励产生及比较电路由激励产生电路以及信号监测电路组成；
所述第一主时钟分频电路分别与激励产生电路以及信号监测电路电路连接。
3.如权利要求1或2中任一所述的双时钟测试电路，其特征在于，所述第一主时钟分频电路以及第二主时钟分频电路是可调分频电路。
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