CN108153964A - 片上时钟电路 - Google Patents

Abstract

本发明提供一种片上时钟电路。所述片上时钟电路接收使能信号，以产生至少一个测试时钟信号，该片上时钟电路包括：同步模块，根据至少两个时钟信号采集该使能信号，以生成使能同步信号；移位寄存模块，根据该使能信号输出逻辑信号；脉冲数模块，根据该使能同步信号产生多个脉冲数；至少一个逻辑模块，根据该逻辑信号以及该多个脉冲数，产生至少一个控制信号；以及至少一个执行模块，根据该至少一个控制信号，产生至少一个第一测试时钟信号。本发明所述片上时钟电路所产生的至少一个第一测试时钟信号彼此间同步，以确保于第一测试模式以及第二测试模式均能覆盖不同时钟线之间的时序路径，提高测试覆盖率。

Description

片上时钟电路

技术领域

本发明涉及芯片测试技术领域，尤其涉及一种支持全速测试的片上时钟电路。

背景技术

芯片在进行可测试性设计(DFT，Design for Testability)时，经常用到自动测试向量生成(ATPG，Automatic Test Pattern Generation)的方法。该方法通过扫描的方式测试芯片的不同时序路径，发现可能存在的故障。

随着芯片的工作频率越来越高，传统的由自动测试机(ATE，Automatic TestEquipment)提供慢速时钟的测试方法无法覆盖由于高速而带来的故障，因此全速(at-speed)测试对于高速芯片变得至关重要。

由于全速测试需要的测试时钟较高，ATE无法提供，需要使用芯片内部的锁相环(PLL，phase-locked loop)输出的时钟产生能够支持全速测试的时钟信号，因此，需要片上时钟(OCC，On-chip clocking)电路，将PLL时钟转换为满足全速测试需要的高速时钟信号。

发明内容

本发明提供一种片上时钟电路，其产生的高速时钟信号彼此间同步的，在全速测试，即第一测试模式时能够覆盖到不同时钟线以及不同分区(partition)之间的时序路径，测试覆盖率高。

本发明提供一种片上时钟电路，该片上时钟电路接收使能信号，以产生至少一个测试时钟信号，包括：同步模块，根据至少两个时钟信号采集该使能信号，以生成使能同步信号；移位寄存模块，根据该使能信号输出逻辑信号；脉冲数模块，根据该使能同步信号产生多个脉冲数；至少一个逻辑模块，根据该逻辑信号以及该多个脉冲数，产生至少一个控制信号；以及至少一个执行模块，根据该至少一个控制信号，产生至少一个第一测试时钟信号。

本发明所述片上时钟电路，具有同步模块，所产生的至少一个第一测试时钟信号彼此间同步，以确保于第一测试模式以及第二测试模式均能覆盖不同时钟线之间的时序路径，提高测试覆盖率。

本发明提供一种片上时钟电路，该片上时钟电路接收使能信号，以产生测试时钟信号，包括：同步模块，根据至少两个时钟信号采集该使能信号，以生成使能同步信号；以及多个片上时钟电路主体，其中每一该片上时钟电路主体包括：移位寄存模块，根据该使能信号输出逻辑信号；脉冲数模块，根据该使能同步信号产生多个脉冲数；至少一个逻辑模块，根据该逻辑信号以及该多个脉冲数，产生至少一个控制信号；以及至少一个执行模块，根据所述至少一个控制信号，产生至少一个第一测试时钟信号。

本发明所述片上时钟电路，具有同步模块，以及多个片上时钟电路主体，该片上时钟电路产生的至少一个第一测试时钟信号彼此间同步，以确保于第一测试模式以及第二测试模式均能覆盖不同时钟线以及不同分区之间的时序路径，提高测试覆盖率。

附图说明

图1为本发明一实施例提供的片上时钟电路100的结构框图；

图2为使用上述实施例所述片上时钟电路进行测试的示意图；

图3为本发明另一实施例所述的片上时钟电路300的结构示意图；

图4为本发明一实施例所述片上时钟电路的同步模块400的电路图；

图5为本发明一实施例所述片上时钟电路的移位寄存模块500的电路图；

图6为图5所述移位寄存模块500所含的多路选择D触发器示意图；

图7为本发明一实施例所述片上时钟电路包括的脉冲数模块700的电路图；

图8为本发明一实施例所述片上时钟电路包括的一逻辑模块800的电路图；

图9为本发明一实施例所述片上时钟电路包括的另一逻辑模块900的电路图；

图10为本发明一实施例所述片上时钟电路包括的一执行模块1000的电路图；

图11为本发明一实施例所述片上时钟电路包括的另一执行模块1100的电路图；

图12为本发明一实施例所述片上时钟电路之时序图；以及

图13为本发明另一实施例所述的片上时钟电路示意图。

具体实施方式

为使本发明实施例的目的，技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚，完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为本发明一实施例的片上时钟电路100的结构框图，如图1所示，该片上时钟电路100包括：移位寄存模块101，脉冲数模块102，逻辑模块103，以及执行模块104。

其中，移位寄存模块101，根据串行输入信号CLOCK_BIT_SI，使能信号EN和第二测试时钟信号TEST_CLK，生成信号BIT1～BIT2或输出串行输出信号CLOCK_BIT_SO，该第二测试时钟信号TEST_CLK是ATE并行输出的时钟信号中的一个，该第二测试时钟信号TEST_CLK由ATE与芯片的接口控制打开及关闭。

其中，脉冲数模块102，使能信号EN先后经过由自动测试机ATE并行输出的另一时钟信号ATE_CLK以及锁相环PLL输出的时钟信号PLL_CLK驱动的多个D触发器，以生成一组脉冲数PULSE_BIT1～PULSE_BIT3，该组脉冲数以时钟信号PLL_CLK的时钟周期为间隔刷新。该ATE并行输出的另一时钟信号ATE_CLK与第二测试时钟信号TEST_CLK的唯一区别在于未配置可以控制时钟信号ATE_CLK打开及关闭的接口。

其中，逻辑模块103，根据上述脉冲数模块102输出的脉冲数PULSE_BIT1～PULSE_BIT3，以及移位寄存模块101输出的信号BIT1～BIT2进行逻辑计算，生成控制信号OCC_CTR。

其中，执行模块104，接收第二测试模式信号ATPG_EN，第二测试时钟信号TEST_CLK，第一测试模式信号AT_SPEED_EN信号，PLL输出的时钟信号PLL_CLK，以及逻辑模块103输出的控制信号OCC_CTR，以生成时钟信号CLK_OUT。该执行模块104，根据逻辑模块103输出的控制信号OCC_CTR生成全速测试时钟信号，即第一测试时钟信号，以及根据第一测试模式信号AT_SPEED_EN以及第二测试模式信号ATPG_EN，切换该第一测试时钟信号以及第二测试时钟信号TEST_CLK，生成时钟信号CLK_OUT。

该实施例提供的片上时钟电路，接收一个PLL时钟信号PLL_CLK，以输出一个时钟信号CLK_OUT,该片上时钟电路能够满足输出全速测试需要的高速时钟信号的需要，也能够满足在第一测试时钟信号以及第二测试时钟信号TEST_CLK间切换的需要。

图2为使用上述实施例所述片上时钟电路进行测试的示意图。如图2所示，锁相环201向第一分区202以及第二分区203分别输出三个不同的时钟信号PLL_CLK1,PLL_CLK2,以及PLL_CLK3，根据上述实施例，需要为每个分区的每个时钟信号对应配置片上时钟电路，以满足该时钟信号所在时钟线的全速测试以及ATE测试需要，图2所示各片上时钟电路输出的时钟信号，因输入之时钟信号PLL_CLK1,PLL_CLK2,以及PLL_CLK3彼此间不同，导致各片上时钟电路的输出不同步，因此，一旦出现跨时钟或跨区域连接的路径，就无法被测试。所以，上述实施例所述的片上时钟电路的局限之处在于，每个片上时钟电路只能处理所在分区的一条时钟线，在PLL有多个时钟信号输出，每一时钟线都需要进行全速测试时，需要对应插入多个片上时钟电路，而即便如此，跨时钟连接以及跨分区连接的路径也无法被测试。因此，为克服上述缺陷，上述片上时钟电路需要作适当调整。具体将于以下实施例中进行说明。

图3为根据本发明另一实施例所述的片上时钟电路300的结构示意图。以锁相环输出多个时钟信号PLL_CLK1～PLL_CLKN为例，其中时钟信号PLL_CLK1为时钟信号PLL_CLK1～PLL_CLKN中的最低频信号，时钟信号PLL_CLKN为时钟信号PLL_CLK1～PLL_CLKN中的最高频信号，且该多个时钟信号PLL_CLK1～PLL_CLKN间，存在倍频关系。例如，若PLL_CLK1的频率为100MHz，PLL_CLK2的频率为200MHz，则PLL_CLK3的频率为400MHz。又因为该时钟信号PLL_CLK1～PLL_CLKN来自同一锁相环，所以该时钟信号PLL_CLK1～PLL_CLKN彼此间同步，所述同步是指时钟信号PLL_CLK1～PLL_CLKN彼此间始终有上升沿平齐。该片上时钟电路300包括同步模块301，移位寄存模块302，脉冲数模块303，逻辑模块3041～304N,以及执行模块3051～305N。

其中，同步模块301根据ATE输出的时钟信号ATE_CLK，PLL输出的时钟信号PLL_CLK1～PLL_CLKN采集使能信号EN以输出使能同步信号EN_SYNC。

其中，移位寄存模块302，根据串行输入信号CLOCK_BIT_SI，使能信号EN和第二测试时钟信号TEST_CLK，生成信号BIT1～BITM或输出串行输出信号CLOCK_BIT_SO，该第二测试时钟信号TEST_CLK是ATE并行输出的时钟信号中的另一个，该第二测试时钟信号TEST_CLK与其他ATE并行输出的时钟信号，例如ATE_CLK的唯一区别在于可以由ATE与芯片的接口控制该第二测试时钟信号TEST_CLK的打开及关闭。

其中，脉冲数模块303，根据使能同步信号EN_SYNC，以及最高频时钟信号PLL_CLKN生成脉冲数PULSE_BIT1～PULSE_BITK，脉冲数PULSE_BIT1～PULSE_BITK以时钟信号PLL_CLKN的时钟周期为刷新间隔。根据本发明另一实施例，脉冲数模块303，也可以根据使能同步信号EN_SYNC，以及时钟信号PLL_CLK1～PLL_CLKN中的至少一个生成脉冲数PULSE_BIT1～PULSE_BITK，该脉冲数PULSE_BIT1～PULSE_BITK彼此间的刷新间隔不完全一致。

其中，逻辑模块3041～304N，各自根据上述脉冲数模块303输出的脉冲数PULSE_BIT1～PULSE_BITK，以及移位寄存模块302输出的信号BIT1～BITM进行逻辑计算，各自生成控制信号OCC_CTR1～OCC_CTRN。

其中，执行模块3051～305N，一一对应于逻辑模块3041～304N，各自接收第二测试模式信号ATPG_EN，第二测试时钟信号TEST_CLK，第一测试模式信号AT_SPEED_EN信号，PLL输出的时钟信号PLL_CLK1～PLL_CLKN，以及逻辑模块3041～304N输出的控制信号OCC_CTR1～OCC_CTRN。对应地，分别在PLL输出的时钟信号PLL_CLK1～PLL_CLKN驱动下，采集逻辑模块3041～304N输出的控制信号OCC_CTR1～OCC_CTRN，以各自生成时钟信号CLK_OUT1～CLK_OUTN。例如，执行模块3051，根据逻辑模块3041输出的控制信号OCC_CTR1生成全速测试时钟信号，即第一测试时钟信号，以及根据第一测试模式信号AT_SPEED_EN信号以及第二测试模式信号ATPG_EN，切换该第一测试时钟信号以及第二测试时钟信号TEST_CLK，以生成时钟信号CLK_OUT1，从而使该时钟信号CLK_OUT1可以支持两种模式的测试，例如，当时钟信号CLK_OUT1切换至第一测试时钟信号时，该时钟信号CLK_OUT1用于支持较高频的全速脉冲测试，即第一测试模式的测试。当时钟信号CLK_OUT1切换至第二测试时钟信号TEST_CLK时，该时钟信号CLK_OUT1用于支持较低频的由ATE执行的测试，即第二测试模式的测试。具体地，将于以下实施例中作详细说明。

图4为根据本发明一实施例所述片上时钟电路包括的同步模块400的电路图。若PLL产生多个时钟信号PLL_CLK1～PLL_CLKN，该同步模块400根据时钟信号ATE_CLK，以及该多个时钟信号PLL_CLK1～PLL_CLKN采集使能信号EN，使该使能信号EN与该多个时钟信号PLL_CLK1～PLL_CLKN产生联系，从而产生包括该多个时钟信号PLL_CLK1～PLL_CLKN各自的时钟周期，即该多个时钟信号PLL_CLK1～PLL_CLKN各自的同步信息的使能同步信号EN_SYNC，该使能同步信号EN_SYNC输出至脉冲数模块以传递该多个时钟信号PLL_CLK1～PLL_CLKN各自的同步信息。

图4所示之实施例以PLL输出两个时钟信号PLL_CLK1和PLL_CLK2为例，该同步模块400包括D触发器401、D触发器402、D触发器403、D触发器404，以及D触发器405。该D触发器401在ATE输出的时钟信号ATE_CLK驱动下采集使能信号EN后传输至D触发器402的数据输入端；D触发器402以及D触发器403依序在PLL输出的时钟信号PLL_CLK1驱动下采集前一D触发器的输出并依序传输至D触发器404；D触发器404以及D触发器405依序在PLL输出的时钟信号PLL_CLK2驱动下采集前一D触发器的输出并输出使能同步信号EN_SYNC至脉冲数模块。

由时钟信号ATE_CLK驱动的D触发器401首先接收使能信号EN，以满足使能信号EN传递到后续D触发器403～405的时序要求。根据本发明的另一实施例，D触发器401之前还可以配置缓冲器，该缓冲器接收使能信号EN，以缓冲该使能信号EN并传输至D触发器401的数据输入端。根据本发明的另一实施例，同步模块400不包括由时钟信号ATE_CLK驱动的D触发器401，使能信号EN由时钟信号PLL_CLK1驱动的D触发器402采集。

D触发器402在PLL输出的时钟信号PLL_CLK1驱动下采集D触发器401的输出，D触发器403在PLL输出的时钟信号PLL_CLK1驱动下采集D触发器402的输出，以使D触发器402的输出中包括时钟信号PLL_CLK1的时钟周期信息。

D触发器404在PLL输出的时钟信号PLL_CLK2驱动下采集D触发器403的输出，D触发器405在PLL输出的时钟信号PLL_CLK2驱动下采集D触发器404的输出，以使D触发器405的输出，即使能同步信号EN_SYNC中，又包括了时钟信号PLL_CLK2的时钟周期信息，从而使得输出至脉冲数模块的该使能同步信号EN_SYNC中同时包括了时钟信号PLL_CLK1以及PLL_CLK2各自的时钟周期信息，即时钟信号PLL_CLK1以及PLL_CLK2的同步信息，从而为使最终各执行模块产生的各全速测试时钟信号，即各第一测试时钟信号间的同步做好准备。

根据本发明之实施例，随着时钟信号PLL_CLK1～PLL_CLKN数量的增加，时钟信号PLL_CLK1～PLL_CLKN各自所驱动的D触发器的数量需要相应地增加。具体地，根据本发明之实施例，每增加一个时钟信号，需要对应地于同步模块400中增加至少两个为该时钟信号所驱动的D触发器，其中一个D触发器用于等待该时钟信号的第一个上升沿(上升沿触发)或下降沿(下降沿触发)，另一个D触发器用于使本身的输出中含有该时钟信号的时钟周期信息，该两个D触发器共同作用，以保证该时钟信号能够被有效同步。根据本发明之稍次之实施例，每增加一个时钟信号，也可以对应地于同步模块400中增加至少一个为该时钟信号所驱动的D触发器，以概率性地使该时钟信号能够被有效同步。

图5为根据本发明一实施例所述片上时钟电路包括的移位寄存模块500的电路图。移位寄存模块500由与门，M个多路选择D触发器以及门锁组成，根据串行输入信号CLOCK_BIT_SI，使能信号EN和第二测试时钟信号TEST_CLK，以生成信号BIT1～BITM或输出串行输出信号CLOCK_BIT_SO。

图5所示之实施例以PLL输出两个时钟信号PLL_CLK1和PLL_CLK2为例，该移位寄存模块500包括与门501，多路选择D触发器502～506，以及门锁507。其中，与门501的第一输入端与使能信号EN连接，与门501的第二输入端与第二测试时钟信号TEST_CLK连接，与门501的输出端连接至多路选择D触发器502～506的各时钟端，以及门锁507的使能端。多路选择D触发器502的信号输入端(SI)接收串行输入信号CLOCK_BIT_SI，其后，多路选择D触发器503～506的SI端与前一多路选择D触发器的数据输出端连接,多路选择D触发器502～506的数据输入端(D)和自身的数据输出端连接，多路选择D触发器502～506的多路选择控制端接收使能信号EN，多路选择D触发器502～506由与门501的输出驱动，多路选择D触发器506的数据输出端与门锁507的数据输入端连接，门锁507还用于输出串行输出信号CLOCK_BIT_SO。

具体地,当使能信号EN为1，与门501输出第二测试时钟信号TEST_CLK，在该与门501输出的第二测试时钟信号TEST_CLK驱动下，多路选择D触发器502～506依序采集来自SI端的串行输入信号CLOCK_BIT_SI，以配合芯片内部状态的扫描动作，并经由门锁507输出串行输出信号CLOCK_BIT_SO，以反映芯片内部连线状态，例如是否存在短路，断路等。该芯片为任意需要进行内部扫描的连接至该移位寄存模块500的电路/装置等等。而门锁507除锁存及释放数据外，还用于保证后续时序余量充足。根据本发明的另一实施例，该移位寄存模块500也可以不包括门锁507，串行输出信号CLOCK_BIT_SO直接由多路选择D触发器506输出。当使能信号EN为0，与门501的输出为0，多路选择D触发器组502～506处于无时钟驱动状态，在该无信号使能的情况下，门锁507也无输出，多路选择D触发器502～506形成闭合环。多路选择D触发器502～506的输出端数据均来自于自身的D端，取多路选择D触发器502～506的输出端数据为信号BIT1～BIT5，信号BIT1～BIT5中的每一位保持为使能信号EN自一跳变为0前的最终状态。因此，移位寄存模块500可以根据需求调整串行输入信号CLOCK_BIT_SI以固定并控制信号BIT1～BIT5中每一位的值。

图6为图5所述移位寄存模块500所含的多路选择D触发器600的示意图。该多路选择D触发器600表示图5所述移位寄存模块500所含的每一多路选择D触发器，例如多路选择D触发器502，由多路选择器601以及D触发器602连接而成。多路选择器601的第一输入端即多路选择D触发器的SI端,多路选择器601的第二输入端连接至D触发器602的输出端，以及多路选择器601的输出端连接至D触发器602的数据输入端，多路选择器601的控制端即多路选择D触发器的多路选择控制端，D触发器602的时钟输入端即多路选择D触发器的时钟端，以及D触发器602的数据输出端即多路选择D触发器的数据输出端。

图7为根据本发明一实施例所述片上时钟电路包括的脉冲数模块700的电路图。其中，脉冲数模块700，根据使能同步信号EN_SYNC，以及最高频时钟信号PLL_CLKN生成脉冲数PULSE_BIT1～PULSE_BITK，将该脉冲数PULSE_BIT1～PULSE_BITK输出至各逻辑模块，并于此过程中，接收使能同步信号EN_SYNC所包括的时钟信号PLL_CLK1～PLL_CLKN的同步信息并传递至各逻辑模块。脉冲数PULSE_BIT1～PULSE_BITK以时钟信号PLL_CLKN的时钟周期为刷新间隔。

图7所示之实施例以PLL输出两个时钟信号PLL_CLK1和PLL_CLK2为例，该脉冲数模块700包括D触发器701～705，D触发器701在时钟信号PLL_CLK2的驱动下接收同步模块输出的使能同步信号EN_SYNC,D触发器702～705分别在时钟信号PLL_CLK2的驱动下采集前一D触发器的输出，例如，D触发器702在时钟信号PLL_CLK2的驱动下采集D触发器701的输出。自各D触发器701～705的D端取值，形成脉冲数PULSE_BIT1～PULSE_BIT5，当使能信号EN由1置0，一段时间后，在时钟信号PLL_CLK2的连续六个时钟周期，脉冲数PULSE_BIT1～PULSE_BIT5的值以PLL输出的时钟信号PLL_CLK2的时钟周期为时间间隔，由[1，1，1，1，1]依次跳变为[0，1，1，1，1]，[0，0，1，1，1]，[0，0，0，1，1]，[0，0，0，0，1]，[0，0，0，0，0]。

根据本发明另一实施例，脉冲数模块700，也可以根据使能同步信号EN_SYNC，以及时钟信号PLL_CLK1～PLL_CLKN中的至少一个生成脉冲数PULSE_BIT1～PULSE_BITK，该脉冲数PULSE_BIT1～PULSE_BITK各自的刷新间隔由输入至对应D端被取值的D触发器的时钟信号PLL_CLK1～PLL_CLKN中的至少一个所决定，并由此导致脉冲数PULSE_BIT1～PULSE_BITK跳变的时间间隔不完全一致。

根据本发明另一实施例，脉冲数PULSE_BIT1～PULSE_BITK，也可以由各D触发器的Q端取值，例如图7所示之PULSE_BIT1～PULSE_BIT5，也可以由各D触发器701～705的Q端取值。

图8为根据本发明一实施例所述片上时钟电路包括的一个逻辑模块800的电路图。逻辑模块800，包括多个与门，或门，以及D触发器，各与门的第一输入端前各配置有一反相器，因此各与门的第一输入端接收到的信号已经过反相操作。各与门的第二输入端直接接收信号。各与门的第一输入端以及第二输入端的数据来源于脉冲数模块输出的脉冲数PULSE_BIT1～PULSE_BITK。各与门的第三输入端直接接收来自于移位寄存模块输出的BIT1～BITM。根据脉冲数模块产生的脉冲数PULSE_BIT1～PULSE_BITK，以及移位寄存模块产生的信号BIT1～BITM，各与门进行与操作并将结果输出至或门，以进行或操作并通过D触发器输出控制信号OCC_CTR，于此过程中，通过脉冲数PULSE_BIT1～PULSE_BITK，时钟信号PLL_CLK1～PLL_CLKN各自的同步信息也得以被传递至控制信号OCC_CTR。

图8所示之逻辑模块800以PLL输出两个时钟信号PLL_CLK1和PLL_CLK2为例，并对应于时钟信号PLL_CLK1。该逻辑模块800由与门801～804，或门805，以及D触发器806组成。其中，与门801～804各自的第一输入端前各配置有一反相器，因此与门801～804各自的第一输入端接收到的信号已经过反相操作。与门801～804各自的的第二输入端以及第三输入端直接接收信号。相邻与门的第一输入端以及第二输入端的输入分别来源于脉冲数PULSE_BIT1～PULSE_BIT5中重叠的相邻脉冲数。例如，图8所示之与门802的第一输入端以及第二输入端的数据分别来源于PULSE_BIT2，以及PULSE_BIT3，脉冲数PULSE_BIT2与PULSE_BIT3相邻。则与门802的相邻与门801的第一输入端以及第二输入端的数据分别来源于PULSE_BIT1以及PULSE_BIT2，与门802的另一相邻与门803的第一输入端以及第二输入端的数据分别来源于PULSE_BIT3以及PULSE_BIT4，与门802的第一输入端的数据与与门801的第二输入端的数据来源重叠，都来源于PULSE_BIT2，与门802的第二输入端的数据与与门803的第一输入端的数据来源重叠，都来源于PULSE_BIT3。与门801～804各自的第三输入端的数据来自于移位寄存模块输出的BIT1～BIT2。图8所示之与门801～802各自的第三输入端接收BIT1，与门803～804各自的第三输入端接收BIT2。或门805接收与门801～804各自的输出，执行或运算后传至D触发器806的D端。D触发器806在时钟信号PLL_CLK2的驱动下，向对应的执行模块输出控制信号OCC_CTR1。

具体地，当使能信号EN由1置0，一段时间后，在时钟信号PLL_CLK2的连续六个时钟周期，脉冲数模块产生的脉冲数PULSE_BIT1～PULSE_BIT5的值以时钟信号PLL_CLK2的时钟周期为时间间隔跳变，由[1，1，1，1，1]依次跳变为[0，1，1，1，1]，[0，0，1，1，1]，[0，0，0，1，1]，[0，0，0，0，1]，[0，0，0，0，0]，如移位寄存模块产生的信号BIT1以及BIT2为1，则或门805的输出端以PLL输出的时钟信号PLL_CLK2的时钟周期为间隔依次产生0，1，1，1，1，0，并传至D触发器806的D端。D触发器806在时钟信号PLL_CLK2驱动下，向执行模块输出该以PLL输出的时钟信号PLL_CLK2的时钟周期为时间间隔的值为0，1，1，1，1，0的控制信号OCC_CTR1。于此过程中，通过脉冲数PULSE_BIT1～PULSE_BIT5，时钟信号PLL_CLK1～PLL_CLK2各自的同步信息也得以被传递至控制信号OCC_CTR1。

图9为根据本发明一实施例所述片上时钟电路包括的另一逻辑模块900的电路图。图9所示之逻辑模块900以PLL输出两个时钟信号PLL_CLK1和PLL_CLK2为例，并对应于时钟信号PLL_CLK2。该逻辑模块900，由与门901～903，或门904，以及D触发器905组成，根据上述脉冲数模块产生的脉冲数PULSE_BIT1～PULSE_BIT5，以及移位寄存模块产生的信号BIT1～BIT5进行逻辑计算以生成控制信号OCC_CTR2。当使能信号EN由1置0，一段时间后，在时钟信号PLL_CLK2的连续六个时钟周期，脉冲数模块产生的脉冲数PULSE_BIT1～PULSE_BIT5的值以时钟信号PLL_CLK2的时钟周期为间隔跳变，由[1，1，1，1，1]依次跳变为[0，1，1，1，1]，[0，0，1，1，1]，[0，0，0，1，1]，[0，0，0，0，1]，[0，0，0，0，0]，如图9所示，如移位寄存模块产生的信号BIT3～BIT5为1，则或门904的输出端以PLL输出的时钟信号PLL_CLK2的时钟周期为间隔依次产生0，1，1，1，0，并传至D触发器905的D端。D触发器905在时钟信号PLL_CLK2驱动下，向对应的执行模块输出该以PLL输出的时钟信号PLL_CLK2的时钟周期为时间间隔的值为0，1，1，1，0的控制信号OCC_CTR2。于此过程中，通过脉冲数PULSE_BIT1～PULSE_BIT4，时钟信号PLL_CLK1～PLL_CLK2各自的同步信息也得以被传递至控制信号OCC_CTR2。

根据本发明另一实施例，驱动各逻辑模块中D触发器的时钟信号可以配置为同一时钟信号，通常使用PLL_CLK1～PLL_CLKN中的最高频者，但并不局限于此。

图10为根据本发明一实施例所述片上时钟电路包括的执行模块1000的电路图。图10所示之逻辑模块1000以PLL输出两个时钟信号PLL_CLK1和PLL_CLK2为例，并对应于时钟信号PLL_CLK1。该执行模块1000包括反相器1001，时钟门1002和多路选择器1003。其中，反相器1001的输入端接收第二测试模式信号ATPG_EN，反相器1001的输出端与时钟门1002的TE端连接。时钟门1002的数据输入端接收逻辑模块800输出的控制信号OCC_CTR1，时钟门1002的时钟输入端接收PLL输出的时钟信号PLL_CLK1。多路选择器1003的两个输入端分别接收第二测试时钟信号TEST_CLK以及时钟门1002的输出，多路选择器1003的控制端接收第一测试模式信号AT_SPEED_EN，多路选择器1003的输出端输出在全速测试时钟信号，即第一测试时钟信号以及第二测试时钟信号TEST_CLK间切换的时钟信号CLK_OUT1。

具体地，根据本发明的一实施例，当需要对芯片进行ATE测试，第二测试模式信号ATPG_EN置1，经过反相器1001后向时钟门1002的TE端输出为0的信号，从而关闭该时钟门1002以减少功耗。第一测试模式信号AT_SPEED_EN置0，从而使多路选择器1003输出第二测试时钟信号TEST_CLK。当需要对芯片进行全速测试，第二测试模式信号ATPG_EN置零，经过反相器1001后向时钟门1002的TE端输出为1的信号，从而使该时钟门1002处于工作状态。第一测试模式信号AT_SPEED_EN置1，从而使多路选择器1003输出时钟门1002的输出。在时钟信号PLL_CLK1的驱动下，该时钟门1002在每两次控制信号OCC_CTR1为一时，产生一个与时钟信号PLL_CLK同频同相的脉冲，并通过多路选择器1003输出，因此，例如时钟门1002的数据输入端接收到图8所述逻辑模块输出的以PLL输出的时钟信号PLL_CLK2的时钟周期为间隔的值依次为0，1，1，1，1，0的控制信号OCC_CTR1，则会在多路选择器1003的输出端产生两个全速测试脉冲，以供芯片进行全速测试，于此过程中，通过控制信号OCC_CTR1，时钟信号PLL_CLK1～PLL_CLK2各自的同步信息也得以被传递，以产生该全速测试时钟信号，即第一测试时钟信号，该第一测试时钟信号中包括时钟信号PLL_CLK1～PLL_CLK2各自的同步信息以及该2个全速测试脉冲。其中，该执行模块1000需要产生的该全速测试时钟信号，即第一测试时钟信号的脉冲数为2个，以及驱动该执行单元的时钟PLL_CLK1，决定了对应的逻辑模块800中与门的数目对应为4个。从而决定了脉冲数PULSE_BIT1～PULSE_BITK的K值，也就是说，进一步地决定了脉冲数模块700所需要包括的D触发器的数量。当然，该全速测试时钟信号，即第一测试时钟信号的脉冲数是根据需求而定，并不局限于此。

图11为根据本发明一实施例所述片上时钟电路包括的一执行模块1100的电路图。图11所示之逻辑模块1100以PLL输出两个时钟信号PLL_CLK1和PLL_CLK2为例，并对应于时钟信号PLL_CLK2。与图10所述执行模块1000不同的是，图11所示之执行模块1100，由时钟信号PLL_CLK2驱动以接收图9所示之控制信号OCC_CTR2。同理于图10所示之执行模块1000，图11所示之执行模块1100，在时钟信号PLL_CLK2的驱动下，时钟门1102在每次控制信号OCC_CTR2为1时，产生1个全速测试脉冲，并通过多路选择器1103输出，因此，例如时钟门1102的数据输入端接收到以PLL输出的时钟信号PLL_CLK2的时钟周期为间隔的值为0，1，1，1，0的控制信号OCC_CTR2，则会在多路选择器1103的输出端产生3个全速测试的脉冲，以支持全速测试，于此过程中，通过控制信号OCC_CTR2，时钟信号PLL_CLK1～PLL_CLK2各自的同步信息也得以被传递，以产生该全速测试时钟信号，即第一测试时钟信号，该第一测试时钟信号中包括时钟信号PLL_CLK1～PLL_CLK2各自的同步信息以及该3个全速测试脉冲。其中，该执行模块1100需要产生的该全速测试时钟信号，即第一测试时钟信号的脉冲数为3个，以及驱动该执行模块的时钟PLL_CLK2，决定了对应的逻辑模块900中与门的数目对应为3个。结合图10所示之执行模块1000，共同决定了移位寄存模块500所产生的信号BIT1～BITM的M值，也就是说，进一步地决定了移位寄存模块500所需要包括的多路选择D触发器的数量。当然，该全速测试时钟信号，即第一测试时钟信号的脉冲数根据需求而定，并不局限于此。

根据本发明稍次之实施例，各执行模块中的时钟门可以替换为其他逻辑模块，例如与门，该与门接收控制信号以及PLL产生的时钟信号，也可以达到同样的技术效果。

由于同步模块的介入以及整个片上时钟电路的运行机制，图10所述的执行模块1000产生的第一测试时钟信号中包括的时钟信号PLL_CLK1～PLL_CLK2的同步信息，与图11所述的执行模块1100产生的第一测试时钟信号中包括的时钟信号PLL_CLK1～PLL_CLK2的同步信息相同，以致执行模块1000以及执行模块1100各自产生的全速测试脉冲，彼此间第一个上升沿平齐，执行模块1000以及执行模块1100各自产生的第一测试时钟信号同步。

图12为本发明一实施例所述片上时钟电路之时序图。以处理PLL输出的时钟信号PLL_CLK1以及时钟信号PLL_CLK2为例，该时序图12用于图示图4至图11所示之电路之间的工作流程，以及同步模块的作用。如图12所示，当使能信号EN于由a处由1跳变到0，于时钟信号ATE_CLK的上升沿b，同步模块400所含的由时钟信号ATE_CLK驱动的第一个D触发器401的输出端出现为0的信号；于时钟信号PLL_CLK1的上升沿c,同步模块400所含的由时钟信号PLL_CLK1驱动的第一个D触发器402的输出端出现为0的信号；于时钟信号PLL_CLK2的上升沿d,同步模块400所含的由时钟信号PLL_CLK2驱动的第一个D触发器404的输出端出现为0的信号，于时钟信号PLL_CLK2的上升沿d之后的上升沿e,脉冲数模块700所含的第一个D触发器701的D端出现为零的PULSE_BIT1,而脉冲数模块700所含的其他D触发器的D端脉冲数PULSE_BIT 2～PULSE_BIT5仍然为1，由于脉冲数700所含的D触发器701～705由时钟信号PLL_CLK2驱动，该脉冲数PULSE_BIT 1～PULSE_BIT5以时钟信号PLL_CLK2的一个时钟周期为时间间隔，由[1，1，1，1，1]跳变至[0，1，1，1，1]。并在之后PLL_CLK2的时钟周期，依序跳变为[0，0，1，1，1]，[0，0，0，1，1]，[0，0，0，0，1]，直至出现全0的PULSE_BIT1～PULSE_BIT 5，即[0，0，0，0，0]，因此，在移位寄存模块500输出的BIT 1～BIT 5设置为1的情况下，逻辑模块800输出的控制信号OCC_CTR1会产生0，连续四个时钟信号PLL_CLK2周期的1，0的波形(图未示)，该连续四个时钟信号PLL_CLK2周期的1依序传递到执行模块1000所含的为时钟信号PLL_CLK1所驱动的时钟门1002，从而如图12之信号CLK_OUT1之f～h所示，产生与时钟信号PLL_CLK1同频同相的两个脉冲。同理，逻辑模块900输出的控制信号OCC_CTR2会产生0，连续三个时钟信号PLL_CLK2周期的1，0的波形(图未示)，该连续三个时钟信号PLL_CLK2周期的1依序传递到执行模块1100所含的为时钟信号PLL_CLK2所驱动的时钟门1002，从而如图12之信号CLK_OUT1之f～g所示，产生与时钟信号PLL_CLK2同频同相的三个脉冲。而同步模块400是用于使使能信号EN与时钟信号PLL_CLK1以及时钟信号PLL_CLK2同时产生联系，以使时钟信号CLK_OUT1以及CLK_OUT2具有相同的c～f段，时钟信号CLK_OUT1以及CLK_OUT2之上升沿f之前低电平的长度一致，从而使时钟信号CLK_OUT1与CLK_OUT2出现上升沿e的时机相同，从而使时钟信号CLK_OUT1与CLK_OUT2中的全速测试时钟，即第一测试时钟同步。同时，时钟信号CLK_OUT1以及CLK_OUT2所包括的第二测试时钟TEST_CLK是同一个，所以依据本发明所述实施例产生的时钟信号CLK_OUT1与CLK_OUT2可以覆盖ATE测试以及全速脉冲测试两种模式下的跨时钟线测试。

根据本发明之实施例，随着时钟信号PLL_CLK1～PLL_CLKN数量的增加，时钟信号PLL_CLK1～PLL_CLKN各自所驱动的D触发器的数量需要相应地增加。具体地，根据本发明之实施例，每增加一个时钟信号，需要对应地于同步模块400中增加至少两个为该时钟信号所驱动的D触发器，其中一个D触发器用于等待该时钟信号的第一个上升沿(上升沿触发)或下降沿(下降沿触发)，另一个D触发器用于使本身的输出中含有该时钟信号的时钟周期信息，该两个D触发器共同作用，以保证该时钟信号能够被有效同步。根据本发明之稍次之实施例，每增加一个时钟信号，也可以对应地于同步模块400中增加至少一个为该时钟信号所驱动的D触发器，以概率性地使该时钟信号能够被有效同步。具体地，以使时钟信号CLK_OUT1与CLK_OUTN各自的第一测试时钟信号间可以同步为准。

图13为本发明另一实施例所述的片上时钟电路示意图，考虑到时钟树等因素，片上时钟电路所包括的同步模块也可以独立出来，即将上述实施例所述之片上时钟电路分为同步模块和片上时钟电路主体，该片上时钟电路主体由图3所述片上时钟电路中除同步模块外的其他模块组成。此时一个同步模块可以用于向至少一个片上时钟电路主体输出使能同步信号EN_SYNC。

如图13所示，锁相环1301分别向多个分区13031～1303W输出多个时钟信号PLL_CLK1～PLL_CLKN，将同步模块1302置于锁相环1301与各分区13031～1303W之间，以将含有至少两个时钟信号PLL_CLK1～PLL_CLKN的同步信息的使能同步信号EN_SYNC传递至各分区所包括的各片上时钟电路主体，此时，多个片上时钟电路主体共用一个同步模块生成的使能同步信号EN_SYNC，从而保证多个片上时钟电路主体之间输出的各时脉信号也是同步的，保证每一片上时钟电路主体产生的时钟信号CLK_OUT1～CLK_OUTN彼此间是同步的，从而进一步地保证分区间的时钟信号CLK_OUT1～CLK_OUTN彼此间也是同步的，兼顾跨时钟以及跨区域连接的路径测试，以提高测试覆盖率，支持大型集成电路全速测试以及ATE测试需要。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (14)

1.一种片上时钟电路，接收使能信号，以产生至少一个测试时钟信号，包括：

同步模块，根据至少两个时钟信号采集该使能信号，以生成使能同步信号；

移位寄存模块，根据该使能信号输出逻辑信号；

脉冲数模块，根据该使能同步信号产生多个脉冲数；

至少一个逻辑模块，根据该逻辑信号以及该多个脉冲数，产生至少一个控制信号；以及

至少一个执行模块，根据该至少一个控制信号，产生至少一个第一测试时钟信号。

2.根据权利要求1所述的片上时钟电路，其中所述同步模块包括多个触发器，该多个触发器由该至少两个时钟信号驱动，以使该使能同步信号包括有该至少两个时钟信号的同步信息。

3.根据权利要求1所述的片上时钟电路，其中所述脉冲数模块接收该使能同步信号，并输出该多个脉冲数以传递该至少两个时钟信号的同步信息。

4.根据权利要求1所述的片上时钟电路，其中当使能信号置一，所述移位寄存模块根据该使能信号进行连接至该移位寄存模块的电路的内部状态扫描；以及

当使能信号置零，所述移位寄存模块产生所述逻辑信号。

5.根据权利要求1所述的片上时钟电路，其中所述至少一个逻辑模块各自接收所述逻辑信号以及所述多个脉冲数，以各自生成并输出所述至少一个控制信号中的一个；以及

通过输出该控制信号传递所述至少两个时钟信号的同步信息。

6.根据权利要求1所述的片上时钟电路，其中所述至少一个执行模块与所述至少一个逻辑模块一一对应，以使所述至少一个执行模块中的一个对应接收所述至少一个逻辑模块中的一个生成的所述至少一个控制信号中的一个，以产生所述至少一个第一测试时钟信号中的一个；

所述至少一个第一测试时钟信号中的每一个包括所述至少两个时钟信号的同步信息，以使所述至少一个第一测试时钟信号间保持同步；以及

所述至少一个执行模块各自控制所述至少一个第一测试时钟信号中的一个与第二测试时钟信号间的切换，以各自产生该至少一个测试时钟信号中的一个。

7.根据权利要求6所述的片上时钟电路，其中所述第二测试时钟信号为较低频信号；

所述至少一个第一测试时钟信号中的一个为较高频信号；以及

所述至少一个测试时钟信号中的一个可以用于支持较低频模式的测试以及较高频模式的测试。

8.一种片上时钟电路，接收使能信号，以产生测试时钟信号，包括：

同步模块，根据至少两个时钟信号采集该使能信号，以生成使能同步信号；以及

多个片上时钟电路主体，其中每一该片上时钟电路主体包括：

移位寄存模块，根据该使能信号输出逻辑信号；

脉冲数模块，根据该使能同步信号产生多个脉冲数；

至少一个逻辑模块，根据该逻辑信号以及该多个脉冲数，产生至少一个控制信号；以及

至少一个执行模块，根据所述至少一个控制信号，产生至少一个第一测试时钟信号。

9.根据权利要求8所述的片上时钟电路，其中所述同步模块包括多个触发器，该多个触发器由所述至少两个时钟信号驱动，以使该使能同步信号包括有所述至少两个时钟信号的同步信息。

10.根据权利要求8所述的片上时钟电路，其中所述脉冲数模块接收该使能同步信号，并输出该多个脉冲数以传递所述至少两个时钟信号的同步信息。

11.根据权利要求8所述的片上时钟电路，其中当使能信号置一，所述移位寄存模块根据该使能信号进行连接至该移位寄存模块的芯片的内部状态扫描；以及

当使能信号置零，所述移位寄存模块产生所述逻辑信号。

12.根据权利要求8所述的片上时钟电路，其中所述至少一个逻辑模块各自接收所述逻辑信号以及所述多个脉冲数，以各自生成并输出所述至少一个控制信号中的一个；以及

通过输出该控制信号传递所述至少两个时钟信号的同步信息。

13.根据权利要求8所述的片上时钟电路，其中所述至少一个执行模块与所述至少一个逻辑模块一一对应，以使所述至少一个执行模块中的一个对应接收所述至少一个逻辑模块中的一个生成的所述至少一个控制信号中的一个，以产生所述至少一个第一测试时钟信号中的一个；

所述至少一个第一测试时钟信号中的每一个包括所述至少两个时钟信号的同步信息，以使所述至少一个第一测试时钟信号间保持同步；以及

所述至少一个执行模块各自控制所述至少一个第一测试时钟信号中的一个与第二测试时钟信号间的切换，以各自产生该至少一个测试时钟信号中的一个。

14.根据权利要求13所述的片上时钟电路，其中所述第二测试时钟信号为较低频信号；

所述至少一个第一测试时钟信号中的一个为较高频信号；以及

所述至少一个测试时钟信号中的一个可以用于支持较低频模式的测试以及较高频模式的测试。