CN102062798A - 一种具有高速adc芯片的示波器 - Google Patents

Abstract

本发明公开了一种具有高速ADC芯片的示波器，包括两个ADC芯片、一采样时钟模块、一控制处理模块，所述控制处理模块的复位脉冲使能控制端连接所述两个ADC芯片的数据时钟复位引脚，所述两个ADC芯片，分别将各自的输出数据及各自的数据同步时钟输入到所述控制处理模块，所述控制处理模块还具有一采样时钟使能控制端连接所述的采样时钟模块，用于控制所述采样时钟模块的时钟输出。本发明利用时钟使能和复位脉冲，使ADC同步的时序要求容易实现，进而实现高速ADC的同步。

Description

一种具有高速ADC芯片的示波器

技术领域

本发明涉及高速ADC系统时钟同步技术领域，尤其涉及一种具有高速模数转换器(ADC)芯片的示波器。

背景技术

在数字示波器或其它仪器设备中，经常需要多个模数转换器(ADC)同时采样某一个信号输入，进行交织采样，以提高采样率。或者有多个信号输入，需要多个ADC分别对多个信号进行采样，以保证信号采样的相位一致。

数字示波器的采样频率越来越高，其内部的ADC的采样频率也越来越高，而且数字示波器一般包含多个信号输入，常见的有2通道输入和4通道输入。这就需要有多片ADC分别对这多个信号输入进行采样，然后对4路采样后的数字信号进行处理。多片ADC对多路信号进行采样的难点是让多个ADC完全同步，保证多路信号能够被同时采样，这样数字示波器才能准确的反映多路信号的相位关系。

高速ADC，采样速率达到500MHz以上时，一般会将输出数据解复用成多组输出和采用上下沿同步(DDR)方式，以降低输出数据的频率，输出数据的同步时钟也相应降低了。但这样使得采样时钟和数据时钟之间增加了不确定性。例如：采用DDR方式，数据分成两组输出，采样时钟CLK为1GHz，则数据同步时钟DCLK为250MHz，为采样时钟的4分频。具体为：正常1GHz采样，输出数据的同步时钟也需1GHz，这么高的频率，FPGA一般无法接收。如果采用两组数据输出，将两个采样点数据同时输出，就可以将输出数据的同步时钟频率减半，为500MHz。如果采用DDR方式，使用输出数据同步时钟的上升沿和下降沿都同步数据，就可以再将输出数据同步时钟频率减半，为250MHz。

如果有两个ADC，采样时钟为同一时钟CLK，则由于延时的原因，使得两个ADC的数据同步时钟DCLK1、DCLK2的相位不确定，ADC内部采样时钟和数据时钟的延时是不一致的，导致数据时钟分频可以在不同的沿上，从而两片ADC的数据时钟出现0°相位、90°相位、180°相位和270°相位共四种相位关系。如图1所示，以数据同步时钟DCLK1和采样时钟CLK的相位关系为基准，DCLK2的上升沿可能会和CLK的任何沿对齐，从而DCLK1和DCLK2会出现4种相位关系。

相位关系的不确定，将会导致对多个ADC采样点的判断错误，使采样的各个通道波形的延时发生错误，致使每次上电后，采样的各个通道的延时不一致，会有四种延时关系。

所以多个高速ADC系统中ADC的同步是关键，如何将多ADC的采样时钟CLK与数据同步时钟DCLK1、DCLK2三者进行同步，是一个急需解决的技术难点。

现有ADC同步技术，利用ADC的输出数据时钟复位引脚，对多片ADC的输出数据时钟同时进行复位。高速ADC芯片都会提供一个输出数据时钟复位引脚DCLK_RST，用于对ADC输出数据时钟和采样时钟的相位关系进行复位。

现有ADC同步技术，在高速ADC系统中，高速ADC使用同一采样时钟，使其采样同步；将输出数据时钟DCLK_RST接到一起，对多片ADC同时进行复位，可以使多片ADC的输出数据时钟和采样时钟的相位固定，从而使多片ADC输出数据同步。

一般高速ADC的数据时钟复位信号DCLK_RST，需要满足严格的时序关系，例如必须满足最小的脉冲宽度要求、复位脉冲边沿和采样时钟边沿需要满足一定的建立和保持时间，否则无法正确复位。

例如National公司的ADC08XXXX系列ADC，需要的DCLK_RST的时序关系如图2所示。当DCLK_RST置高时，DCLK变高，无输出。DCLK_RST的置高可以是异步的。DCLK_RST的宽度需要满足一定的时间。DCLK_RST下降沿和其变低前后的第一个CLK上升沿需要满足如下的同步关系：a、DCLK下降沿和CLK沿#3时间需大于Trs，b、DCLK下降沿和CLK沿#2的时间需大于Trh。其中条件a为DCLK_RST的建立时间，条件b为DCLK_RST的保持时间。如果这些条件都满足，CLK边沿#4将是第一个同步的边沿，DCLK将在延时Tod后同步输出，多片ADC就会同步输出。图中的安全区域为CLK周期减去Trh和Trs的时间，为DCLK_RST的下降沿的下降时间的最大值。如果条件a和b有一个不满足，多片ADC的输出数据将不会同步。

现有同步技术框图如图3所示，其中ADC芯片内部包含ADC部分和数据1∶2解复用部分，输出两组数据D1和Dd1，输出数据同步时钟为DCLK，如果再选择DDR工作方式，DCLK为采样时钟CLK的4分频。DCLK_RST引脚为输出数据时钟复位引脚。

现有技术将需要同步的ADC的采样时钟CLK、数据复位DCLK_RST连到一起，由采样时钟产生模块产生采样时钟送给ADC，同时将采样时钟连到复位信号产生模块，用于同步产生一个复位脉冲信号，复位多片ADC的输出数据时钟。复位信号产生模块需要产生一个满足脉冲宽度要求、且和CLK边沿具有一定时序关系的复位脉冲，还需要满足ADC芯片的DCLK_RST输入逻辑类型。复位模块常采用对异步复位信号RESET进行触发，触发器的时钟使用CLK，触发器需要选择高速的逻辑类型，如LVPECL、LVDS逻辑，以满足建立和保持时间。异步是指不需要CLK的同步，有RESET有效，ADC就复位。相反，同步是指RESET有效后，CLK沿来时，才复位。触发器的输出和CLK已经具有同步关系，且满足了时序关系，然后再经过电平转换，将逻辑类型转换到ADC规定的逻辑类型上，连接到DCLK_RST引脚，对ADC输出数据进行复位，以同步多个ADC。

上述ADC也可以为内部还有两路ADC的芯片，ADC芯片内部的两路ADC一般具有很好的同步关系，这样，只需要完成ADC芯片间的同步。

从上述对现有技术的描述可以看出，现有技术存在以下缺点：

1)、产生如此苛刻的DCLK_RST比较困难，需要使用高速的逻辑触发器和逻辑类型转换器，电路复杂、成本较高。

2)、所有ADC使用同一采样时钟，需要采样时钟的驱动能力很大，增加设计困难。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种具有高速ADC芯片的示波器，以解决现有技术电路复杂、成本高、时钟驱动设计困难的问题，实现对高速ADC的数据复位同步功能，电路简单、成本低，且对采样时钟的驱动要求不高，时钟电路设计简单。

(二)技术方案

为达到上述目的，本发明采用的技术方案如下：

一种具有高速ADC芯片的示波器，包括两个ADC芯片(1、2)、一采样时钟模块3、一控制处理模块4，所述控制处理模块4的复位脉冲使能控制端连接所述两个ADC芯片(1、2)的数据时钟复位引脚，所述两个ADC芯片(1、2)分别将各自输出的数据及各自输出的数据同步时钟输入到所述控制处理模块4，所述控制处理模块4还具有一采样时钟使能控制端连接所述的采样时钟模块3，用于控制所述采样时钟模块3的时钟输出。

上述方案中，所述采样时钟模块3包括一采样时钟产生模块31和一时钟扇出缓冲模块32，受所述的控制处理模块4的控制，所述时钟扇出缓冲模块32依据所述的采样时钟产生模块31输出的采样时钟，分别向所述的ADC芯片(1、2)输出同步采样时钟。

上述方案中，所述的控制处理模块4具有如下控制步骤：

步骤1：使所述的两个ADC芯片复位；

步骤2：使所述的采样时钟模块停止输出时钟信号；

步骤3：使所述的两个ADC芯片开始采样；

步骤4：使所述的采样时钟模块输出时钟信号。

上述方案中，所述的控制处理模块4具有如下控制步骤：

步骤1：使所述的两个ADC芯片复位；

步骤2：使所述的时钟扇出模块停止输出同步采样时钟信号；

步骤3：使所述的两个ADC芯片开始采样；

步骤4：使所述的时钟扇出模块输出同步采样时钟信号。

上述方案中，在所述的步骤2和所述的步骤3之间还具有一个延时步骤，用于等待一个延时时间。

上述方案中，所述两个ADC芯片(1、2)输出的数据同步时钟、所述复位脉冲使能控制端输出的信号和所述采样时钟使能控制端输出的信号三者保持相位同步。

上述方案中，在所述的步骤3和所述的步骤4之间还具有一个延时步骤，用于等待一个延时时间。

上述方案中，所述两个ADC芯片(1、2)输出的数据同步时钟、所述复位脉冲使能控制端输出的信号和所述采样时钟使能控制端输出的信号三者保持相位同步。

上述方案中，所述两个ADC芯片(1、2)输出的数据同步时钟、所述复位脉冲使能控制端输出的信号和所述采样时钟使能控制端输出的信号三者保持相位同步。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：

1、利用本发明，解决了现有技术电路复杂、成本高、时钟驱动设计困难的问题，实现了对高速ADC的数据复位同步功能，电路简单、成本低，且对采样时钟的驱动要求不高，时钟电路设计简单。

2、本发明和现有技术相比，复位信号很容易实现，不需要复杂的复位信号产生电路，降低了电路的复杂程度。只需要一个时钟扇出缓冲模块，不仅增加了采样时钟的驱动能力和信号完整性，而且大大降低了成本。

附图说明

图1是现有技术中两片ADC的数据时钟出现0°相位、90°相位、180°相位和270°相位共四种相位关系的示意图；

图2是National公司的ADC08XXXX系列ADC需要的DCLK_RST的时序关系示意图；

图3是现有同步技术的框图；

图4是本发明提供的在DCLK_RST置有效期间CLK+暂停且在DCLK_RST置无效后恢复采样时钟的示意图；

图5是本发明提供的具有高速ADC芯片的示波器的结构示意图；

图6是本发明提供的具有高速ADC芯片的示波器进行时钟同步的方法流程图；

图7是依照本发明实施例ADC的结构示意图；

图8是依照本发明实施例采样时钟产生模块的结构示意图；

图9是依照本发明实施例时钟扇出缓冲模块的结构示意图；

图10是在现有的电路基础上在采样时钟产生模块100上增加一个enable控制的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明主要是利用ADC的采样时钟能够短时间暂停的特性，采用在ADC数据时钟复位期间停止采样时钟，在复位信号完成后再开始时钟的方法，使复位信号需要满足的时序要求变得较为容易，从而完成对数据时钟的复位。

因为ADC的采样时钟采用AC耦合的方式，AC耦合电容的持续时间由耦合电容和内部偏置电阻的乘积决定，ADC内部偏置电阻一般会有几十kΩ，如果外部选用100pF的电容，持续时间可以达几μs，因此不必担心采样时钟在小于50ns的暂停会明显的改变ADC状态。

如图4所示，在DCLK_RST置有效期间，CLK+暂停；在DCLK_RST置无效后，恢复采样时钟。这样扩大了DCLK_RST下降沿和其前后CLK上升沿的时间，这两个时间很容易大于需要的保持建立时间，使复位有效。在第一个同步沿后延迟固定的Tod时间，数据时钟DCLK和CLK的相位同步，由于多片ADC的DCLK相同，从而多片ADC的数据时钟同步，从而多片ADC实现同步。

如图5所示，图5是本发明提供的具有高速ADC芯片的示波器的结构示意图，该示波器包括两个ADC芯片(1、2)、一采样时钟模块3、一控制处理模块4，所述控制处理模块4的复位脉冲使能控制端连接所述两个ADC芯片(1、2)的数据时钟复位引脚，所述两个ADC芯片(1、2)分别将各自输出的数据及各自输出的数据同步时钟输入到所述控制处理模块4，所述控制处理模块4还具有一采样时钟使能控制端连接所述的采样时钟模块3，用于控制所述采样时钟模块3的时钟输出。

两个ADC芯片(1、2)是第一ADC和第二ADC，即ADC1和ADC2。其中，ADC1和ADC2的数据输出D1、Dd1、D2、Dd2以及数据同步时钟DCLK1、DCLK2被连接到控制处理模块4，DCLK1连接到控制处理模块4的一个输入端。采样时钟产生模块31的输出端连接到时钟扇出缓冲模块32的另一输入端，时钟扇出缓冲模块32的两个输出端CLK1、CLK2分别连接到ADC1和ADC2的采样时钟引脚CLK上。

采样时钟产生模块31生成一路ADC采样频率的时钟，连接到时钟扇出缓冲模块32，将输入的时钟复制成2路时钟CLK1、CLK2输出，这两路时钟输出的相位频率完全一样。CLK1和CLK2分别作为ADC1和ADC2的采样时钟，使ADC1和ADC2的采样时钟的频率和相位完全一样，从而同步了采样过程。时钟扇出缓冲模块32同时增加了时钟的驱动能力，避免一路时钟同时连接到多路ADC时会由于驱动不够，导致时钟质量变差，影响ADC采样的性能。

时钟扇出缓冲模块32具有一个使能输入端ENABLE，当置其有效时，CLK1和CLK2输出时钟信号；当置ENABLE无效时，输出CLK1和CLK2固定电平。扇出是指一个时钟输入，多个相同的时钟输出。

ADC1和ADC2的数据输出和数据同步时钟连接到控制处理模块4，控制处理模块4用于同步复位脉冲和时钟使能，使同步复位脉冲和时钟使能与ADC的时钟满足相位同步关系。

控制处理模块4的复位脉冲输出连接到ADC1和ADC2的DCLK_RST引脚，用于同时复位ADC1和ADC2的输出数据同步时钟。

上述CLK1、CLK2由于频率很高，在PCB布线时，最好保持长度一致。

上述复位脉冲连接到ADC1和ADC2，由于ADC对复位脉冲要求较严格，在PCB布线时，需保证FPGA输出到两个ADC DCLK_RST引脚的走线长度相等，避免由于走线差异带来的相位延迟，导致ADC不能同步。

本发明提供的这种具有高速ADC芯片的示波器的工作原理如下：系统上电工作后，默认时钟扇出缓冲模块32的使能ENABLE有效，输出两路时钟作为2个ADC的采样时钟，复位脉冲默认无效，ADC上电复位输出。此时两个ADC的输出数据可能不同步。然后开始复位同步两路ADC，控制处理模块4先置复位脉冲输出有效，ADC进入复位状态，再控制时钟扇出缓冲模块32暂停输出，时钟暂停总的时间＜50ns。时钟控制模块延时时间T1，T1应大于ADC需要的复位脉冲和时钟边沿的保持时间Trh，然后设置复位脉冲无效，ADC退出复位状态，延时时间T2，T2应大于ADC需要的复位脉冲和时钟边沿的建立时间Trs，然后设置时钟扇出缓冲模块32的使能ENABLE有效，恢复时钟输出，ADC完成输出数据时钟的复位，此后延迟固定的Tod，数据时钟DCLK和采样时钟CLK同步。由于2片ADC的采样时钟CLK1和CLK2同步，从而2片ADC的输出数据也同步。

由于ADC的采样是同步的，输出数据也是同步的，从而2片ADC对2路信号进行采样是完全同步的，不会带来2路采集的数字信号间的相位不一致的情况。

本发明和现有技术相比，复位信号很容易实现，不需要复杂的复位信号产生电路，降低了电路的复杂程度。只需要一个时钟扇出缓冲模块，不仅增加了采样时钟的驱动能力和信号完整性，而且大大降低了成本。

本发明也可用于多片ADC的同步，需要是使用多路的时钟扇出和缓冲芯片，或多个时钟扇出芯片进行级联，产生多路时钟信号，使这些路时钟信号的相位和频率相同。多片ADC的输出数据同步时钟的复位引脚连到一起，和上述方法一样进行复位。

基于图5所示的具有高速ADC芯片的示波器，图6示出了本发明提供的具有高速ADC芯片的示波器进行时钟同步的方法流程图，该方法包括：

步骤1：将ADC部分输出的DCLK_RST设置为有效；

步骤2：暂停采样时钟产生模块产生采样时钟CLK；

步骤3：在采样时钟CLK暂停期间，设置DCLK_RST无效；

步骤4：恢复采样时钟CLK。

本发明提供的具有高速ADC芯片的示波器进行时钟同步的方法，逻辑部分的实现较简单，同步多路ADC的步骤具体如下：

先设置DCLK_RST高有效，再设置ENABLE无效，暂停采样时钟CLK，停止的时间T不应该大于50ns，然后延时T1，T1的时间应大于需要的保持时间Trh，然后设置DCLK_RST低无效，再延时T-T1，应保证T-T1大于需要的建立时间Trs，然后设置ENABLE有效，恢复采样时钟，就完成了同步多路ADC的过程。

实施例：

1、ADC

如图7所示，在本实施例中ADC使用美国国家半导体公司的ADC08D1010，它内部包含两个ADC通道，采样频率1GHz，每路输出数据解复用成两组输出，输出同步可以选择SDR和DDR方式。2路输出数据通用一个数据同步时钟DCLK12，芯片内部两路ADC的相位关系固定，且可以通过软件进行设置。

如果选用DDR、2组数据输出方式，则输出数据同步时钟为采样频率的1/4，为250MHz。

本实施例使用两片ADC08D1010对4路模拟信号进行采集。

上述信号可以为单端方式，也可以为差分方式。

2、采样时钟产生模块

如图8所示，在本实施例中采样时钟产生模块采用Analog Device公司的PLL频率合成器与VCO芯片ADF4360-7，输入参考时钟CLK_REF为25MHz，SPI设置引脚LE、DATA、CLK，通过DSP或其它控制器设置成输出频率为1GHz，根据设置的频率选择合适的电阻、电容和电感值，使输出频率稳定。电路图如下。

3、时钟扇出缓冲模块

如图9所示，在本实施例中时钟扇出缓冲模块使用ON Semiconductor公司的NB6N14S芯片，该芯片为一个1∶4的扇出缓冲器，能够支持任何逻辑类型的差分输入，输出为LVDS逻辑，最大输入频率＞2GHz，带有同步输出使能输入EN，高有效。

本实施例中使用扇出4路中的两路，供给2片ADC芯片，时钟的输入输出采用AC耦合方式，时钟使能端CLK_ENABLE由FPGA控制。

另外，由于时钟产生模块一般会有一个稳定时间，比如PLL如果从disable状态enable，需要一个较长时间锁存频率。而这么长时间没有时钟，FPGA内部的时序电路就完全不工作了。所以，在现有的电路基础上，在采样时钟产生模块100上增加一个enable控制，是无法实现本发明的。如图10所示。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种具有高速ADC芯片的示波器，包括两个ADC芯片(1、2)、一采样时钟模块(3)、一控制处理模块(4)，所述控制处理模块(4)的复位脉冲使能控制端连接所述两个ADC芯片(1、2)的数据时钟复位引脚，所述两个ADC芯片(1、2)分别将各自输出的数据及各自输出的数据同步时钟输入到所述控制处理模块(4)，其特征在于：

所述控制处理模块(4)还具有一采样时钟使能控制端连接所述的采样时钟模块(3)，用于控制所述采样时钟模块(3)的时钟输出。

2.根据权利要求1所述的具有高速ADC芯片的示波器，其特征在于：所述采样时钟模块(3)包括一采样时钟产生模块(31)和一时钟扇出缓冲模块(32)，受所述的控制处理模块(4)的控制，所述时钟扇出缓冲模块(32)依据所述的采样时钟产生模块(31)输出的采样时钟，分别向所述的ADC芯片(1、2)输出同步采样时钟。

3.根据权利要求1所述的具有高速ADC芯片的示波器，其特征在于，所述的控制处理模块(4)具有如下控制步骤：

步骤1：使所述的两个ADC芯片复位；

步骤2：使所述的采样时钟模块停止输出时钟信号；

步骤3：使所述的两个ADC芯片开始采样；

步骤4：使所述的采样时钟模块输出时钟信号。

4.根据权利要求2所述的具有高速ADC芯片的示波器，其特征在于，所述的控制处理模块(4)具有如下控制步骤：

步骤1：使所述的两个ADC芯片复位；

步骤2：使所述的时钟扇出模块停止输出同步采样时钟信号；

步骤3：使所述的两个ADC芯片开始采样；

步骤4：使所述的时钟扇出模块输出同步采样时钟信号。

5.根据权利要求3或4所述的具有高速ADC芯片的示波器，其特征在于：在所述的步骤2和所述的步骤3之间还具有一个延时步骤，用于等待一个延时时间。

6.根据权利要求5所述的具有高速ADC芯片的示波器，其特征在于：所述两个ADC芯片(1、2)输出的数据同步时钟、所述复位脉冲使能控制端输出的信号和所述采样时钟使能控制端输出的信号三者保持相位同步。

7.根据权利要求3或4所述的具有高速ADC芯片的示波器，其特征在于：在所述的步骤3和所述的步骤4之间还具有一个延时步骤，用于等待一个延时时间。

8.根据权利要求7所述的具有高速ADC芯片的示波器，其特征在于：所述两个ADC芯片(1、2)输出的数据同步时钟、所述复位脉冲使能控制端输出的信号和所述采样时钟使能控制端输出的信号三者保持相位同步。

9.根据权利要求1、2、3或4所述的具有高速ADC芯片的示波器，其特征在于：所述两个ADC芯片(1、2)输出的数据同步时钟、所述复位脉冲使能控制端输出的信号和所述采样时钟使能控制端输出的信号三者保持相位同步。

Images