TW201342804A - 用於平衡高速串列數位介面之信道之間的偏斜之方案 - Google Patents

Abstract

一種支援經由平行串列信道之通信的裝置可包含：一類比電路域、一數位電路域、該類比域與該數位域之間之一緩衝器，以及一對準電路。該緩衝器可根據一寫入時脈自該數位域接收資料，且根據一讀取時脈將該所接收資料發送出至該類比域。該對準電路可產生控制信號，以在該讀取時脈與該寫入時脈對準時起始自該緩衝器之讀取。在一項實施例中，該裝置可係一類比轉數位轉換器(ADC)積體電路(IC)晶片，且該緩衝器可係一FIFO。

Description

用於平衡高速串列數位介面之信道之間的偏斜之方案 相關申請案交叉參考

本發明受益於2012年3月23日提出申請之標題為「Scheme for Balancing Skew Between Lanes of High-Speed Serial Digital Interface」之美國專利申請案61/614,647號之優先權，該美國專利申請案之揭示內容全文併入於本文中。

JEDEC已發佈一系列工業標準用於一數位轉類比轉換器(DAC)或一類比轉數位轉換器(ADC)與使用串列資料信道之邏輯裝置之間的互連。此等工業標準中之某些工業標準(舉例而言，JESD204B串列介面規範)支援多個平行資料信道(例如，在一ADC與一邏輯裝置之間的4個信道)，但要求將串列信道之間的偏斜保持在指定容差內。

對於大多數數位區塊而言，在一ADC或DAC積體電路(IC)晶片中，延時由於數位處理之本質而係一致的。然而，通常在用於數位區塊之一資料路徑之端處使用一先進先出(FIFO)緩衝器以將一位元串流自一數位時脈域傳送至一高頻類比串列時脈域。FIFO之設計由於編碼方案之高頻本質及串列鏈路之高速本質而係複雜的。舉例而言，JESD204B串列介面使用將一8位元值轉換成一10位元碼之一「8b10b」編碼方案，針對控制碼具有某些冗餘。在此編碼方案下，形成經適當編碼之訊框之一成框器電路每寫入時脈週期產生大量10位 元碼。就緩衝器而言，另一方面，可能設計出可處置並非二(2)的冪之輸入-輸出比率之一串列化器。然而，此比2的冪版本更複雜且更難以達成所要速度。因此，串列化位元串流之高速類比電路通常在2的冪之基礎上操作。舉例而言，一雙通道16位元ADC之類比電路每讀取時脈週期自一FIFO讀取32個位元，而數位域每寫入時脈週期寫入40個位元。因此，針對FIFO之讀取及寫入時脈處於不同頻率且不具有經定義相位關係。對FIFO之寫入時脈及讀取時脈之此不同步本質致使FIFO具有一不一致延時。在最壞情形之情景中，此可造成高達一個時脈週期之一延時變化。此將超過規範中之偏斜容許度。

因此，本發明人認識到此項技術中對一種具有確保遍及平行FIFO之一低延時變化之一對準系統之ADC或DAC晶片之一需要。

100‧‧‧系統

102‧‧‧數位電路域/數位域

104.1‧‧‧緩衝器

104.2‧‧‧緩衝器

106.1‧‧‧串列化器

106.2‧‧‧串列化器

108.1‧‧‧對準電路區塊/對準電路/對準區塊

108.2‧‧‧對準電路區塊/對準電路/對準區塊

110‧‧‧類比電路域/類比域

200‧‧‧例示性類比轉數位轉換器積體電路晶片/類比轉數位轉換器積體電路晶片

202.1‧‧‧類比轉數位轉換器

202.2‧‧‧類比轉數位轉換器

204‧‧‧緩衝器

206‧‧‧串列化器

208‧‧‧對準區塊

210.1‧‧‧類比轉數位轉換器處理區塊

210.2‧‧‧類比轉數位轉換器處理區塊

212‧‧‧成框器

214‧‧‧頻率除頻器

216‧‧‧訊框除頻器

218‧‧‧共同相位鎖定環路

220‧‧‧時脈除頻器

300‧‧‧對準電路/對準系統

302‧‧‧時脈除頻器

304‧‧‧介穩保護區塊/介穩保護電路

304.1‧‧‧正反器

304.2‧‧‧正反器

306‧‧‧狀態機

308‧‧‧延遲區塊/第一延遲單元/第一延遲區塊

310‧‧‧延遲區塊/第二延遲區塊

312‧‧‧輸出/同步重設信號/讀取重設/讀取重設信號

314‧‧‧輸出/寫入重設信號/同步重設信號/寫入重設

316‧‧‧輸出時脈信號/經降除頻時脈/寫入時脈之一經降除頻版本/CLK_DIV信號

318‧‧‧輸出/經延遲CLK_DIV信號/經延遲經降除頻時脈信號/經降除頻時脈

320‧‧‧寫入時脈

322‧‧‧讀取時脈

324‧‧‧觸發信號/寫入重設/寫入重設信號

RD CLK‧‧‧讀取時脈

SER CLK‧‧‧串列時脈

SYS CLK‧‧‧系統時脈

SYSREF CLK‧‧‧時脈信號/信號

WR CLK‧‧‧訊框除頻器時脈

圖1係根據本發明之一實施例之一系統之一簡化方塊圖。

圖2詳細圖解說明根據本發明之一實施例之一例示性ADC IC晶片。

圖3展示根據本發明之一實施例之一對準電路之一方塊圖。

圖4圖解說明在如圖3中所展示之一對準系統中起作用之例示性時脈信號。

圖5圖解說明根據本發明之一實施例之對準時脈信號之一方法。

圖6係圖解說明圖5之方法之操作之一例示性時脈圖。

圖7圖解說明根據本發明之一實施例之用以同步讀取時脈與寫入時脈之一方法。

本發明之實施例提供一種支援經由平行串列信道之通信之裝置。該裝置可包括一類比電路域、一數位電路域、該類比域與該數位域之間的一緩衝器及一對準電路。該緩衝器可根據一寫入時脈自該數 位域接收資料，且根據一讀取時脈將該所接收資料發送出至該類比域。該對準電路可產生控制信號以在該讀取時脈與該寫入時脈對準時起始自該緩衝器之讀取。在一項實施例中，該裝置可係一類比轉數位轉換器(ADC)積體電路(IC)晶片且該緩衝器可係一FIFO。

圖1係根據本發明之一實施例之一系統100之一簡化方塊圖。系統100可包含一數位電路域102、一類比電路域110、數位域102與類比域110之間的一對緩衝器104.1及104.2以及一對對準電路區塊108.1及108.2。類比域110可包括一對串列化器106.1及106.2。系統100可製造於一共同積體電路上。

數位電路域102可包含處理經數位化資料之數位電路(未展示)。可將經處理之數位資料串流發送至緩衝器104.1及104.2。類比域110可包含自緩衝器104.1及104.2讀取資料且在串列信道中發送出資料位元之串列化器106.1及106.2。對準電路區塊108.1及108.2可產生用於緩衝器104.1及104.2之控制信號以使用局域產生之讀取及寫入時脈(未展示)來起始來自此等緩衝器104.1及104.2之資料之讀取及寫入。在一實施例中，對準電路108.1及108.2可產生其頻率相差一合理比率(M/N，其中M及N兩者皆係整數)且其操作彼此同步之局域讀取時脈及寫入時脈。

在一項實施例中，數位域102可平行處理多個通道中之經數位化資料。每一緩衝器104.1及104.2可分別自一或多個通道接收資料位元。因此，每一串列化器106.1及106.2可針對一或多個數位資料通道傳輸資料。在一或多個實施例中，串列化器106.1及106.2可係雙倍資料速率(DDR)串列化器。亦即，串列位元速率可係提供至串列化器之時脈之速率之兩倍。作為一實例，圖1圖解說明具有兩個串列化器之一系統100，但其他實施例可具有兩個以上串列化器以在更多個串列信道中傳輸資料(例如，針對四個信道有四個串列化器)。

在一或多項實施例中，可藉由提供一系統時脈SYS CLK之一共同相位鎖定環路(PLL)(未展示)來觸發對準區塊108.1及108.2。因此，對準區塊108.1及108.2可針對緩衝器104.1及104.2產生一致的重設信號。藉由以一一致方式重設緩衝器104.1及104.2，遍及緩衝器104.1及104.2之延時變化可係小的(例如，0.2個寫入時脈週期)。由於所有FIFO幾乎具有相同延時，因此所有信道之總體延時將係小的(例如，在彼此的0.2個寫入時脈週期內)。

此外，在其他實施例中，可使用與每一IC晶片上之緩衝器相關聯的對準區塊來控制兩個或兩個以上IC上之信道之間的對準。由於所有數位區塊具有恆定延時且所有IC上之數位域與類比域之間的緩衝器將具有極低的延時變化，因此再次將總體變化延時控制為一小的量(例如，0.2個寫入時脈週期)。

圖2詳細圖解說明根據本發明之一實施例之一例示性ADC IC晶片200。ADC IC晶片200可包括一對ADC 202.1及202.2、一對ADC處理區塊210.1及210.2，以及一成框器212。ADC 202.1及202.2、ADC處理區塊210.1及210.2以及成框器212可表示如圖1中之一數位電路域的組件。ADC 202.1及202.2可執行各別輸入信號(未展示)之類比轉數位(A/D)轉換，且可將數位資料發送至各別ADC處理區塊210.1及210.2。ADC處理區塊210.1及210.2可對經數位化資料執行操作，諸如修整。然後可將資料串流發送至成框器212，成框器212可根據編碼方案來編碼經數位化資料。

ADC IC晶片200可進一步包括一緩衝器204及一串列化器206。緩衝器204可儲存自成框器212接收之經編碼資料位元，並將其轉發至串列化器206。緩衝器204可具有分別藉由一寫入指標及讀取指標加索引的複數個項目(未展示)。緩衝器204可使得以一一致資料速率將資料寫入至其及自其讀取。然而，對緩衝器204之寫入操作可使用一第一 位元寬度之資料字組，以由一寫入時脈判定之一速度發生。自緩衝器204之讀取操作可使用一第二位元寬度之資料字組，以由具有不同於寫入時脈之一頻率之一讀取時脈(RD CLK)判定之一速度發生。在一項實施例中，對緩衝器204之寫入操作可以每寫入時脈40個位元發生，且自緩衝器204之讀取操作可以每讀取時脈32個位元發生。讀取時脈可以高於寫入時脈之頻率操作；讀取時脈頻率可係寫入時脈頻率的5/4倍(1.25x)快。

可分別藉由寫入指標及讀取指標(未展示)來管理緩衝器寫入操作及讀取操作。寫入指標可識別欲將資料寫入至其之下一緩衝器項目，且一旦將資料寫入至該緩衝器項目，寫入指標即可遞增以指向下一緩衝器項目。類似地，讀取緩衝器可識別欲自其讀取資料之下一緩衝器項目，且一旦自該緩衝器項目讀取資料，讀取指標即可遞增以指向下一緩衝器項目。可藉由緩衝器204之一WRITE_RESET輸入及一READ_RESET輸入之確證來分別重設寫入指標及讀取指標。

串列化器206可針對一個串列信道上之兩個通道(分別來自ADC 202.1及202.2)傳輸資料位元。

ADC IC晶片200亦可包括一頻率除頻器214、一訊框除頻器216、一對準區塊208、一PLL 218及一時脈除頻器220。頻率除頻器214可具有分別耦合至一裝置時脈及一SYSREF CLK時脈信號之兩個輸入。頻率除頻器214可針對ADC 202.1及202.2、ADC處理區塊210.1及210.2、訊框除頻器216以及PLL 218產生一內部ADC時脈。頻率除頻器214可產生可指示SYSREF信號何時與ADC時脈對準之一SYSREF_ALIGNED信號至訊框除頻器216及成框器212。在一項實施例中，SYSREF CLK信號可充當頻率除頻器214之一時序參考，且SYSREF_ALIGNED可充當訊框除頻器216及成框器212之一時序參考。在一或多項實施例中，SYSREF CLK可用以在兩個或兩個以上IC之間對準成框器212及訊框 除頻器216。

PLL 218可產生一串列時脈(SER CLK)以驅動串列化器206。可在時脈除頻器220處降除頻該串列時脈以產生用於緩衝器204之讀取時脈。除頻因數可取決於串列化器之類型及欲在一個讀取時脈中自緩衝器204讀取之位元數目。舉例而言，若在一個讀取時脈中自緩衝器204讀取32個位元且串列化器206係一DDR串列化器(例如，每串列時脈將由串列化器傳輸兩個位元)，則除頻因數可係16。在一或多項實施例中，時脈除頻器220可由除頻器電路形成。舉例而言，針對一除頻因數16，時脈除頻器220可包含兩個或兩個以上除頻級(例如，2與8之兩個除頻級、4與4之兩個除頻級、2、2與4之三個除頻級以及其他組合)。

訊框除頻器216可自ADC時脈及SYSREF_ALIGNED信號產生一時脈信號至成框器212及緩衝器204。在一項實施例中，成框器212可使用將來自ADC 202.1、202.2之一8位元值輸出轉換成一10位元碼之一8b10b編碼方案。每一10位元碼可稱作一「八位元組」且因此可表示8個資料位元。訊框除頻器時脈WR CLK可具有基於正放置於一共同信道上之通道之數目以及成框器212每時脈週期將處理之八位元組之數目之一速度。舉例而言，成框器212可能夠每樣本產生4個八位元組及16個位元(因此2個八位元組)。在此實例中，成框器212可在每信道處置一個通道時以ADC時脈速率之一半運行且在將兩個通道皆放置於1個信道上時以ADC時脈速率運行。亦可將訊框除頻器時脈輸入至緩衝器204作為寫入時脈。若將4個通道放置於一共同信道上，且成框器212每樣本處置4個八位元組，則成框器時脈可係ADC時脈之速度之兩倍。在此後一實例中，訊框除頻器216將包含一時脈二倍器或PLL。

成框器212每訊框時脈可處置4個八位元組，且因此其每時脈週期可處置2個16位元樣本。可藉由訊框除頻器216中之一可組態參數集 來控制由成框器212產生之八位元組之數目。若僅存在一個通道，則可將成框器時脈提供為一除頻器(除以2)，此乃因一成框器時脈週期將等於2個樣本。然而，若對一個信道存在兩個通道(如圖2中所展示)，則成框器同時自每一ADC得到一個樣本，因此其可使其時脈運行為ADC CLK之兩倍快(因此一除頻器將並非必需的)。因此，訊框除頻器設定1可意指每ADC樣本週期4個八位元組，且訊框除頻器設定2可意指每ADC樣本週期2個八位元組。圖2中所展示之實施例可將可組態參數設定為1，此乃因存在針對成框器212產生數位資料位元之兩個ADC(ADC 202.1及202.2)。

如所指示，成框器212可以一第一速率(例如，N*10位元/clk1，N係等於或大於一之一整數，clk1係一寫入時脈)將資料輸入至緩衝器204，且串列化器206可以一不同速率(例如，2^k位元/clk2，k係等於或大於一之一整數，clk2係一讀取時脈)汲取資料。因此，緩衝器204可以不同於其寫入頻率之一讀取頻率(WR CLK≠RD CLK)操作。在一項實施例中，每一ADC 202.1及202.2可針對一個ADC時脈針對一各別通道產生16位元資料，且成框器212可在一個成框器時脈中針對兩個通道產生40個位元。緩衝器204可具有一40位元輸入及一32位元輸出。亦即，緩衝器204針對每一寫入時脈循環可接收四十個(40)資料位元，且可在每一讀取時脈循環上讀出三十二個(32)資料位元。因此，讀取/寫入頻率比率可係5/4，從而意指讀取時脈頻率可係寫入時脈頻率之5/4倍快。

讀取及寫入時脈具有不同頻率，且一個時脈上之一邊緣與另一時脈上之最接近的邊緣之間的時序差可以一週期性方式變化。對於具有40位元輸入及32位元輸出之緩衝器204而言，此循環之週期可等於4個寫入時脈週期(5個讀取時脈週期)。若讀取時脈週期與寫入時脈週期相等，但相位不同步，則讀取時脈與寫入時脈之間的最壞情形時序 差將等於其共同時脈的一個時序週期。亦即，在最壞情形中，讀取操作可落後於寫入操作達共同時脈之一個時脈週期。但當讀取時脈頻率與寫入時脈頻率具有一合理比率時，兩個最接近的讀取邊緣與寫入邊緣之間的相對相位關係則週期性地改變，且因此，即使在最壞情形中，一讀取時脈與一最接近的寫入時脈之間的相位差可僅係讀取時脈週期或寫入時脈週期之一分數。舉例而言，針對讀取/寫入時脈頻率比率係5/4，在最壞情形中最接近的讀取邊緣與寫入邊緣可遠離達0.25個讀取時脈或0.2個寫入時脈。

在一項實施例中，對準區塊208可執行一對準操作以對讀取及寫入時脈取樣並在讀取時脈與寫入時脈(例如，在其最接近邊緣處)同步時產生兩個同步重設信號(例如，讀取及寫入)。可藉由來自PLL 218之一觸發信號來控制對準區塊208以開始對準操作。PLL 218一旦穩定(例如，在晶片之一起動期間)，其即可產生觸發信號。以此方式，在串列時脈及(因此)讀取時脈可係穩定時可產生觸發信號。

在一項實施例中，為確保在發生一讀取之前將資料寫入至緩衝器204，緩衝器204可在前2個讀取時脈之後開始產生資料。

圖3展示根據本發明之一實施例之一對準電路300之一方塊圖。對準電路300可包含一時脈除頻器302、一介穩保護區塊304、一狀態機306及一對延遲區塊308、310。對準電路300可同步地確證一對輸出READ_RESET 312及WRITE_RESET 314，以指示讀取時脈及寫入時脈之邊緣何時對準。

時脈除頻器302可接收寫入時脈且可產生具有一頻率為寫入時脈之頻率的1/X(除以X)之一輸出時脈信號316。經降除頻時脈(CLK_DIV)316可被輸入至介穩保護區塊304。介穩保護電路304之一輸出可被輸入至第一延遲單元308，第一延遲單元308之輸出318可被輸入至狀態機306。第二延遲區塊310可耦合至時脈除頻器302之一輸出以延遲由 時脈除頻器302產生之寫入重設信號314。

如上文所闡述，當讀取及寫入時脈頻率具有一合理比率時，兩個最接近的讀取邊緣與寫入邊緣之間的相對相位關係可週期性地改變。在一項實施例中，為了找到最接近於寫入時脈320之上升邊緣之讀取時脈邊緣，可在時脈除頻器302處產生寫入時脈之一經降除頻版本316。此經降除頻時脈316可藉由介穩保護區塊304保護，藉由延遲區塊308延遲且然後藉由讀取時脈322在狀態機306處取樣。

在一項實施例中，介穩保護區塊304可包含一對正反器304.1、304.2，且可導致一延遲。沿著介穩保護區塊304及第一延遲區塊308之總延遲可等於讀取時脈與寫入時脈之間之相位移位的一個循環。舉例而言，若讀取/寫入頻率比率係5/4，則可將此總延遲設定為等於4個寫入時脈(5個讀取時脈)。因此，可忽略沿著介穩保護區塊304及第一延遲區塊308的總延遲，此乃因其並不引入任何相位失配(等效於即刻取樣)。換言之，CLK_DIV信號316與經延遲CLK_DIV信號318對讀取時脈320及寫入時脈322具有一共同時序關係，且因此其充當一共同時脈信號。

在一或多項實施例中，對準系統300可執行一對準操作，該對準操作可具有一粗略對準階段，緊接著一精細對準階段。粗略對準階段及精細對準階段亦可稱作一粗略對準模式及一精細對準模式。可藉由一觸發信號324來觸發該對準操作，此可充當狀態機306之一重設。在一項實施例中，該重設未必與讀取或寫入時脈同步。舉例而言，重設可基於ADC(其自身由PLL重設)而來自一PLL、來自一SPI觸發器(因此與SPI時脈同步)或來自一延遲計數器。亦即，重設可具有介穩保護。

在對準操作期間，可在狀態機306處對經延遲經降除頻時脈信號318取樣。一旦已找到經對準之讀取及寫入時脈邊緣，即可針對標記 經對準時脈邊緣之寫入時脈及讀取時脈兩者產生同步重設信號(例如，寫入及讀取重設)312、314。在一項實施例中，可藉由狀態機306直接產生讀取重設312。對於寫入重設314，狀態機306可將一寫入重設通知信號326發送至時脈除頻器302。寫入重設通知信號326可經定時，以在經降除頻時脈316/318之下降邊緣上改變。在經降除頻時脈316/318之下一正邊緣上可產生一寫入重設324。在第二延遲區塊310處，可延遲寫入重設信號324以確保自對準系統300輸出之寫入重設信號314與讀取重設信號312同步。

圖4圖解說明在如圖3中所展示之一對準系統中起作用的例示性時脈信號。圖4(a)至圖4(c)分別圖解說明讀取時脈、寫入時脈及經除頻時脈當中的關係。在所圖解說明之實例中，假定讀取/寫入頻率比率係5/4，時脈除頻器可操作為除以3(X=3)。因此，讀取時脈、寫入時脈及經除頻時脈可變為：在讀取時脈之每15(3*4*5=15)個循環中，邊緣對準一次。

在圖4之實例中，經降除頻時脈無需具有一50-50工作循環。替代地，經降除頻時脈可具有一不對稱工作循環，其中時脈針對一個寫入時脈循環具有一標記(邏輯「1」)且針對兩個寫入時脈循環具有一間隔(邏輯「0」)。可在讀取時脈處藉由2個串聯正反器對經降除頻時脈取樣以提供介穩保護(例如，在圖3之介穩保護區塊304處)。其他實施例可與具有一50/50標記-間隔比率之經降除頻時脈一起應用。

圖4(d)至圖4(g)圖解說明讀取時脈邊緣與經降除頻時脈邊緣之間的關係。如圖4(d)中所圖解說明，在讀取時脈之一循環「0」上將讀取時脈之一上升邊緣與經降除頻時脈之一上升邊緣對準。該經降除頻時脈之下一上升邊緣可出現於圖4(e)中所展示之讀取時脈之一循環「4」之前不久。此後，該經降除頻時脈之另一上升邊緣可出現於讀取時脈之一循環「8」之前的一半循環處。該經降除頻時脈之一第四 上升邊緣可出現於讀取時脈之一循環「12」之前。該經降除頻時脈之第五上升邊緣可與沿循循環0(亦標識為循環「0」)之一第15讀取時脈循環對準。

可在下文表1中展示圖4之寫入時脈與讀取時脈之間的相位關係。可以寫入時脈週期為單位給出最接近的寫入時脈之相位移位。

舉例而言，在讀取時脈1處，寫入時脈之最接近的上升邊緣在未來(在時間上較晚)0.2個寫入時脈週期處，而對於寫入時脈9，最接近的上升邊緣在過去(在時間上較早)0.2個寫入時脈週期處。此型樣每15個時脈週期地進行重複。

如表1中所展示，對於每一讀取時脈週期，寫入時脈之最接近的正邊緣移位達一寫入時脈之0.2(一讀取時脈之0.25)。此外，邊緣之間的相位關係每5個讀取時脈週期地進行重複。

可在下文表2中展示再次以寫入時脈週期為單位量測之讀取時脈與除以3時脈之間的相位關係。

如表2中所展示，除以3時脈與讀取時脈之間的對準可每15個讀取時脈週期地進行重複。特定而言，1個讀取時脈之一延遲可使相位差移位達0.8個寫入時脈週期，且4個讀取時脈週期之一延遲可使相位差移位達0.2個寫入時脈週期。因此，為對準讀取時脈與寫入時脈，可以一個讀取時脈週期之步長實施一粗略對準，且可以4個讀取時脈週期之步長實施一精細對準階段。

圖4圖解說明藉由一除以X所產生之一經降除頻時脈，其中X=3。在實施方案中，可選擇X之其他值，只要經降除頻時脈針對至少一個讀取時脈循環為高且亦針對至少一個時脈循環為低即可。

圖5圖解說明根據本發明之一實施例之對準時脈信號之一方法500。圖6係圖解說明圖5之方法500之操作之一例示性時脈圖。圖5中所展示之實施例可係針對讀取/寫入頻率比率5/4且使用一除以3時脈(例如，針對時脈除頻器302，N=3)由對準電路300執行之一對準操作。

在方塊502處，可執行一粗略對準。如上文所闡述，可在一PLL穩定時在該PLL處產生一觸發信號。在粗略對準階段期間，可以每一讀取時脈(例如，每一讀取時脈之正邊緣)在狀態機306處對除以3時脈取樣直至偵測到一下降邊緣(1→0)為止。亦即，可以1個讀取時脈週 期(或0.8個寫入時脈週期)之步長執行粗略對準，直至可偵測到一除以3時脈之一負邊緣為止。邏輯低之偵測可意指在最後一讀取時脈週期期間已出現一下降邊緣。

一旦粗略對準階段完成，讀取時脈邊緣即可係在除以3時脈之下降邊緣之後至多一個讀取時脈週期處。除以3時脈之上升邊緣可出現於下降邊緣之後兩個寫入時脈週期(其等於2*(5/4)個讀取時脈週期)處。因此，保證除以3時脈之下一正邊緣在未來至少10/4-1=1.5個讀取週期處。因此，在方塊504處，在一項實施例中，狀態機可在切換至精細對準階段之前等待1個讀取時脈週期。

在等待之後，在方塊506處，可執行一精細對準階段。在精細對準階段期間，狀態機306可每第4個讀取時脈測試除以3時脈。除以3時脈之時脈週期可等於15/4個讀取時脈週期。以4個讀取時脈週期步進可等效於以一個讀取時脈週期之四分之一外加一個除以3時脈週期(0.25個讀取時脈週期+一個除以3時脈週期)步進。因此，在每四個讀取時脈週期之後，除以3時脈之相位可移位達一個讀取時脈週期之四分之一，即0.2個寫入時脈週期。精細對準階段可繼續直至狀態機在測試除以3時脈之值時偵測到一值一為止。

由於在精細對準階段之每一測試之間該除以3時脈之相位移位達一個讀取時脈週期之四分之一，因此在偵測到值一時除以3時脈之正邊緣可已出現於一讀取時脈週期之四分之一內。

一旦狀態機306在精細對準階段期間偵測到一值一，狀態機306即可將一寫入重設通知信號發送至時脈除頻器302。此信號可經定時以在除以3時脈之下降邊緣上得以確證且可在除以3時脈之正邊緣上被觀察。藉由接近下降邊緣改變寫入重設通知信號且接近上升邊緣觀察該信號，可安全讀取該信號。截至發送寫入重設通知信號時，對準程序可完成，因此狀態機306知曉哪一讀取時脈邊緣可接近除以3時脈之 下降邊緣。

在確證寫入重設通知信號之後，可針對兩個時脈域產生重設信號。在一項實施例中，可藉由一寫入時脈除頻電路在除以3時脈之下一正邊緣(與寫入時脈同步)上確證寫入重設，且可藉由一狀態機在匹配的讀取時脈邊緣(與讀取時脈同步)上確證讀取重設。在一或多項實施例中，可在除以3時脈之下一下降邊緣上取消確證寫入重設通知信號。

在一項實施例中，可在五個讀取時脈週期以後產生讀取時脈之重設。此係相位關係重複之週期，因此自2個邊緣對準時起等待5個週期給出經對準相位關係。

可在兩個讀取時脈週期以後將寫入重設通知信號發送至時脈除頻器302。此可將寫入重設通知信號與除以3時脈之下降邊緣對準，此乃因在除以3時脈之上升邊緣之後的2個讀取時脈週期可與除以3時脈之下降邊緣大致對準。

如上文所闡述，寫入重設通知信號可在除以3時脈之負邊緣上轉變。當時脈除頻器302偵測到此信號時，其可在除以3時脈之下一正邊緣上產生一寫入重設。如圖3中所展示，可在發送出該寫入重設信號之前將其延遲(例如，延遲區塊310)。

圖7圖解說明根據本發明之一實施例之用以同步讀取時脈與寫入時脈之一方法700。該方法可應用於其中讀取時脈以寫入時脈之頻率之M/N倍快之一頻率操作之系統中。方法700可藉由在每一讀取時脈循環上讀取經除頻時脈直至經除頻時脈轉變為高而開始(方格710至方格720)。當時脈轉變為高時，方法700可等待一讀取時脈循環(方格730)且然後可讀取經除頻時脈(方格740)。方法700可判定經除頻時脈是否轉變為高(方格750)。若否，則該方法可等待預定數目個讀取時脈(方格760)且可返回至方格740以進行另一反覆。若是，則方法700 可重設寫入時脈(方格770)。讀取時脈與寫入時脈將對準。

如上文所展示，在方塊760中，方法700在於方塊750中搜尋時脈轉變時等待預定數目個讀取時脈。讀取時脈循環之數目可基於寫入時脈與讀取時脈之比率(M/N)及用以產生經降除頻時脈X之除頻因數X而在實施方案中變化。D個讀取時脈之一延遲可誘發由[(D*N)mod(M*X)]/N給出的讀取時脈與寫入時脈之間的一相位移位。在M=5、N=4且X=3之情況下，彼給出D=1：[(1 * 4)mod 15]/4=4/4=1

D=2：[(2 * 4)mod 15]/4=8/4=2

D=3：[(3 * 4)mod 15]/4=12/4=3

D=4：[(4 * 4)mod 15]/4=1/4=0.25

D=5：[(5 * 4)mod 15]/4=5/4=1.25

可選擇四個時脈循環之一延遲，此乃因其給出對相位移位之精細控制。在其他實施方案中，藉助M、N及X之其他值以及其他相位移位型樣，等待時長可不同。

此處所揭示之系統及方法易於實施且針對至一緩衝器之讀取時脈與寫入時脈之對準提供一精細解析度。

如上文所展示，可藉由管理至一輸出緩衝器之讀取時脈與寫入時脈之間的對準之一對準電路來控制一ADC晶片之信道之間的偏斜。可藉由利用讀取時脈與寫入時脈之間的合理頻率關係來達成子樣本解析度。當讀取時脈與寫入時脈具有5/4之一比率時，可達成0.2個寫入時脈循環之精細解析度。對準電路可選擇若干讀取時脈週期以在量測之間等待以給出針對操作之精細及粗略階段之最佳相位移位。在其他實施例中，可利用讀取時脈及寫入時脈之正邊緣及負邊緣以改良一解析度達兩倍。相位移位表(表1及表2)可經擴展以包含正邊緣取樣及負邊緣取樣。

本文中具體圖解說明及/或闡述本發明之數個實施例。然而，應瞭解，本發明之修改及變化涵蓋於上文教示內容中且在隨附申請專利範圍之權限內，而不背離本發明之精神及既定範疇。

100‧‧‧系統

102‧‧‧數位電路域/數位域

104.1‧‧‧緩衝器

104.2‧‧‧緩衝器

106.1‧‧‧串列化器

106.2‧‧‧串列化器

108.1‧‧‧對準電路區塊/對準電路/對準區塊

108.2‧‧‧對準電路區塊/對準電路/對準區塊

110‧‧‧類比電路域/類比域

Claims (18)

1. 一種對準一對時脈信號之方法，該對時脈信號之頻率相差一因數M/N，其中M及N係整數，該方法包括：將一第一時脈信號除以一預定因數以產生一經降除頻時脈，在第二時脈之每一循環上，判定是否已發生該經降除頻時脈之一轉變，當偵測到該經降除頻時脈之一轉變時，在該第二時脈之一預定轉變上讀取該經降除頻時脈，判定在該預定轉變上是否已發生該經降除頻時脈之另一轉變，及若否，則重複該讀取及判定直至偵測到該經降除頻時脈之一轉變為止，其中，當在該第一時脈之該預定轉變上偵測到該經降除頻時脈之一轉變時，判定該第一時脈信號與該第二時脈信號對準。
2. 如請求項1之方法，其中該第一時脈信號係至一緩衝器記憶體之一寫入信號，且該第二時脈信號係來自該緩衝器記憶體之一讀取信號。
3. 如請求項1之方法，其中根據提供至一積體電路之一共同時脈源，在該積體電路內導出該第一時脈及該第二時脈兩者。
4. 如請求項1之方法，進一步包括在與其中執行該方法之一第一例項之一積體電路分離之一積體電路中執行該方法之一第二例項，其中兩個積體電路之該第一時脈及該第二時脈皆自一共同時脈源導出。
5. 如請求項1之方法，其中該預定轉變係基於出現於該讀取時脈與該經降除頻時脈之間的若干相位移位型樣。
6. 如請求項1之方法，其中該經降除頻時脈針對至少一個讀取時脈循環為高，且針對至少一個讀取時脈循環為低。
7. 一種積體電路，其包括：一數位電路域，其具有用以產生數位資料之電路，一緩衝器電路，其具有針對該數位資料之一寫入輸入、一讀取輸出、定義對該緩衝器電路之寫入操作之時序之一寫入時脈輸入，及定義來自該緩衝器電路之讀取操作之時序之一讀取時脈輸入，一輸出電路，其具有耦合至該讀取輸出之一輸入，及一時脈系統，其產生對該緩衝器之一寫入時脈及一讀取時脈，該等時脈之頻率相差一因數M/N，其中M及N係整數，該時脈系統包含基於自該寫入時脈導出之一經降除頻時脈來偵測該寫入時脈與讀取時脈之邊緣之間之對準之一對準系統。
8. 如請求項7之積體電路，其中該對準電路在該寫入時脈與該讀取時脈邊緣對準時重設對該緩衝器之一寫入指標。
9. 如請求項7之積體電路，其中該對準電路在該寫入時脈與該讀取時脈邊緣對準時重設對該緩衝器之一讀取指標。
10. 如請求項7之積體電路，其中該數位電路域包括一類比轉數位轉換器。
11. 如請求項7之積體電路，其中該時脈系統包括具有耦合至一外部供應時脈之一輸入之一頻率除頻器，及具有耦合至該頻率除頻器之一輸出之一輸入之一訊框除頻器。
12. 如請求項11之積體電路，其中該時脈系統進一步包括具有耦合至該頻率除頻器之該輸出之一輸入之一PLL。
13. 如請求項7之積體電路，其中該輸出電路包括一串列化器。
14. 如請求項7之積體電路，其中該經降除頻時脈針對至少一個讀取 時脈循環為高，且針對至少一個讀取時脈循環為低。
15. 一種ADC系統，其包括：複數個ADC，用以回應於一ADC時脈而數位化各別輸入信號，一成框器電路，其具有耦合至該等ADC之輸出的輸入，一緩衝器記憶體，其具有一寫入埠，其耦合至該成框器電路之一輸出，一寫入時脈輸入，用於具有一頻率為M之一寫入時脈，一讀取埠，其耦合至輸出電路，及一讀取時脈輸入，用於具有一頻率為N之一讀取時脈；及一對準電路，其具有針對該寫入時脈及該讀取時脈的輸入，以偵測該寫入時脈及讀取時脈之邊緣之間的對準，且在該等邊緣對準時重設對該緩衝器的讀取及寫入指標。
16. 如請求項15之系統，其中該時脈系統包括具有耦合至該寫入時脈之一輸入之一時脈除頻器，及具有耦合至該頻率除頻器之一輸出之一輸入之一訊框除頻器。
17. 如請求項15之系統，其中該時脈系統包括：一時脈除頻器，其具有一除頻因數X，一對級聯式正反器，一第一正反器耦合至該時脈除頻器，一第一延遲單元，其耦合至一第二正反器，一狀態機，用以比較該第一延遲單元之一輸出與該讀取時脈，及一第二延遲單元，其具有耦合至該時脈除頻器之一輸出之一輸入。
18. 如請求項15之系統，進一步包含具有耦合至該讀取埠之一輸入之一串列化器。