CN104779935A - 一种时钟无毛刺动态切换电路 - Google Patents

Abstract

一种时钟无毛刺动态切换电路，包括n个时钟源信号、时钟源选择信号和n路时钟切换子电路，时钟切换子电路中，时钟源信号与第一级上升沿D触发器的C端、第二级下降沿D触发器的C端和输出与门的一个输入端均连接，时钟源选择信号与互锁与门的一个输入端连接，互锁与门的输出端与第一级上升沿D触发器的D端连接，第一级上升沿D触发器的Q端与第二级下降沿D触发器的D端连接，第二级下降沿D触发器的Q端与输出与门的另一个输入端连接；每一路时钟切换子电路的第二级下降沿D触发器的端均与其余n-1路时钟切换子电路的互锁与门的一个输入端连接。本发明有效避免受到毛刺的影响、提升稳定性。

Description

一种时钟无毛刺动态切换电路

技术领域

本发明涉及一种时钟切换电路，主要用于同一模块的时钟需要在两个及其以上不同时钟域动态切换的电路中，可用于对低功耗或高性能有较高要求的系统芯片(SoC)设计中。

背景技术

目前，随着移动互联网的发展和SoC(System on Chip)芯片设计技术的日益成熟，市场和消费者们对嵌入式系统类产品提出了更高的性能和功耗要求。尤其是在由电池供电的便携式智能设备上，SoC芯片低功耗和高性能之间的均衡显得更为重要。

SoC芯片中的功耗主要由动态功耗和静态功耗两部分组成，在大多数情况下动态功耗又占了较大的比重。动态功耗主要由信号高低电平翻转时产生的瞬时短路电流和驱动电容产生的负载电流等原因造成，因此一般来说系统时钟频率越高，单位时间内信号翻转的次数越多，动态功耗也就会越大。然而在大部分情况下，并非所有模块都需要工作在最高速的时钟频率下，同时单个模块也不是每个时刻都需要工作在最高速的时钟频率下。在不影响系统功能正确性的前提下，可以通过动态切换时钟频率的方法来减少SoC的功耗。

动态切换时钟时，一个容易导致系统功能出错的问题就是时钟产生毛刺。毛刺会导致数据丢失、寄存器进入亚稳态等，进而导致整个系统的逻辑出错。因此在动态切换时钟时，需要确保切换过程中没有毛刺产生。

一般的时钟切换电路，如图1所示，是在两个时钟信号源clka和clkb之间设计一个两路选择器mux。选择器mux按照切换信号switch的值来控制输出时钟clkout的切换，如图1中的电路当switch为“0”时，则输出时钟clkout切换到clka，当switch为“1”时，则输出时钟clkout切换到clkb。由于作为时钟信号源的clka和clkb信号往往是异步时钟，切换时容易产生如图2中所示的输出时钟毛刺；同时，这种时钟切换电路也容易受到切换信号switch毛刺的影响，如图2所示。发明内容

为了克服已有时钟动态切换方式的容易受到毛刺影响、稳定性较差的不足，本发明提供了一种有效避免受到毛刺的影响、提升稳定性的时钟无毛刺动态切换电路。

本发明解决其技术问题所采用的技术方案是：

一种时钟无毛刺动态切换电路，包括n个时钟源信号和时钟源选择信号，n为大于等于2的整数，所述时钟无毛刺动态切换电路包括n路时钟切换子电路，所述时钟切换子电路包括互锁与门、第一级上升沿D触发器、第二级下降沿D触发器和输出与门，所述互锁与门有n个输入端，所述输出与门有两个输入端，一个时钟源信号与所述第一级上升沿D触发器的C端、第二级下降沿D触发器的C端和输出与门的一个输入端均连接，所述时钟源选择信号与互锁与门的一个输入端连接，所述互锁与门的输出端与所述第一级上升沿D触发器的D端连接，所述第一级上升沿D触发器的Q端与第二级下降沿D触发器的D端连接，第二级下降沿D触发器的Q端与所述输出与门的另一个输入端连接；

每一路时钟切换子电路的第二级下降沿D触发器的端均与其余n-1路时钟切换子电路的互锁与门的一个输入端连接；

每一路时钟切换子电路的输出与门的输出端均与输出或门的一个输入端连接，所述输出或门的输出端为最终时钟输出信号端。

进一步，所述n＝2，所述互锁与门有2个输入端。当然，也可以根据不同场合，选择不同的数值。

本发明的技术构思为：首先先对时钟使能信号进行同步处理，消除可能出现的亚稳态问题，然后在切换后使能的时钟源信号为“0”时进行时钟切换，杜绝因周期不全产生的时钟毛刺。本发明还引入了不同时钟源使能信号之间的耦合互锁机制，消除不同时钟源信号在切换过程中可能产生的竞争，使同一时刻至多只有一个时钟源信号有效，确保稳定的时钟输出。

本发明中的第一级上升沿D触发器将使能信号同步到其对应的时钟域，以降低使能信号毛刺导致时钟误切换的可能性，并防止使能信号的亚稳态对系统功能和逻辑的正确性造成影响。如图4中的t₇时刻所示，switch信号的毛刺并没有在时钟输出信号clkout上产生毛刺。

本发明中的第二级下降沿D触发器将使能信号的变化控制在时钟信号为“0”时，以防止时钟为高电平时进行切换可能发生由时钟周期不全产生的毛刺。

本发明中的n输入互锁与门将不同时钟源的使能信号的相互耦合互锁，从而确保同一时刻至多仅有一个时钟源信号被使能。

本发明提供的时钟无毛刺动态切换电路在进行时钟切换过程中，输出时钟clkout信号将保持一段时间的低电平，如图4中t₃至t₅时刻所示。

本发明的有益效果主要表现在：有效避免受到毛刺的影响、提升稳定性。

附图说明

图1为一般的时钟切换电路。

图2为一般的时钟切换电路所产生的毛刺。

图3为本发明提供的时钟无毛刺动态切换电路。

图4为本发明提供的时钟无毛刺动态切换电路从慢时钟切换到快时钟时的波形图。

图5为本发明提供的时钟无毛刺动态切换电路从快时钟切换到慢时钟时的波形图。

具体实施方式

下面结合附图对本发明作进一步描述。

参照图3～图5，一种时钟无毛刺动态切换电路，包括n个时钟源信号和时钟源选择信号，n为大于等于2的整数，其特征在于：所述时钟无毛刺动态切换电路包括n路时钟切换子电路，所述时钟切换子电路包括互锁与门、第一级上升沿D触发器、第二级下降沿D触发器和输出与门，所述互锁与门有n个输入端，所述输出与门有两个输入端，一个时钟源信号与所述第一级上升沿D触发器的C端、第二级下降沿D触发器的C端和输出与门的一个输入端均连接，所述时钟源选择信号与互锁与门的一个输入端连接，所述互锁与门的输出端与所述第一级上升沿D触发器的D端连接，所述第一级上升沿D触发器的Q端与第二级下降沿D触发器的D端连接，第二级下降沿D触发器的Q端与所述输出与门的另一个输入端连接；

每一路时钟切换子电路的第二级下降沿D触发器的端均与其余n-1路时钟切换子电路的互锁与门的一个输入端连接；

每一路时钟切换子电路的输出与门的输出端均与输出或门的一个输入端连接，所述输出或门的输出端为最终时钟输出信号端。

进一步，所述n＝2，所述互锁与门有2个输入端。当然，也可以根据不同场合，选择不同的数值。

本实施例的时钟无毛刺动态切换电路，将时钟使能信号依时钟信号的上升沿和下降沿分别进行同步，使时钟切换发生时，输入时钟都不被使能，以确保输出时钟在动态切换过程中不产生毛刺，从而确保整个系统逻辑的正确性。本发明的电路，如图3所示，包括：

1).输入信号，包括两个时钟源信号clka和clkb以及时钟源选择信号switch，输出信号为选择后的时钟输出信号clk_out，在switch为高电平时，选择clka作为输出时钟，在switch为低电平时，选择clkb作为输出时钟。

2).上升沿触发器DA1，用于将时钟源clka的使能信号enable_a同步至当前时钟域，得到clka的同步使能信号enable_a_syn。

3).下降沿触发器DA2，通过将时钟源clka的同步使能信号用下降沿采样获得安全使能信号enable_a_safe，以确保时钟切换必须在时钟源信号clka为低电平时进行。

4).二输入与门ANDA1，enable_a_safe信号和时钟输入信号clka经过该级二输入与门即可得到时钟输出信号clka_out。

5).上升沿触发器DB1，用于将时钟源clkb的使能信号enable_b同步至当前时钟域，得到clkb的同步使能信号enable_b_syn。

6).下降沿触发器DB2，通过将时钟源clkb的同步使能信号用下降沿采样获得安全使能信号enable_b_safe，以确保时钟切换必须在时钟源信号clkb为低电平时进行。

7).二输入与门ANDB1，enable_b_safe信号和时钟输入信号clkb经过该级二输入与门即可得到时钟输出信号clkb_out。

8).二输入或门OR，最后clka_out和clkb_out经该级二输入或门得到最终时钟输出信号clk_out。

本发明提供的时钟无毛刺动态切换电路在进行时钟源信号切换时的波形图如图4所示。图4所示波形为慢时钟切换至快时钟时的波形，在t₁时刻switch信号由“1”变成“0”，开始时钟切换，在短暂延时后使能信号enable_a立即随之变化为“0”；在使能信号enable_a变化的下一个clka上升沿，即图4所示t₂时刻，同步使能信号enable_a_syn采样到使能信号enable_a的变化，也随之变化为“0”；在同步使能信号enable_a_syn变化的下一个clka下降沿，即图4所示t₃时刻，安全使能信号enable_a_safe采样到同步使能信号enable_a_syn的变化，也随之变化为“0”，在短暂延时后另一时钟源的使能信号enable_b立即随之变化为“1”；在使能信号enable_b变化的下一个clkb上升沿，即图4所示t₄时刻，同步使能信号enable_b_syn采样到使能信号enable_b的变化，也随之变化为“1”；在同步使能信号enable_b_syn变化的下一个clkb下降沿，即图4所示t₅时刻，安全使能信号enable_a_safe采样到同步使能信号enable_a_syn的变化，也随之变化为“1”；在下一个clkb上升沿时，即图4所示t₆时刻，时钟输出信号clkout输出clkb的波形，完成时钟切换；在时钟切换过程中，t₃时刻至t₅时刻两个时钟源都未被使能，时钟输出信号clkout持续输出低电平；在t₇时刻的switch信号毛刺导致时钟输出信号clkout输出一段低电平，但并没有在时钟输出信号clkout上产生毛刺。

图5为本发明提供的时钟无毛刺动态切换电路从快时钟切换到慢时钟时的波形图，原理与图4中所述类似。

本发明提供了一种时钟无毛刺动态切换电路，其具有较强的扩展性，对于有多个输入时钟源和输入时钟使能信号的情况，仅需增加或上述步骤7中的或门输入和步骤3、6中的与门输入即可实现多个输入时钟源之间的无毛刺动态切换，在控制多路时钟输入源之间切换时，应保证各个时钟对应的输入使能信号在同一时刻至多只有一个信号为高，例如在控制N路时钟输入源之间切换时，一般通过一组one hot编码信号enable[N-1:0]作为时钟使能输入信号。

本发明提供了一种时钟无毛刺动态切换电路，其不仅适用于输入时钟源为同步时钟的情况，还适用于输入时钟源为异步时钟的情况；即电路对于输入的时钟源在频率关系和相位关系上都没有特殊要求。

Claims (2)

1.一种时钟无毛刺动态切换电路，包括n个时钟源信号和时钟源选择信号，n为大于等于2的整数，其特征在于：所述时钟无毛刺动态切换电路包括n路时钟切换子电路，所述时钟切换子电路包括互锁与门、第一级上升沿D触发器、第二级下降沿D触发器和输出与门，所述互锁与门有n个输入端，所述输出与门有两个输入端，一个时钟源信号与所述第一级上升沿D触发器的C端、第二级下降沿D触发器的C端和输出与门的一个输入端均连接，所述时钟源选择信号与互锁与门的一个输入端连接，所述互锁与门的输出端与所述第一级上升沿D触发器的D端连接，所述第一级上升沿D触发器的Q端与第二级下降沿D触发器的D端连接，第二级下降沿D触发器的Q端与所述输出与门的另一个输入端连接；

每一路时钟切换子电路的第二级下降沿D触发器的^_Q^__端均与其余n-1路时钟切换子电路的互锁与门的一个输入端连接；

每一路时钟切换子电路的输出与门的输出端均与输出或门的一个输入端连接，所述输出或门的输出端为最终时钟输出信号端。

2.如权利要求1所述的时钟无毛刺动态切换电路，其特征在于：所述n＝2，所述互锁与门有2个输入端。