CN103795402A

CN103795402A - 同步分频电路

Info

Publication number: CN103795402A
Application number: CN201210424936.8A
Authority: CN
Inventors: 王永流; 张伸
Original assignee: Shanghai Huahong Integrated Circuit Co Ltd
Current assignee: Shanghai Huahong Integrated Circuit Co Ltd
Priority date: 2012-10-30
Filing date: 2012-10-30
Publication date: 2014-05-14
Anticipated expiration: 2032-10-30
Also published as: CN103795402B

Abstract

本发明公开了一种同步分频电路，包括：一n位分频移位寄存器，第n-1位寄存器输入端与一选择电路输出端连接，该选择电路的“0”输入端输入常数；第n-2位寄存器至第1位寄存器中，各相邻的两位寄存器之间均设有一选择器，各选择器的输出端均与前一位寄存器数据输入端连接，各选择器的“0”输入端均与后一位寄存器输出端连接；所有选择器和选择电路的“1”输入端均与第0位寄存器输出端连接，选择控制端分别与分频倍数寄存器连接；每位寄存器的置位端分别与置位配置寄存器连接，复位端分别与复位配置寄存器连接，时钟输入端输入源时钟；第0位寄存器输出分频后时钟。本发明能进行大于等于2的任意整数倍分频，并能在一定范围内调整其时钟波形。

Description

同步分频电路

技术领域

本发明涉及芯片设计中的时钟分频电路，特别是涉及一种同步分频电路。

背景技术

数字集成电路越来越广泛的被应用于现实生活当中，小到家用电器、智能卡系统，大到计算机图形处理，电子通信以及大型处理器等等，它都在其中占有重要的地位。随着时代的发展，人们对数字电路的性能要求越来越高，如面积，功耗，功能以及速度等等，特别是速度。

时钟是数字电路的重要组成部分，只要是时序电路，就离不开时钟。因此，时钟设计是现在越来越复杂的多功能数字电路的基础，它直接影响着数字电路的性能，尤其是速度。时钟频率越高，电路速度越快；因人们对电路速度要求越来越高，所以所使用的时钟频率越来越快。

在时钟电路中，分频电路是比较常见的一种电路，几乎大部分数字电路都需要把原始的高频时钟分频为低频时钟，以供其他不同部分的电路使用。当源时钟频率越来越快时，对时钟分频电路的要求就越来越高。一般来说，时钟分频电路的结构决定了被分频时钟的最高频率，所以一个结构好的分频电路，对于电路速度要求越来越高的芯片设计来说，至关重要。

图1是一种传统的同步分频器，假定源时钟为clk，异步复位信号为rst，该分频电路由一个时钟计数器Counter构成。若需要对clk进行2ⁿ分频，其中n为正整数，那么时钟计数器Counter的寄存器的位宽为n；其第m位寄存器的输出Counter[m]则为2^（m+1）分频时钟；对应的第0位、第1位以及最高位，分别为2分频、4分频、以及2ⁿ分频信号。

上述这种传统的同步分频器，虽然结构简单，很容易实现，但是也存在以下缺点：

1、只能进行2的指数倍数分频，即2分频、4分频、8分频等等，不能进行其他的倍数分频，如3分频、6分频、9分频等等。

2、所得到的分频时钟波形固定，为占空比为1:2的方波。

3、不考虑物理实现时时钟树延时的差异，假定同步分频器中寄存器的时钟端到数据输出端的延时为Dq，寄存器所需的建立时间为Dsetup，寄存器之间组合逻辑的最大延时为Dlogic，那么该同步分频器理论上能支持的最高频率为1/(Dq+Dsetup+Dlogic)，其中Dlogic受同步分频器的结构影响最大。从计数器的特点可以看出，随着分频倍数的增加，计数器的寄存器之间的组合逻辑会越来越复杂；相应的在物理实现之后，其组合逻辑的级数越来越多，那么Dlogic就会越来越大，该同步分频器能支持的源时钟最高频率就会越来越低，不能进行高速时钟的分频。

发明内容

本发明要解决的技术问题是提供一种同步分频电路，可以进行大于等于2的任意整数倍分频，并能在一定范围内调整其时钟波形。

为解决上述技术问题，本发明的同步分频电路，包括：

一n位分频移位寄存器、一分频倍数寄存器、一置位配置寄存器和一复位配置寄存器；

第n-1位寄存器的数据输入端与一选择电路的输出端连接，该选择电路的“1”输入端与第0位寄存器的输出端相连接，该选择电路的“0”输入端输入一常数，该选择电路的选择控制端与所述分频倍数寄存器的最高位相连接；

第n-2位寄存器至第1位寄存器中，各相邻的两位寄存器之间均设有一选择器；各选择器的输出端均与前一位寄存器的数据输入端相连接，各选择器的“0”输入端均与后一位寄存器的输出端相连接，各选择器的“1”输入端均与第0位寄存器的输出端相连接；各选择器的选择控制端分别与所述分频倍数寄存器的对应位相连接，由所述分频倍数寄存器对应位的值确定相应选择器和选择电路的输出；

每位寄存器的置位端分别与所述置位配置寄存器的对应位相连接；每位寄存器的复位端分别与所述复位配置寄存器的对应位相连接；

每位寄存器的时钟输入端分别输入源时钟，由源时钟驱动所述分频移位寄存器；

第0位寄存器的数据输入端与第1位寄存器的输出端相连接；第0位寄存器的输出为分频后的时钟输出信号；

其中，n为大于等于2的正整数，所述选择电路和选择器均为二选一的二路选择器。

本发明的同步分频电路是一种可变的高速分频电路，可以进行大于等于2的任意正整数分频，并在一定范围内可以配置分频倍数和分频后时钟的波形，包括占空比和时钟高脉冲个数。

另外，该同步分频电路从物理实现上来看，组合逻辑的级数少，能够支持的最高时钟频率高，可适用于较高频率时钟分频。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是传统的同步分频器原理图；

图2是所述同步分频电路原理图。

具体实施方式

分频电路现在已经被广泛的应用到芯片设计中。分频电路的设计直接影响了时钟速度和时钟树上的功耗，进而进一步影响了芯片的性能。本发明可以进行大于等于2的任意整数倍分频，并在一定范围内调整其时钟波形的占空比。本发明还可以根据需要，控制一个时钟周期内时钟高脉冲的个数。

参见图2所示，在下面的实施例中，所述同步分频电路，包括：一n位分频移位寄存器、一分频倍数寄存器、一置位配置寄存器和一复位配置寄存器。所述分频移位寄存器由多个D触发器和多个选择器组成，每个D触发器分别作为n位的分频移位寄存器中的一位寄存器，从右至左分别为第0位寄存器JC0、第1位寄存器JC1、第2位寄存器JC2……第n-2位寄存器JCn-2和第n-1位寄存器JCn-1。

第n-1位寄存器JCn-1的数据输入端D与一选择电路的输出端连接，该选择电路的“1”输入端与第0位寄存器JC0的输出端Q相连，该选择电路的“0”输入端输入常数0（也可以输入常数1，没有硬性要求，图2中的P表示常数，在本实施例中P=0），该选择电路的选择控制端与所述分频倍数寄存器的最高位第n-2位相连接。

第n-2位寄存器JCn-2至第1位寄存器JC1中，各相邻的两位寄存器之间均设有一选择器。各选择器的输出端均与前一位寄存器的数据输入端D相连接，各选择器的“0”输入端均与后一位寄存器的输出端Q相连接，各选择器的“1”输入端均与第0位寄存器JC0的输出端Q相连接。

各选择器的选择控制端分别与所述分频倍数寄存器的对应位相连接，由所述分频倍数寄存器对应位的值确定相应选择器和选择电路的输出。

每位寄存器的置位端SET分别与所述置位配置寄存器的对应位相连接。每位寄存器的复位端CLR分别与所述复位配置寄存器的对应位相连接。

每位寄存器的时钟输入端分别输入源时钟clk，由源时钟clk驱动（即分频移位寄存器由源时钟clk驱动）。

第0位寄存器JC0的数据输入端D与第1位寄存器JC1的输出端Q相连接，第0位寄存器JC0的输出为分频后的时钟输出信号dclk。

所述选择电路和选择器的结构相同，均为二选一的二路选择器。

所述置位配置寄存器和复位配置寄存器在分频配置一开始的时候决定分频移位寄存器的初始值。

所述同步分频电路工作时首先需要停止源时钟的翻转，并进行分频配置，根据时钟分频需求可以确定时钟分频倍数和分频后的波形。

分频倍数可以通过读写所述分频倍数寄存器来配置，如果是m分频的话，则分频倍数寄存器的第m-2位寄存器的值为1，其他位寄存器均为零。

分频后时钟的波形可以通过读写所述置位配置寄存器和复位配置寄存器来共同配置，从而决定分频移位寄存器的初始值，分频后时钟的占空比和时钟高脉冲的个数均可以通过这个初始值体现出来。

所述时钟高脉冲是指时钟从0->1->0的跳变，它包含了一个时钟上升沿和一个时钟下降沿，一个最简单的时钟波形至少含有一个时钟高脉冲。

分频配置完成后，撤销置位配置寄存器和复位配置寄存器，然后启动源时钟clk，分频移位寄存器开始工作，将第0位寄存器JC0到第m-1位寄存器的值依次右移，因第m-1位寄存器的数据输入端D的输入来自第0位寄存器JC0，故最终可以在第0位寄存器JC0的输出端Q得到一个周期为m倍源时钟周期的循环波形，即分频后的时钟输出信号dclk，且分频后的时钟输出信号dclk的波形由分频移位寄存器的第0位寄存器JC0到第m-1位寄存器的初始值决定。

m为大于等于2小于等于n的正整数。

由此可见，所述同步分频电路与传统的同步分频器相比具有以下优点：

1、可以进行任意大于2的整数倍分频，且分频倍数可控。

2、分频后时钟波形可控，包括占空比和时钟高脉冲个数。

3、分频移位寄存器之间的组合逻辑稳定，且只有一个二路选择器，寄存器之间组合逻辑的最大延时Dlogic非常小，故可以进行高频率时钟的分频。

所述同步分频电路可以通过如下方式实现：停止源时钟翻转，并根据时钟需求，确定分频移位寄存器的规模（位数）；随之确定复位配置寄存器、置位配置寄存器和分频倍数寄存器的规模（位数）；根据时钟波形要求，确定分频倍数寄存器、复位配置寄存器和置位配置寄存器的值；根据复位配置寄存器和置位配置寄存器的值，对分频移位寄存器进行初始化；撤销复位信号和置位信号，在源时钟和分频倍数寄存器的作用下，控制分频移位寄存器，并在分频移位寄存器的第0位寄存器的输出端得到被分频的时钟输出信号dclk。其具体步骤如下：

步骤一、停止源时钟翻转，同时根据时钟需求，确定分频移位寄存器的规模。时钟分频的最大范围决定了分频移位寄存器的位宽，如果设计需要的最大分频倍数为n，那么分频移位寄存器的位宽为n。

步骤二、根据分频移位寄存器的规模，确定复位配置寄存器、置位配置寄存器和分频倍数寄存器的规模。复位配置寄存器和置位配置寄存器是用来在一开始的时候对分频移位寄存器进行初始化的，故它们的位宽与分频移位寄存器的位宽一致；分频倍数寄存器是用来决定分频时钟的分频倍数，如果分频移位寄存器位宽为n，那么分频倍数寄存器的位宽为n-1；

步骤三、根据分频时钟的要求，确定分频倍数寄存器、复位配置寄存器和置位配置寄存器的值。

如图2所示，分频倍数寄存器决定了分频倍数。假定需要m分频，则分频移位寄存器的第m-1位寄存器的数据输入端D的输入应该来自第0位寄存器的输出端Q的输出，故对应的二路选择器应该选择1；第0位寄存器到第m-2位寄存器的数据输入端D的输入均应该来自前一位寄存器的输出端Q，故相对应的二路选择器应该选择0，其他位的数据输入D的输入数据来源两者均可，不用关注。举例说明，假定需要四分频时钟，则分频倍数寄存器的第0位寄存器到第3位寄存器的值应该是“1000”，其他位0或1均可。

复位配置寄存器和置位配置寄存器的值决定了分频移位寄存器的初始值，而初始值中1和0的个数和分布情况决定了分频后时钟的具体波形，包括占空比和时钟高脉冲个数。假定需要n分频，那么所述同步分频电路可以产生占空比为（i/n）的波形，其中i为初始值中1的个数，它为大于0小于n的任意整数；而初始值中1和0的分布情况，决定了一个周期内时钟高脉冲的个数。例如，假如初始值为“011000”，那么分频后的时钟占空比为1/3，时钟高脉冲个数为1个；初始值为“010100”，那么分频后的时钟占空比为1/3，时钟高脉冲个数为2个；而初始值为“011101”，则分频后的时钟占空比为2/3，时钟高脉冲个数为2个。

步骤四、根据复位配置寄存器和置位配置寄存器的值，对分频移位寄存器进行初始化。在初始化期间，复位配置寄存器和置位配置寄存器的值需保持稳定，分频移位寄存器的源时钟clk此时不翻转。

步骤五、撤销复位信号和置位信号，在源时钟clk和分频倍数寄存器的作用下，得到被分频后的时钟输出信号dclk。当分频移位寄存器初始值被正确配置好以后，在正式进入分频工作之前，需要撤离复位信号和置位信号，即此时要把复位配置寄存器和置位配置寄存器均配置成无效状态；然后进入分频阶段，此时源时钟clk开始翻转，被分频时钟从分频移位寄存器的第0位寄存器JC0的输出端Q得到。

以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims

1.一种同步分频电路，其特征在于，包括：

第n-2位寄存器至第1位寄存器中，各相邻的两位寄存器之间均设有一选择器；各选择器的输出端均与前一位寄存器的数据输入端相连接，各选择器的“0”输入端均与后一位寄存器的输出端相连接，各选择器的“1”输入端均与第0位寄存器的输出端相连接；各选择器的选择控制端分别与所述分频倍数寄存器的对应位相连接，由所述分频倍数寄存器对应位的值确定相应所述选择器和选择电路的输出；

2.如权利要求1所述的同步分频电路，其特征在于：所述分频移位寄存器包括多个D触发器，每个D触发器分别作为n位分频移位寄存器中的一位寄存器，从右至左分别为第0位寄存器、第1位寄存器、第2位寄存器……第n-2位寄存器和第n-1位寄存器。

3.如权利要求1所述的同步分频电路，其特征在于：所述复位配置寄存器和置位配置寄存器的位宽与分频移位寄存器的位宽相同，均为n位，所述分频倍数寄存器的位宽为n-1。

4.如权利要求1所述的同步分频电路，其特征在于：所述同步分频电路工作时首先需要停止源时钟的翻转，并进行分频配置，包括根据时钟分频需求确定时钟分频倍数和分频后的时钟波形。

5.如权利要求4所述的同步分频电路，其特征在于：所述分频倍数通过读写所述分频倍数寄存器来配置，若进行m分频，则分频倍数寄存器的第m-2位寄存器的值为1，其他位寄存器的值均为零，m为大于等于2小于等于n的正整数。

6.如权利要求4所述的同步分频电路，其特征在于：所述分频后时钟的波形通过读写所述置位配置寄存器和复位配置寄存器来共同配置，从而决定分频移位寄存器的初始值，而初始值中1和0的个数和分布情况决定了分频后时钟的具体波形，包括占空比和时钟高脉冲个数；所述时钟高脉冲是指时钟从0->1->0的跳变，它包含了一个时钟上升沿和一个时钟下降沿。

7.如权利要求6所述的同步分频电路，其特征在于：当所述分频移位寄存器的初始值配置完成后，在正式进入分频工作之前，将所述复位配置寄存器和置位配置寄存器均配置成无效状态；然后进入分频阶段，此时源时钟才开始翻转。

8.如权利要求1或5所述的同步分频电路，其特征在于：若进行m分频，则分频移位寄存器的第m-1位寄存器的数据输入端输入第0位寄存器的输出端输出的数据，对应的选择器选择1；第0位寄存器到第m-2位寄存器的数据输入均来自前一位寄存器的输出，对应的选择器选择0，其他位的输入数据选择1或0均可。