CN103248343B - 用于校正时钟占空比的边沿选择技术 - Google Patents
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Abstract
提供用于生成时钟信号和校正时钟信号中的占空比失真的电路和方法。一种用于生成时钟信号的电路包括复用器电路和边沿触发的触发器电路。复用器电路选择性地输出多个输入时钟信号之一。边沿触发的触发器检测从复用器电路选择性地输出的输入时钟信号的转变边沿，并响应于该检测对接收的数据信号的逻辑电平采样，并且生成在边沿触发的触发器的输出端口处的输出时钟信号的转变。复用器电路基于被输入到复用器电路的选择控制端口的、在边沿触发的触发器的输出端口处的输出时钟信号的逻辑电平，向边沿触发的触发器的时钟信号端口选择性地输出多个输入时钟信号之一。
Description
技术领域
本发明主要地涉及用于生成时钟信号的电路和方法，并且具体地涉及用于校正时钟信号中的占空比失真的边沿选择电路和方法。
背景技术
在一些模拟、数字和混合信号系统中，关键定时信息仅存在于足时信号、比如时钟信号的上升转变或者下降转变之一时。这些系统中的一些系统可能需要根据两个输入时钟信号合成输出时钟信号，从而输出时钟信号在两个输入时钟信号的每个有用转变处转变。边沿选择电路可以用于根据两个输入时钟信号合成输出时钟。
例如图1是如下定时图，该定时图总体示出了边沿选择电路的示例操作模式。在图1中，波形(a)示出了第一时钟信号CLK1，波形(b)示出了第二时钟信号CLK2，并且波形(c)示出了根据两个输入时钟信号生成的输出时钟信号CLKOUT。具体而言，在图1中假设两个输入时钟信号CLK1和CLK2具有上升转变，这些上升转变包含给定系统感兴趣的定时信息。根据CLK1和CLK2推导输出时钟信号CLKOUT，从而CLKOUT的上升和下降沿如虚线箭头所示分别对应于CLK1和CLK2的上升沿。
在许多电路中，如果时钟占空比偏离50％，则总系统性能可能下降。例如在并入半速率架构的高速I/O接收器中，重要的是时钟具有50％占空比以便按照均匀时间间隔对偶数和奇数数据比特采样。否则，将不可能发现对于偶数和奇数数据比特二者理想的采样时钟位置并且将侵蚀用于检测无错数据的定时裕度。遗憾的是，一些电路(比如CMOS相位插值器)可能在实现它们的功能之时生成具有占空比失真的输出时钟波形。
为了利用这样的电路的功能而无对系统性能的负面影响，希望具有一种能够校正这样的占空比失真的技术。如果互补时钟由相同电路(例如相位插值器)处理，则它们的输出可能具有失真(非50％)占空比。但是在电路(并且因此占空比)匹配的程度上，从一个输出的上升沿到另一输出的上升沿的时间间距可以确切地是半个时钟周期。在这一情况下，一种用于合成具有50％占空比的时钟的有吸引力的选项是在构造最终输出波形时仅选择失真信号的上升沿。边沿选择技术可以尤其有益于校正时钟信号中的占空比失真。
发明内容
本发明的示例性实施例主要地包括用于生成时钟信号的电路和方法，并且具体地包括用于校正时钟信号中的占空比失真的边沿选择电路和方法。
在本发明的一个示例性实施例中，一种用于生成时钟信号的电路包括复用器电路和边沿触发的触发器电路。边沿触发的触发器电路包括时钟信号端口、数据信号端口和输出端口。时钟信号端口连接到复用器电路的输出，数据信号端口接收数据信号，并且边沿触发的触发器的输出端口连接到复用器电路的选择控制端口。复用器电路选择性地输出多个输入时钟信号之一。边沿触发的触发器检测从复用器电路选择性地输出的输入时钟信号的转变边沿，并且响应于该检测对接收的数据信号的逻辑电平采样，并且生成在输出端口处的输出时钟信号的转变。复用器电路基于向复用器电路的选择控制端口输入的、在边沿触发的触发器的输出端口处的输出时钟信号的逻辑电平，向边沿触发的触发器的时钟信号端口选择性地输出多个输入时钟信号之一。
在本发明的另一示例性实施例中，提供一种用于生成时钟信号的方法。该方法包括：基于输出时钟信号的逻辑电平在多个输入时钟信号之一之间选择；检测多个输入时钟信号中的所选输入时钟信号的转变边沿；响应于该检测对数据信号的逻辑电平采样；基于数据信号的经采样的逻辑电平来改变输出时钟的逻辑电平；并且响应于输出时钟的逻辑电平的改变来选择多个输入时钟信号中的另一输入时钟信号。在本发明一个示例性实施例中，其中多个输入时钟信号包括第一输入时钟信号和第二输入时钟信号，重复包含选择、检测、采样、改变和选择步骤的序列，其中当输出时钟信号向第一逻辑电平转变时选择第一输入时钟信号，并且其中当输出时钟信号向第二逻辑电平转变时选择第二输入时钟信号。
本发明的这些和其它示例性实施例、方面以及特征将从将结合附图阅读的对本发明示例性实施例的下文具体描述中变得清楚。
附图说明
图1是示出了边沿选择电路的操作模式的定时图。
图2A是用于使用边沿选择电路来校正占空比失真的电路的功能框图。
图2B是示出了图2A的电路的操作模式的定时图。
图3是配置为边沿选择电路的S-R锁存器的示意图。
图4A是边沿选择电路的示意图，该边沿选择电路包括跟随有触发器的组合逻辑。
图4B是示出了图4A的电路的操作模式的定时图。
图5是包括两个时钟除法器和XOR(异或)门的边沿选择电路的示意图。
图6是根据本发明一个示例性实施例的边沿选择电路的示意图。
图7A是根据本发明另一示例性实施例的边沿选择电路的示意图。
图7B是示出了作为占空比校正电路来操作的图7A的电路的操作模式的定时图。
图8是根据本发明另一示例性实施例的边沿选择电路的示意图，该边沿选择电路运用反相器确定输出时钟相位。
图9是根据本发明另一示例性实施例的边沿选择电路的示意图，该边沿选择电路运用异步可重置触发器。
具体实施方式
现在将关于用于生成时钟信号的电路和方法来讨论示例性实施例，并且具体关于用于校正时钟信号中的占空比失真的边沿选择电路和方法来进行讨论。
图2A是用于使用边沿选择电路来校正占空比失真的电路的功能框图。图2B是示出了图2A的电路的操作模式的定时图。图2A示出了两个相同的电路22和24，它们分别作用于互补输入时钟CLKin_p和CLKin_n以产生输出时钟CLK1和CLK2。边沿选择电路26接收时钟信号CLK1和CLK2作为输入，并且输出根据两个输入时钟CLK1和CLK2而合成的时钟信号CLKOUT。更具体而言，如图2B的定时图中所示，时钟信号CLK1和CLK2不具有50％占空比，但是它们的上升沿确切地隔开半个时钟周期(T/2)。边沿选择电路26根据输入时钟CLK1和CLK2的上升沿构造输出时钟CLKOUT(如虚线箭头所示)，从而使得CLKOUT信号具有50％占空比。
图3是用作边沿选择电路的设置-重置(S-R)锁存器30的示意图。图3中的S-R锁存器30可以用来实施图2A的边沿选择电路26。S-R锁存器30包括在交叉耦合配置中连接的第一NOR门32和第二NOR门34。第一NOR门32具有接收时钟信号CLK1的第一输入R(重置)和对第二NOR门34的输出CLKOUT_n进行接收的第二输入。第二NOR门具有接收时钟信号CLK2的第一输入S(设置)和对第一NOR门32的输出CLKOUT_p进行接收的第二输入。S-R锁存器电路30固有地不对称，因为CLKOUT_n和CLKOUT_p从不在相同时刻转变。尽管输出时钟的下降转变在输入时钟转变之后的一个选通延迟出现，但是上升转变出现于两个选通延迟之后。另外，为了电路30适当操作为占空比校正器，输入时钟占空比必须少于50％。当两个输入时钟同时为高时，CLKOUT_p和CLKOUT_n二者均被下拉，并且将不实现所希望的占空比修复。
图4A是边沿选择电路的示意图，该边沿选择电路包括跟随有触发器的组合逻辑。图4B是示出了图4A的电路的操作模式的定时图。如图4A中所示，边沿选择电路40包括输出时钟相位限定电路42、组合逻辑44(AND(与)门)和D触发器46(或者数据触发器)。组合逻辑通过对两个输入时钟信号CLK1和CLK2进行逻辑AND来生成时钟信号CFF。如图4B中所示，在两个时钟信号CLK1和CLK2为逻辑“高”时，从AND门44输出的信号CFF将为逻辑“高”。
信号CFF作为用于D触发器46的时钟信号来工作。D触发器46在信号CFF的周期的限定时刻(比如CFF的上升沿)捕获D输入(DIN)的值。捕获的值变成Q输出CLKOUT。在图4B中示出了这一点，其中在时钟信号CFF的每个上升沿时，CLKOUT信号向与DIN信号的逻辑电平相同的逻辑电平转变。向触发器46的数据输入(DIN)是输出时钟相位限定电路42为了保证CLKOUT信号具有相对于CLK1和CLK2的正确相位关系而生成的信号。然而边沿选择电路40进行关于输入时钟的某些假设。CLK1和CLK2需要具有大于50％的占空比。另外，随着CLK1和CLK2的占空比迫近50％，CFF脉冲变得更窄并且可能对于触发器46而言最终变成短(runt)脉冲从而造成电路故障。
图5是包括两个时钟除法器和XOR(异或)门的边沿选择电路的示意图。具体而言，边沿选择电路50包括第一时钟除法器电路51和第二时钟除法器电路52。第一时钟除法器电路51包括第一D触发器53和第一反相器54。第二时钟除法器电路52包括第二D触发器55和第二反相器56。XOR门57连接到第一和第二时钟除法器电路51和52的输出。第一时钟信号CLK1钟控第一D触发器53，并且第二时钟信号CLK2钟控第二D触发器55，其中第一和第二时钟除法器电路51和52操作以分别对输入时钟信号CLK1和CLK2分频并且分别产生输出时钟信号CDIV1和CDIV2。
在图5的实施例中，输出时钟信号CDIV1和CDIV2具有50％占空比并且相位确切地隔开90度(如果时钟信号CLK1和CLK2的上升沿隔开1/2个时钟周期)。通过对CDIV1和CDIV2信号进行XOR来生成所希望的输出时钟信号(CLKOUT)从而避免上文提到的关于短信号的缺点。然而必须恰当初始化时钟除法器51和52的状态以产生相对于输入时钟具有已知相位关系的输出时钟。
图6是根据本发明一个示例性实施例的边沿选择电路的示意图。一般而言，图6示出了包括输出时钟相位限定电路62、复用器电路(MUX)64和边沿触发的触发器66(例如，D触发器)的边沿选择电路60。在图6的示例性实施例中，MUX电路64是具有两个数据输入(“0”和“1”)的2:1MUX，这两个数据输入分别接收输入时钟信号CLK1和CLK2。从MUX64输出的信号CFF作为向边沿触发的触发器66的时钟输入来工作。边沿触发的触发器66采样的信号DIN由输出时钟相位限定电路62生成。DIN信号通常是频率与输入时钟CLK1和CLK2的频率相等的时钟信号。边沿触发的触发器66的输出连接到MUX64的“选择”控制输入。在一个示例性实施例中，边沿触发的触发器66是上升沿触发的触发器，从而通过选择时钟信号CLK1和CLK2的上升沿来合成输出时钟CLKOUT。
具体而言，在操作中，MUX64在两个失真时钟信号CLK1与CLK2之间选择，从而向上升沿触发的触发器66选择性地施加这些时钟的上升沿。当边沿触发的触发器66的输出是逻辑“0”时，从MUX64输出第一时钟信号CLK1作为CFF信号。当边沿触发的触发器66的输出是逻辑“1”时，从MUX64输出第二时钟信号CLK2作为CFF信号。就这一点而言，通过在时钟信号CLK1与CLK2之间选择性地切换来生成CFF信号，从而上升沿触发的触发器66检测两个时钟信号CLK1和CLK2的上升沿。
当来自一个时钟信号(CLK1或者CLK2)的上升沿到来时，边沿触发的触发器66对输入DIN采样。由于输入数据DIN已经改变极性(在自从时钟信号CLK1/CLK2的先前上升沿起的时间间隔内)，所以边沿触发的触发器66的输出CLKOUT改变状态。作为响应，MUX64选择性地输出另一时钟信号(CLK2或者CLK1)作为CFF信号，并且边沿触发的触发器66检测另一时钟信号(CLK2或者CLK1)的上升沿。这一过程连续地重复从而产生边沿(上升和下降)与输入时钟CLK1和CLK2的上升沿重合的输出时钟CLKOUT。如果输入时钟CLK1和CLK2的上升沿确切地隔开半个时钟周期，则输出时钟CLKOUT具有50％占空比。
有利地，图6的示例性边沿选择电路60避免必须生成具有极端占空比的如下中间时钟信号，这些中间时钟信号充当用于逻辑元件的“短脉冲”，这是一个妨碍某些边沿选择电路、比如图4A中所示的特定边沿选择电路的稳健性的问题。在图6的边沿选择电路的其它示例性实施例中，可以将边沿触发的触发器66实施为下降沿触发的触发器以选择输出时钟CLK1和CLK2的下降沿。
图7A是根据本发明另一示例性实施例的边沿选择电路的示意图。一般而言，图7A示出了边沿选择电路70，包括延迟电路72、复用器电路64(MUX)和边沿触发的触发器66(例如D触发器)。在图7A的示例性实施例中，MUX64和边沿触发的触发器66与图6的MUX64和边沿触发的触发器66相似地操作。在图7A中，分别基于向第一电路73和第二电路75输入的互补时钟信号CLKin_p和CLKin_n生成时钟信号CLK1和CLK2，并且时钟信号CLK1和CLK2从第一电路73和第二电路75输出。具体而言，在一个示例性实施例中，第一和第二电路73和75是分别作用于互补时钟信号CLKin_p和CLKin_n以产生如下时钟信号CLK1和CLK2的相同电路，这些时钟信号仅在它们的上升沿中包含有用信息。例如，相同的第一电路73和第二电路75可以是对它们的输出时钟CLK1和CLK2的上升沿而非下降沿精确定位的可变延迟元件。
以与上文参照图6讨论的方式相似的方式，从MUX64选择性地输出时钟信号CLK1和CLK2的上升沿作为CFF信号，该CFF信号钟控边沿触发的触发器66(经由时钟信号CLK1和CLK2的上升沿)以产生输出时钟信号CLKOUT。延迟电路72接收时钟信号CLKin_p作为输入并且生成边沿触发的触发器66在第一和第二时钟信号CLK1和CLK2的每个上升沿时采样的数据信号DIN。延迟电路72限定输出时钟相位，因为它在边沿触发的触发器66被CLK1和CLK2的上升沿触发时确定DIN的极性。延迟电路72被配置成保证DIN上的转变满足边沿触发的触发器66的设立和保持时间要求。
图7B是示出了作为占空比校正电路来操作的图7A的电路70的操作模式的时序图。图7A的电路70可以在第一电路73和第二电路75产生占空比并非50％的失真时钟信号CLK1和CLK2时并且要求输出时钟CLKOUT具有50％占空比的情况下作为占空比校正电路来操作。在图7B中，描绘了时钟信号CLK1和CLK2为具有大于50％的占空比，但是它们的上升沿确切地隔开1/2个时钟周期(T/2)。假设MUX64在CLKOUT为低时选择CLK1，CLK1的上升沿在MUX64的“数据到输出”传播延迟(由tMUX，DtoO表示)之后向CFF信号传播。CFF上的上升沿触发边沿触发的触发器66，该触发器对极性为高的DIN采样。
边沿触发的触发器66的输出CLKOUT在边沿触发的触发器66的“时钟到Q”传播延迟(由tFF，CtoQ表示)之后更新。这产生CLKOUT的上升沿并且使MUX64在MUX的“选择到输出”传播延迟(tMUX，StoO)之后选择另一时钟信号CLK2。这使CFF信号再次向逻辑“低”转变。当时钟信号CLK2的上升沿到来时，边沿触发的触发器66对它的输入采样，并且由于这一采样比先前采样晚半个周期出现，所以边沿触发的触发器66读取DIN的相反极性。一旦边沿触发的触发器66的输出再次向逻辑“低”转变，MUX64准备好读取时钟信号CLK1的上升沿，并且这一过程重复。
只要边沿触发的触发器66的“时钟到Q”延迟对于0|1转变和1|0转变而言相同，边沿触发的触发器66的输出将是频率与时钟信号CLK1和CLK2的频率相等的50％占空比方波。无论输入时钟CLK1和CLK2的占空比如何都确保CFF脉冲的宽度至少为tFF，CtoQ+tMUX，StoO。如果MUX的输入在SELECT(选择)控制信号改变极性时均为逻辑“高”，则CFF脉冲可以更宽。这使图7A的框架相对于过程变化是稳健的并且避免了可能源于CFF信号中的极端占空比的复杂问题。
图8是根据本发明另一示例性实施例的边沿选择电路的示意图。具体而言，图8描绘了边沿选择电路80，该边沿选择电路包括与图6的边沿选择电路60相似的MUX64和边沿触发的触发器66，但是其中图8的边沿选择电路80还包括用于生成DIN信号的反相器82，该反相器确定输出时钟信号CLKOUT的相位。在图8的示例性实施例中，边沿触发的反相器66和反相器82形成由CFF时钟信号钟控的时钟除法器电路。图8的电路80的操作与上文在图6和图7A中讨论的电路实施例相似。
具体而言，如果输出时钟信号CLKOUT为逻辑“低”，则向MUX64输入的SELECT信号为逻辑“低”，这使MUX64选择CLK1时钟路径。当在时钟信号CLK1上有上升沿时，边沿触发的触发器66对输入信号DIN采样，这使输出时钟信号CLKOUT向逻辑“高”转变，这然后使MUX64选择CLK2时钟路径。由于输出时钟信号CLKOUT上的上升沿由CLK1上的上升沿生成，所以在输入与时钟信号之间存在限定好的相位关系。当在CLK2存在上升沿时，输出时钟信号CLKOUT向逻辑“低”转变，并且MUX64选择CLK1时钟路径，而且整个过程重复。因此，输出时钟信号CLKOUT是在CLK1的上升沿上向逻辑“高”转变并且在CLK2的上升沿上向逻辑“低”转变的时钟信号。如果CLK1和CLK2的上升沿隔开1/2个时钟周期，则输出时钟信号CLKOUT将具有50％占空比。
图9是根据本发明另一示例性实施例的边沿选择电路的示意图。具体而言，图9描绘了边沿选择电路90，该边沿选择电路包括功能和架构与图8的边沿选择电路80相似的MUX64和反相器82，但是其中图9的边沿选择电路90还包括具有重置输入的异步可重置边沿触发的触发器96，该重置输入响应于重置控制信号INIT。异步可重置边沿触发的触发器96在一些系统中有用，在这些系统中可以去除激活、然后再次激活时钟(例如时钟-选通)，并且这些系统要求边沿选择电路处于已知状态，从而它生成良好限定的第一脉冲。只要INIT信号被断言(assert)(例如逻辑“高”)，输出时钟信号CLKOUT就保持静态。当INIT信号被解除断言(de-assert)(例如逻辑“低”)时，输出时钟信号CLKOUT开始按照上文描述的操作序列转换。
为了示例，已经使用输入时钟的上升沿转变来描述实施例的操作。然而本发明的原理同样适用于对输入时钟的下降沿转变做出响应的实施例。这可以通过在上文在图6、图7A、图8和图9中讨论的示例性实施例中运用下降沿触发的触发器来实现。
本发明的更多方面提供可以具有各种模拟和数字集成电路的集成电路芯片中利用的边沿选择电路。具体而言，可以制作集成电路管芯，这些管芯具有边沿选择电路和形成模拟和/或数字电路的其它半导体器件，比如场效应晶体管、双极晶体管、金属氧化物半导体晶体管、二极管、电阻器、电容器、电感器等。边沿选择电路可以形成于半导体衬底上或者半导体衬底内，管芯也包括该衬底。根据本发明的集成电路可以运用于应周、硬件和/或电子系统中。用于实施本发明的适当硬件和系统可以包括但不限于个人计算机、通信网络、电子商业系统、便携通信设备(例如蜂窝电话)、固态介质存储设备、功能电路等。包含这样的集成电路的系统和硬件被认为是本发明的一部分。在这里提供的本发明的教导给出时，本领域普通技术人员将能够设想本发明技术的其它实施方式和应用。
虽然这里已经参照附图描述本发明的示例性实施例，但是将理解不限于那些精确实施例并且本领域技术人员可以对它们进行各种其它改变和修改而未脱离所附权利要求的范围。
Claims (12)
1.一种用于生成时钟信号的电路，包括：
复用器电路，用以选择性地输出多个输入时钟信号之一；
边沿触发的触发器电路，包括时钟信号端口、数据信号端口和输出端口，其中所述时钟信号端口与所述复用器电路的输出相连接，其中所述数据信号端口接收数据信号，并且其中所述边沿触发的触发器的所述输出端口与所述复用器电路的选择控制端口相连接；以及
输出时钟相位限定电路，所述输出时钟相位限定电路生成向所述边沿触发的触发器的所述数据信号端口输入的所述数据信号，其中所述数据信号是如下时钟信号，该时钟信号具有的频率与所述输入时钟信号的频率相等，其中所述输出时钟相位限定电路包括延迟电路，
其中所述边沿触发的触发器检测从所述复用器电路选择性地输出的输入时钟信号的转变边沿，并响应于所述检测对接收的数据信号的逻辑电平进行采样，并且生成在所述输出端口处的输出时钟信号的转变，并且
其中所述复用器电路基于被输入到所述复用器电路的所述选择控制端口的、在所述边沿触发的触发器的所述输出端口处的所述输出时钟信号的逻辑电平，向所述边沿触发的触发器的所述时钟信号端口选择性地输出所述多个输入时钟信号之一。
2.根据权利要求1所述的电路，其中所述边沿触发的触发器电路检测从所述复用器电路选择性地输出的所述输入时钟信号的上升沿。
3.根据权利要求1所述的电路，其中所述边沿触发的触发器电路检测从所述复用器电路选择性地输出的所述输入时钟信号的下降沿。
4.根据权利要求1所述的电路，其中所述复用器电路是2:1复用器。
5.根据权利要求1所述的电路，其中所述边沿触发的触发器是异步可重置边沿触发的触发器。
6.根据权利要求1所述的电路，其中所述多个输入时钟信号是具有失真占空比的时钟信号，并且其中所述电路通过如下来校正所述输入时钟信号的所述占空比：使用所述复用器电路以选择所述输入时钟信号的在时间上实质相等间隔的转变边沿，以及使用所选择的转变边沿来触发所述边沿触发的触发器以生成在所述输出端口处的、实质上无占空比失真的输出时钟信号。
7.一种包括集成电路的半导体集成电路芯片，所述集成电路包括时钟生成电路，其中所述时钟生成电路包括：
复用器电路，用以选择性地输出多个输入时钟信号之一；
边沿触发的触发器电路，包括时钟信号端口、数据信号端口和输出端口，其中所述时钟信号端口与所述复用器电路的输出相连接，其中所述数据信号端口接收数据信号，并且其中所述边沿触发的触发器的所述输出端口与所述复用器电路的选择控制端口相连接；以及
输出时钟相位限定电路，所述输出时钟相位限定电路生成向所述边沿触发的触发器的所述数据信号端口输入的所述数据信号，其中所述数据信号是如下时钟信号，该时钟信号具有的频率与所述输入时钟信号的频率相等，其中所述输出时钟相位限定电路包括延迟电路，
其中所述边沿触发的触发器检测从所述复用器电路选择性地输出的输入时钟信号的转变边沿，并响应于所述检测对所述接收的数据信号的逻辑电平进行采样，并且生成在所述输出端口处的输出时钟信号的转变，并且
其中所述复用器电路基于被输入到所述复用器电路的所述选择控制端口的、在所述边沿触发的触发器的所述输出端口处的所述输出时钟信号的逻辑电平，向所述边沿触发的触发器的所述时钟信号端口选择性地输出所述多个输入时钟信号之一。
8.根据权利要求7所述的半导体集成电路芯片，其中所述边沿触发的触发器电路检测从所述复用器电路选择性地输出的所述输入时钟信号的上升沿。
9.根据权利要求7所述的半导体集成电路芯片，其中所述边沿触发的触发器电路检测从所述复用器电路选择性地输出的所述输入时钟信号的下降沿。
10.根据权利要求7所述的半导体集成电路芯片，其中所述复用器电路是2:1复用器。
11.根据权利要求7所述的半导体集成电路芯片，其中所述边沿触发的触发器是异步可重置边沿触发的触发器。
12.根据权利要求7所述的半导体集成电路芯片，其中所述多个输入时钟信号是具有失真占空比的时钟信号，并且其中所述电路通过如下来校正所述输入时钟信号的所述占空比：使用所述复用器电路以选择所述输入时钟信号的在时间上实质相等间隔的转变边沿，以及使用所选择的转变边沿来触发所述边沿触发的触发器以生成在所述输出端口处的实质上无占空比失真的输出时钟信号。
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