CN108964655A - 一种整数分频电路及高性能数据通路电路 - Google Patents

Abstract

本发明提供一种整数分频电路及高性能数据通路电路，所述整数分频电路用于对基准信号进行分频以产生分频信号，其包括依次串联的M个寄存器，所述M个寄存器依次为第一寄存器至第M寄存器，每个所述寄存器的时钟端均与所述基准信号相连，所述整数分频电路的整数分频比例为N，依次串联的第一寄存器至第N寄存器中，第一寄存器的输入端与第N寄存器的输出端相连，以使得第一寄存器至第N寄存器形成环路移位寄存电路，在初始化或者调整占空比时将所述环路移位寄存电路中的每个寄存器的输出端设置为预定初始值，以设置所述分频信号的占空比，其中，0＜N≤M，且M和N均为大于1的正整数。与现有技术相比，本发明不仅可以对基准信号进行整数分频，而且电路设计更简便。

Description

一种整数分频电路及高性能数据通路电路

【技术领域】

本发明涉及电子电路技术领域，特别涉及一种整数分频电路及高性能数据通路电路。

【背景技术】

专利号为201510345907.6，发明名称为“再生逻辑块以实现提高的吞吐量”的中国专利公开了使用再生的逻辑块来提高流水线的吞吐量的一种数据通路流水线。所述数据通路流水线需要按照时序的要求为多路数据通路产生多个使能/时钟信号，此时需要将一个基准时钟进行整数分频形成多个使能/时钟信号。

现有技术中，实现整数分频大多数采用计数器加组合逻辑，仅能进行2的N次幂分频的触发器分频，通过全定制电路设计用基本的逻辑门电路搭建。设计较为繁琐，且可以占空比的调节设计也较为复杂，需要使用片上资源较多或者需要经过专门设计仿真、调整，难以根据数据通路吞吐量的需要做动态调整。

因此，有必要提供一种新的技术方案来解决上述问题。

【发明内容】

本发明的目的之一在于提供一种整数分频电路，其不仅可以对基准信号进行整数分频，而且电路设计更简便。

本发明的目的之二在于提供一种数据通路电路，其具有电路设计简单的整数分频电路。

为了解决上述问题，根据本发明的一个方面，本发明提供一种整数分频电路，其用于对基准信号进行分频以产生分频信号，其包括依次串联的M个寄存器，所述M个寄存器依次为第一寄存器至第M寄存器，每个所述寄存器的时钟端均与所述基准信号相连，所述整数分频电路的整数分频比例为N，依次串联的第一寄存器至第N寄存器中，第一寄存器的输入端与第N寄存器的输出端相连，以使得第一寄存器至第N寄存器形成环路移位寄存电路，在初始化或者调整占空比时将所述环路移位寄存电路中的每个寄存器的输出端设置为预定初始值，以设置所述分频信号的占空比，其中，0＜N≤M，且M和N均为大于1的正整数。

进一步的，所述环路移位寄存电路中每个所述寄存器在所述基准信号的有效跳变沿采集其输入端的数据并将采集到的数据作为其输出端的输出信号，所述环路移位寄存电路中的每个寄存器的输出信号均可作为具有预定占空比的分频信号。

进一步的，所述整数分频电路，还包括分频比选择器，所述分频比选择器的多个输入端分别与除第一寄存器外的多个所述寄存器的输出端相连，所述分频比选择器的输出端与第一寄存器的输入端相连，所述分频比选择器的控制端接收分频比例配置信号，分频比选择器根据所述分频比例配置信号从其多个输入端中选择其中一个输入端与其输出端连接。基于需要的整数分频比例产生对应的分频比例配置信号，在需要的整数分频比例为N时，通过对应的分频比例配置信号使得所述分频比选择器选择其与第N寄存器的输出端相连的输入端与其输出端连通，此时，第一寄存器至第N寄存器形成所述环路移位寄存电路。

进一步的，所述的整数分频电路包括一个或多个时钟门控电路，每个时钟门控电路与一个所述寄存器对应，每个时钟门控电路连接于基准信号和对应的寄存器的时钟端之间，通过所述时钟门控电路切断所述基准信号和未处于环路移位寄存电路中的寄存器的时钟端的连接。

进一步的，每个时钟门控电路的输出端连接至对应的寄存器的时钟端，每个时钟门控电路的第一输入端连接基准信号，第二输入端连接时钟门控信号,将分频比例配置信号对应的分频比例与各个寄存器对应的预定值进行比较产生时钟门控信号，当分频比例配置信号对应的分频比例大于各个寄存器对应的预定值时产生导通时钟门控信号，使得该所述时钟门控电路导通所述基准信号和对应寄存器的时钟端的时钟信号通路，当分频比例配置信号对应的分频比例不满足所述大于各个寄存器对应的预定值的条件时产生关闭时钟门控信号，使得该所述时钟门控电路关断所述基准信号和对应寄存器的时钟端的时钟信号通路。

进一步的，在初始化或者调整占空比时将所述环路移位寄存电路中的n个相邻的所述寄存器的输出端的初始值设置为第一逻辑电平，将所述环路移位寄存电路中的其余所述寄存器的输出端的初始值设置为第二逻辑电平，使得所述环路移位寄存电路输出的分频信号的占空比为n/N或(N-n)/N，其中，0＜n＜N，且n为正整数。

进一步的，所述寄存器为D触发器，将所述环路移位寄存电路中的n个相邻的所述寄存器的置位端与复位信号相连，将所述环路移位寄存电路中的其余所述寄存器的清零端与所述复位信号相连。在初始化或者调整占空比时使所述复位信号有效，将所述n个相邻的寄存器的输出端的初始值设置为第一逻辑电平，所述其余寄存器的输出端的初始值设置为第二逻辑电平。

进一步的，所述整数分频电路包括与各个寄存器对应的多个配置逻辑电路，在初始化或者调整占空比时，通过所述配置逻辑电路将预定初始值配置到对应的寄存器的输入端，并将对应的寄存器的输入端的预定初始值更新至其输出端。

进一步的，所述配置逻辑电路为多路选择器，所述多路选择器的输出端与对应的所述寄存器的输入端相连，所述多路选择器的第一输入端与对应的预定初始值相连，所述多路选择器的第二输入端与对应的所述寄存器在所述环路移位寄存电路中的前一级所述寄存器的输出端相连，所述多路选择器的控制端与配置信号相连。在初始化或者调整占空比时，通过使所述配置信号有效将所述多路选择器其第一输入端与其输出端连通，将对应的所述寄存器的输入端的预定初始值更新至其输出端。在初始化或者调整占空比完成后，通过所述配置信号使得所述多路选择器选择其第二输入端与其输出端连通。

根据本发明的另一个方面，本发明提供一种数据通路电路，其包括：多个并行复用数据通路、多工器和使能信号/时钟信号产生模块，每个并行复用数据通路具有一个或多个时钟逻辑，所述使能信号/时钟信号产生模块对基准信号进行整数分频，从而为每个复用数据通路产生使能/时钟信号，借助这些使能/时钟信号，实现在连续的基准信号周期上轮流使能或作为时钟信号驱动各个复用数据通路中的一个复用数据通路，使用多工器在连续的多个基准信号周期上轮流从每个复用数据通路中选择输出，所述使能信号/时钟信号产生模块为整数分频电路。所述整数分频电路用于对基准信号进行分频以产生分频信号，其包括依次串联的M个寄存器，所述M个寄存器依次为第一寄存器至第M寄存器，每个所述寄存器的时钟端均与所述基准信号相连，所述整数分频电路的整数分频比例为N，依次串联的第一寄存器至第N寄存器中，第一寄存器的输入端与第N寄存器的输出端相连，以使得第一寄存器至第N寄存器形成环路移位寄存电路，在初始化或者调整占空比时将所述环路移位寄存电路中的每个寄存器的输出端设置为预定初始值，以设置所述分频信号的占空比，其中，0＜N≤M，且M和N均为大于1的正整数。所述环路移位寄存电路中的每个寄存器的输出信号均能作为所述时钟/使能信号。

进一步的，基于所述环路移位寄存电路中的寄存器的输出信号合成一组时钟信号作为多工器的多路选择时钟信号。

与现有技术相比，本发明中的整数分频电路利用多个寄存器依次相连形成环路移位寄存电路，其不仅可以对基准信号进行整数分频，而且电路设计更简便。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为本发明在第一个实施例中的整数分频电路的电路示意图；

图2为图1中的各信号的波形图；

图3为本发明在第二个实施例中的整数分频电路的电路示意图；

图4为本发明在第三个实施例中的整数分频电路的电路示意图；

图5为本发明在一个实施例中的高性能数据通路电路的示意图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。

需要说明的是，本发明中的基准信号具有固定频率，所述基准信号可以为时钟信号、或基于时钟信号产生的周期性信号。为便于阐述本发明的设计思路，以下实施例中均以基准时钟信号Clk_src作为基准信号为例。

请参考图1所示，其为本发明在第一个实施例中的整数分频电路的电路示意图，其用于对基准时钟Clk_src进行分频以产生分频信号，其整数分频比例固定。该整数分频电路可以应用到高性能数据通路电路中以提高吞吐量，也可以用到其他应用中。

图1所示的整数分频电路包括依次串联的6个D触发器(或寄存器)，这6个D触发器依次为第一D触发器d1、第二D触发器d2、第三D触发器d3、第四D触发器d4、第五D触发器d5和第六D触发器d6。其中，第一D触发器d1的输出端Q与第二D触发器d2的输入端D相连；第二D触发器d2的输出端Q与第三D触发器d3的输入端D相连；第三D触发器d3的输出端Q与第四D触发器d4的输入端D相连；第四D触发器d4的输出端Q与第五D触发器d5的输入端D相连；第五D触发器d5的输出端Q与第六D触发器d6的输入端D相连。每个所述D触发器(d1～d6)的时钟端均与所述基准时钟Clk_src相连。由于第六D触发器d6的输出端Q与第一D触发器d1的输入端D相连，因此，使得D触发器d1至d6形成环路移位寄存电路。

在图1所示的实施例中，复位信号Reset分别与第一D触发器d1的置位端SET、第二D触发器d2的清零端CLR、第三D触发器d3的清零端CLR、第四D触发器d4的清零端CLR、第五D触发器d5的清零端CLR和第六D触发器d6的置位端SET相连。通过复位信号Reset可以对图1中由D触发器d1至d6形成的环路移位寄存电路进行初始化。

请参考图2所示，其为图1中的各信号在一个实施例中的波形图。以下结合图2具体介绍图1所示的整数分频电路的工作原理。

图1可以实现异步复位(即异步初始化)，在初始化时使所述复位信号Reset有效(图2中复位信号Reset为高电平有效或上升沿有效)，该有效复位信号Reset将所述环路移位寄存电路中相邻的第一D触发器d1和第六D触发器d6的输出端的复位值(或称初始值)设置为第一逻辑电平(图2中初始值的第一逻辑电平为高电平1)，将所述环路移位寄存电路中其余D触发器(d2～d5)的输出端的复位值(或初始值)设置为第二逻辑电平(图2中初始值的第二逻辑电平为低电平0)。在初始化后，图1中的环路移位寄存电路中每个D触发器在所述基准时钟Clk_src的有效跳变沿(图2中有效跳变沿为上升沿)采集其输入端D的数据并将采集到的数据作为其输出端Q的输出信号，从而使得D触发器d1～d6的输出端依次产生输出信号sft[0]、sft[1]、sft[2]、sft[3]、sft[4]、sft[5]，且间隔周期正好为一个Clk_src周期。这6个输出信号(sft[0]、sft[1]、sft[2]、sft[3]、sft[4]、sft[5])均可作为具有预定占空比的分频信号。

由图1和图2可知，图1所示的整数分频电路为固定分频比例设计，其分频比例N＝6，依次相连形成环路移位寄存电路的D触发器的个数也为6，且分频信号的占空比n/N＝2:6。图1所示的整数分频电路没有调整占空比的功能，因为形成环路移位寄存电路的D触发器的个数以及其复位值是固定的。

在一个实施例中，可以将图1中的D触发器的个数改为2、3、4、5、7、8、9……，则对应的整数分频电路的分频比例为2、3、4、5、7、8、9……。也就是说，图1所示的整数分频电路的分频比例N与环路移位寄存电路中的D触发器个数相等。

在另一个实施例中，可以将图1中的第二D触发器d2的置位端SET修改为与复位信号Reset相连，即第六D触发器d6的置位端SET、第一D触发器d1的置位端SET和第二D触发器d2的置位端SET均与复位信号Reset相连，第三D触发器d3的清零端CLR、第四D触发器d4的清零端CLR和第五D触发器d5的清零端CLR与复位信号Reset相连，则在初始化时使所述复位信号Reset有效，将使得所述环路移位寄存电路中相邻的第六D触发器d6、第一D触发器d1和第二D触发器d2的输出端的初始值设置为第一逻辑电平(本实施例中第一逻辑电平为高电平1)，将所述环路移位寄存电路中其余D触发器(d3～d5)的输出端的初始值设置为第二逻辑电平(本实施例中第二逻辑电平为低电平0)，从而使得分频信号的占空比变为3:6。也就是说，如果图1所示的整数分频电路的分频比例为N，若希望分频信号的占空比为n/N，则在初始化或者调整占空比时需将所述环路移位寄存电路中的n个依次相邻的所述D触发器的输出端的初始值设置为第一逻辑电平，即高电平1，将所述环路移位寄存电路中的其余所述寄存器的输出端的初始值设置为第二逻辑电平，即低电平0。相反的，若希望分频信号的占空比为(N-n)/N，则在初始化或者调整占空比时需将所述环路移位寄存电路中的n个依次相邻的所述D触发器的输出端的初始值设置为第一逻辑电平，即低电平0，将所述环路移位寄存电路中的其余所述寄存器的输出端的初始值设置为第二逻辑电平，即高电平1。总之，本实施例揭示了分频信号的占空比与环路移位寄存电路中的D触发器的个数的相关性，本领域内的普通技术人员可以依据这种相关性，做出相应的调整，这些调整均应在本专利的保护范围之内。

在本文中将“n个相邻的D触发器的输出端的初始值设置为第一逻辑电平”，在n等于1时，表示将“1个所述D触发器的输出端的初始值设置为第一逻辑电平”。本文中的“相邻”为依次相连形成环路移位寄存电路的多个D触发器在移位顺序上的相邻，比如图1所示的6分频电路，其中，D触发器d1和d2为相邻，D触发器d6和d1也算作相邻。

请参考图3所示，其为本发明在第二个实施例中的整数分频电路的电路示意图。其用于对基准时钟Clk_src进行分频以产生分频信号，其分频比例可动态配置。

与图1相比，图3所示的整数分频电路也包括依次串联的6个D触发器(d1～d6)，其连接关系可参照前文对图1中的D触发器d1～d6的连接关系的表述。

图3与图1所示的整数分频电路的主要区别在于：图3所示的整数分频电路还包括分频比选择器310，所述分频比选择器310的多个输入端分别与除第一寄存器d1外的多个D触发器(例如，d2～d6)的输出端相连，所述分频比选择器310的输出端与第一寄存器d1的输入端相连，所述分频比选择器310的控制端接收分频比例配置信号DivCfg，所述分频比选择器310根据所述分频比例配置信号DivCfg从其多个输入端中选择其中一个输入端与其输出端连接；图3所示的整数分频电路中，第一D触发器d1的置位端SET与复位信号Reset相连，其余D触发器(d2～d6)的清零端CLR与复位信号Reset相连。

图3所示的整数分频电路的工作原理为：基于需要的整数分频比例N产生分频比例配置信号DivCfg，所述分频比选择器310根据所述分频比例配置信号DivCfg从多个输入端中选出与第ND触发器的输出端相连的输入端作为有效输入端与所述分频比选择器310的输出端相连，从而使得第一D触发器d1至第ND触发器dN依次相连形成环路移位寄存电路，进而实现对基准时钟Clk_src的N比例分频。由于图3所示的整数分频电路包括6个D触发器，因此，通过所述分频比选择器310可将其分频比例N动态配置为2、3、4、5或6，其中M＝6。

在其它实施例中，图3所示的整数分频电路中依次串联的D触发器的个数M可以为2、3、4、5、7、8、9……，对应的整数分频电路的分频比例N可动态配置为2、2～3、2～4、2～5、2～7、2-8、2～9……，其中，0＜N≤M，且M和N均为大于1的正整数。

请参考图4所示，其为本发明在第三个实施例中的整数分频电路的电路示意图，其用于对基准时钟Clk_src进行分频以产生分频信号，其可以动态配置分频比例N和/或分频信号的占空比n/N。

图4所示的整数分频电路包括依次串联的M个寄存器，在图4所示的实施例中，所述寄存器为D触发器，所述M个寄存器依次为第一寄存器d1、第二寄存器d2、第三寄存器d3、……、第(M-1)寄存器和第M寄存器dM，每个所述寄存器的时钟端均与基准时钟Clk_src相连，该整数分频电路的整数分频比例为N，依次串联的第一寄存器至第N寄存器中，第一寄存器d1的输入端与第N寄存器dN的输出端相连，以使得第一寄存器d1至第N寄存器dN依次相连形成环路移位寄存电路。在初始化或者调整占空比时将所述环路移位寄存电路中的每个寄存器的输出端设置为预定初始值val[n]，其中，0＜N≤M，且M和N均为大于1的正整数。所述环路移位寄存电路中每个所述寄存器在所述基准时钟Clk_src的有效跳变沿采集其输入端D的数据并将采集到的数据作为其输出端Q的输出信号，所述环路移位寄存电路中的每个寄存器的输出信号均能作为具有预定占空比的分频信号。

为了实现分频比例N的动态配置，图4所示的整数分频电路还包括分频比选择器410，所述分频比选择器410的多个输入端分别与除第一寄存器d1外的多个所述D触发器(例如，d2～dM)的输出端相连，所述分频比选择器410的输出端与第一寄存器d1的输入端相连，所述分频比选择器410的控制端接收分频比例配置信号DivCfg，所述分频比选择器410根据所述分频比例配置信号DivCfg从其多个输入端中选择其中一个输入端与其输出端连接。基于需要的整数分频比例产生对应的分频比例配置信号DivCfg，在需要的整数分频比例为N时，通过对应的分频比例配置信号DivCfg使得所述分频比选择器410选择其与第N寄存器的输出端相连的输入端与其输出端连通，此时，第一寄存器至第N寄存器形成所述环路移位寄存电路，剩余的M-N个寄存器未处于所述环路移位寄存电路中，环路移位寄存电路的长度可随着整数分频比例变化，从而实现分频比例N的动态配置。比如M＝10，需要的整数分频比为N＝9，那么分频比例配置信号DivCfg就会控制分频比选择器410将选通D触发器d9的输出端，使得D触发器d9的输出端与D触发器d1的输入端相连，D触发器d1至d9形成环路移位寄存电路。

当分频比较低无需使用部分移位寄存器时，可以关闭其时钟，进一步降低功耗。对应的图4中，整数分频电路还包括一个或多个时钟门控电路430，每个时钟门控电路430与一个所述寄存器对应，每个时钟门控电路430的输出端连接至对应的寄存器的时钟端，每个时钟门控电路430的第一输入端连接基准时钟Clk-src，第二输入端连接时钟门控信号。将分频比例配置信号DivCfg对应的的分频比例N与各个寄存器对应的预定值进行比较产生时钟门控信号。当分频比例配置信号DivCfg对应的分频比例N大于各个寄存器对应的预定值产生导通时钟门控信号(或有效时钟门控信号)，使得该所述时钟门控电路导通所述基准时钟Clk_src和对应寄存器的时钟端的时钟信号通路，当分频比例配置信号DivCfg对应的分频比例N不满足所述大于各个寄存器对应的预定值的条件(例如，所述小于或等于各个寄存器对应的预定值)时产生关闭时钟门控信号(或无效时钟门控信号)，使得该所述时钟门控电路关断所述基准时钟Clk_src和对应寄存器的时钟端的时钟信号通路，使对应D触发器以及连接触发器的时钟通路停止翻转，以达到降低功耗的目的。例如，当DivCfg＞2，即分频比例配置信号DivCfg对应的的分频比例N大于2时，D触发器d3对应的时钟门控电路430使得基准时钟Clk-src与D触发器d3的时钟端连通，当DivCfg＞M-1时，D触发器dM对应的时钟门控电路430使得基准时钟Clk-src与D触发器dM的时钟端连通。所述时钟门控电路430除了通过图4中的与逻辑与门实现以外，也可以用或等其他逻辑门实现。业界一般是采用ICG(intergerd clock gating集成时钟门控单元)单元实现。

如上例中，M＝10，需要的整数分频比为N＝9，分频比选择器410将选通D触发器d9的输出端，使得D触发器d1至d9形成环路移位寄存电路，此时DivCfg对应的分频比例为9，9>2,……,9>8，因此D触发器d3至d9对应的时钟门控电路430均会导通所述基准时钟信号和D触发器d3-d9的时钟端的时钟信号通路，而此时分频比例9不大于9，因此D触发器d10对应的时钟门控电路430会关断所述基准时钟信号和D触发器d10的时钟端的时钟信号通路。

假设需要的分频信号的占空比为n/N或(N-n)/N，其中，0＜n＜N，且n为正整数。在初始化或者调整占空比时将所述环路移位寄存电路中的n个相邻的所述寄存器的输出端的初始值设置为第一逻辑电平，将所述环路移位寄存电路中的其余所述寄存器的输出端的初始值设置为第二逻辑电平，使得所述环路移位寄存电路输出的分频信号的占空比为n/N或(N-n)/N，从而实现分频信号的占空比的动态调整。比如，由N个寄存器形成的环路移位寄存电路中，当相邻的n个所述寄存器的输出端的第一逻辑电平为高电平，其余所述寄存器的输出端的第二逻辑电平为低电平时，该环路移位寄存电路输出的分频信号的占空比为n/N；当相邻的n个所述寄存器的输出端的第一逻辑电平为低电平，其余所述寄存器的输出端的第二逻辑电平为高电平时，该环路移位寄存电路输出的分频信号的占空比为(N-n)/N。

为了实现分频信号的占空比的动态配置，图4所示的整数分频电路还包括配置逻辑电路420，其用于实现同步复位(即同步初始化或者调整占空比)。在初始化或者调整占空比时，通过所述配置逻辑电路420将预定初始值配置到对应的寄存器的输入端，并将对应的寄存器的输入端的预定初始值更新至其输出端。在图4所示的实施例中，所述配置逻辑电路420为多路选择器，所述多路选择器420的输出端与对应的所述寄存器的输入端相连，所述多路选择器420的第一输入端与对应的预定初始值Val[0:M-1]相连，所述多路选择器420的第二输入端与对应的所述寄存器在所述环路移位寄存电路中的前一级所述寄存器的输出端相连，其中，与第一D触发器d1的输入端连接的所述多路选择器420的第二输入端与分频比选择器410的输出端相连，所述多路选择器420的控制端与配置信号Load相连。

在初始化或者调整占空比时，通过使所述配置信号Load设置为第一电平(即有效电平)将所述多路选择器其第一输入端与其输出端连通，在一个clk_src时钟周期后，将对应的所述寄存器的输入端的所述预定初始值更新至其输出端，以作为其输出端的所述预定初始值。

在初始化或者调整占空比完成后，通过所述配置信号Load设置为第二电平使得所述多路选择器选择其第二输入端与其输出端连通。通过改动预定初始值Val[0]至Val[M-1]可以实现占空比的动态调整。

可见，本发明中的整数分频电路既可以实现固定分频比，也可以通过分频比例配置信号动态调整分频比，既可以实现固定占空比，也可以通过重新初始化的方式动态配置占空比。同时，部分移位寄存器上具有门控时钟电路，当分频比比较低无需使用部分移位寄存器时，可以关闭其时钟进一步降低功耗。本发明中的整数分频电路结构简单，节约片上资源，节省成本，降低功耗，可以根据需要调节需要分频信号的占空比和分频比。

图5为本发明在一个实施例中的高性能数据通路电路的示意图。

所述数据通路电路500包括多个并行复用(再生)数据通路510、多工器520和使能信号/时钟信号产生模块530，每个并行复用(再生)数据通路510具有一个或多个时钟逻辑540和再生逻辑550。

所述使能信号/时钟信号产生模块530对基准时钟信号进行整数分频，从而为每个并行复用(再生)数据通路510中的时钟逻辑540产生使能/时钟信号EN1-ENN，借助这些使能/时钟信号，实现在连续的基准时钟周期上轮流使能各个并行复用(再生)数据通路中的一个并行复用(再生)数据通路。基于多路选择时钟信号Muxsel，所述多工器520在连续的多个基准时钟周期上轮流从每个复用(再生)数据通路510中选择输出。

所述使能信号/时钟信号产生模块530可以采用上文中提到的整数分频电路，比如图1，图3和图5所示的整数分频电路。整数分频电路的环路移位寄存电路中的每个寄存器的输出信号(或分频信号)均能作为所述时钟/使能信号，基于所述环路移位寄存电路中的寄存器的输出信号合成一组时钟信号作为多工器的多路选择时钟信号Muxsel。例如，图1所示的整数分频电路中，6个输出信号(或分频信号)(sft[0]、sft[1]、sft[2]、sft[3]、sft[4]、sft[5])可以分别作为图5所示的复用数据通路的6个时钟信号或使能信号。

在此实施例中，利用移位寄存器设计实现所述数据通路电路500中的使能信号/时钟信号产生模块530，并且可以实现动态可调整的分频比和占空比，结构和设计简单，实现节约片上资源，节省功耗。

在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (11)

1.一种整数分频电路，其用于对基准信号进行分频以产生分频信号，其特征在于，其包括依次串联的M个寄存器，所述M个寄存器依次为第一寄存器至第M寄存器，

每个所述寄存器的时钟端均与所述基准信号相连，

所述整数分频电路的整数分频比例为N，依次串联的第一寄存器至第N寄存器中，第一寄存器的输入端与第N寄存器的输出端相连，以使得第一寄存器至第N寄存器形成环路移位寄存电路，

在初始化或者调整占空比时将所述环路移位寄存电路中的每个寄存器的输出端设置为预定初始值，以设置所述分频信号的占空比，

其中，0＜N≤M，且M和N均为大于1的正整数。

2.根据权利要求1所述的整数分频电路，其特征在于，所述环路移位寄存电路中每个所述寄存器在所述基准信号的有效跳变沿采集其输入端的数据并将采集到的数据作为其输出端的输出信号，所述环路移位寄存电路中的每个寄存器的输出信号均可作为具有预定占空比的分频信号。

3.根据权利要求1所述的整数分频电路，其特征在于，其还包括分频比选择器，所述分频比选择器的多个输入端分别与除第一寄存器外的多个所述寄存器的输出端相连，所述分频比选择器的输出端与第一寄存器的输入端相连，所述分频比选择器的控制端接收分频比例配置信号，分频比选择器根据所述分频比例配置信号从其多个输入端中选择其中一个输入端与其输出端连接，

基于需要的整数分频比例产生对应的分频比例配置信号，在需要的整数分频比例为N时，通过对应的分频比例配置信号使得所述分频比选择器选择其与第N寄存器的输出端相连的输入端与其输出端连通，此时，第一寄存器至第N寄存器形成所述环路移位寄存电路。

4.根据权利要求3所述的整数分频电路，其特征在于，其包括一个或多个时钟门控电路，每个时钟门控电路与一个所述寄存器对应，每个时钟门控电路连接于基准信号和对应的寄存器的时钟端之间，

通过所述时钟门控电路切断所述基准信号和未处于环路移位寄存电路中的寄存器的时钟端的连接。

5.根据权利要求4所述的整数分频电路，其特征在于，

每个时钟门控电路的输出端连接至对应的寄存器的时钟端，每个时钟门控电路的第一输入端连接基准信号，第二输入端连接时钟门控信号,

将分频比例配置信号对应的分频比例与各个寄存器对应的预定值进行比较产生时钟门控信号，当分频比例配置信号对应的分频比例大于各个寄存器对应的预定值时产生导通时钟门控信号，使得该所述时钟门控电路导通所述基准信号和对应寄存器的时钟端的时钟信号通路，当分频比例配置信号对应的分频比例不满足所述大于各个寄存器对应的预定值的条件时产生关闭时钟门控信号，使得该所述时钟门控电路关断所述基准信号和对应寄存器的时钟端的时钟信号通路。

6.根据权利要求1所述的整数分频电路，其特征在于，

在初始化或者调整占空比时将所述环路移位寄存电路中的n个相邻的所述寄存器的输出端的初始值设置为第一逻辑电平，将所述环路移位寄存电路中的其余所述寄存器的输出端的初始值设置为第二逻辑电平，使得所述环路移位寄存电路输出的分频信号的占空比为n/N或(N-n)/N，

其中，0＜n＜N，且n为正整数。

7.根据权利要求6所述的整数分频电路，其特征在于，

所述寄存器为D触发器，将所述环路移位寄存电路中的n个相邻的所述寄存器的置位端与复位信号相连，将所述环路移位寄存电路中的其余所述寄存器的清零端与所述复位信号相连，

在初始化或者调整占空比时使所述复位信号有效，将所述n个相邻的寄存器的输出端的初始值设置为第一逻辑电平，所述其余寄存器的输出端的初始值设置为第二逻辑电平。

8.根据权利要求6所述的整数分频电路，其特征在于，

所述整数分频电路包括与各个寄存器对应的多个配置逻辑电路，在初始化或者调整占空比时，通过所述配置逻辑电路将预定初始值配置到对应的寄存器的输入端，并将对应的寄存器的输入端的预定初始值更新至其输出端。

9.根据权利要求8所述的整数分频电路，其特征在于，

所述配置逻辑电路为多路选择器，所述多路选择器的输出端与对应的所述寄存器的输入端相连，所述多路选择器的第一输入端与对应的预定初始值相连，所述多路选择器的第二输入端与对应的所述寄存器在所述环路移位寄存电路中的前一级所述寄存器的输出端相连，所述多路选择器的控制端与配置信号相连，

在初始化或者调整占空比时，通过使所述配置信号有效将所述多路选择器其第一输入端与其输出端连通，将对应的所述寄存器的输入端的预定初始值更新至其输出端，

在初始化或者调整占空比完成后，通过所述配置信号使得所述多路选择器选择其第二输入端与其输出端连通。

10.一种数据通路电路，其特征在于，其包括：

多个并行复用数据通路、多工器和使能信号/时钟信号产生模块，每个并行复用数据通路具有一个或多个时钟逻辑，

所述使能信号/时钟信号产生模块对基准信号进行整数分频，从而为每个复用数据通路产生使能/时钟信号，借助这些使能/时钟信号，实现在连续的基准信号周期上轮流使能或作为时钟信号驱动各个复用数据通路中的一个复用数据通路，

使用多工器在连续的多个基准信号周期上轮流从每个复用数据通路中选择输出，

所述使能信号/时钟信号产生模块为权利要求1-9任一所述的整数分频电路，所述环路移位寄存电路中的每个寄存器的输出信号均能作为所述时钟/使能信号。

11.根据权利要求10所述的数据通路电路，其特征在于，

基于所述环路移位寄存电路中的寄存器的输出信号合成一组时钟信号作为多工器的多路选择时钟信号。