CN101378258A - 一种模块化分频单元及分频器 - Google Patents

Abstract

本发明公开了一种模块化分频单元及可编程分频器。模块化分频单元包括3个级联的具有置位/复位端的D触发器、多路开关、接收分频比控制输入的逻辑门，以及输出模式状态信号的逻辑门。分频器具有：待分频信号输入端，用于接收待分频周期性信号；分频输出端，用于输出经过分频的信号；N个分频比控制端，用于选择所述分频器的分频比。本发明的分频单元具有模块化特点，便于级联成分频器。当需要扩展分频器的分频比范围时，只需在原分频器后级联所需数量的分频单元而不用重新设计其他控制电路。

Description

一种模块化分频单元及分频器

技术领域

本发明涉及一种模块化的分频单元，并涉及由这种分频单元构成的分频器。

背景技术

基于金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)技术的集成电路目前得到了广泛的应用。例如，在个人计算机、消费电子产品、通讯设备中都使用了大量的集成电路。复杂的电路系统中经常包括多个频率的时钟，以便允许其各个组成部分正确地工作。例如，因为CPU和RAM一般工作于不同的时钟频率，所以在计算机系统中可能需要将同一来源的时钟信号进行适当分频后提供给CPU和RAM以保持其同步工作。为了实现这个功能，在集成电路中经常需要使用分频器。

图1示出了一种常规分频器100的框图，其中，CLK是输入信号，DFF触发器构成了4/5分频单元，而TFF触发器则对信号进行32分频，通过控制Mode端，该电路可以实现127/128分频。

这种结构的分频器的缺点是不具有模块化的属性。一旦设计完成，电路的分频比可调节范围相对固定。当在新的电路设计中对分频比有不同的要求时，可能需要对分频器部分进行从前端到后端的修改。当电路需要工作于较高的频率下时，后端设计可能需要较长的周期。在另一方面，在某些ASIC和SoC应用中，需要能在较大的范围内对分频器的分频比进行调整，例如从1调整到32，或者从127调整到256。因此，在技术上存在着对多模分频器的需求。

美国专利U.S.6，061,418中提出了另一种分频器的结构，其实现分频功能部分的电路如图2中电路200所示。如果所需的分频比是N(N是大于1的整数)，则需要N级带有置位/复位端的D触发器级联，为了可编程地选择电路200的实际输出信号的分频比，相应地需要两个N选1的多路选择器(MUX)。这种结构的分频器的分频比可调节范围较大。但是，这种电路中，所有的触发器都被同一时钟信号驱动，因此都需要工作在较高的频率下，导致电路的功耗增大。反过来，这也要求输出时钟信号的上级电路具有足够的驱动能力来推动这么的扇出。例如，在实际应用中，作为输入的CLK信号在从分频器中包含的第一级D触发器向最后一级D触发器传播的过程中，可能需要经过缓冲器以保证信号的传输质量。而且，当N值取得较大时，例如当N为32时，由于可能需要在多路选择器中插入缓冲电路，导致多路选择器的组合逻辑延迟明显增加，这可能会限制整个分频电路的最高工作频率。此外，这种电路结构也不具有模块化的特性，不利于扩展。

发明内容

为了解决现有技术分频器不具有模块化的属性，不利于扩展，不能适用于较大范围对分频器的分频比进行调整的缺点，本发明的目的是提供一种分频比为2或者3的模块化分频单元(2/3分频单元)，以及采用这种模块化分频单元的多模分频器，适合高速应用，为此，本发明提供了一种模块化分频单元及分频器。

为了实现所述的目的，本发明的第一方面，提供一种模块化分频单元，其技术方案包括：第一D触发器、第二D触发器、第三D触发器、第一逻辑门、第二逻辑门，以及多路开关，其中：

第一D触发器的正相输出连接到第二D触发器的数据输入端；

第二D触发器的正相输出连接到第三D触发器的数据输入端和多路开关的第0输入端；多路开关的第0输入端作为所述模块化分频单元的分频信号输出Fo；

第三D触发器的正相输出连接到所述多路开关的第1输入端和第一逻辑门的第一输入端；

所述多路开关的输出连接到第一D触发器的数据输入端；

第二逻辑门具有一分频比选择输入端和具有的一分频状态控制端，用于接收外部分频比选择输入信号Sel和分频状态控制输入信号Mi；第二逻辑门的输出端控制多路开关的控制端S；

第一逻辑门具有一分频状态控制端，用于接收分频状态控制输入信号Mi；

第一逻辑门具有一输出端，用于输出模式状态信号Mo；

第一D触发器、第二D触发器和第三D触发器的时钟输入端分别与具有一待分频的输入信号端连接，用于接收一待分频的输入信号Fi；

第一D触发器的置位端和第二D触发器与第三D触发器具有一上电复位端，用于接收上电复位信号POR！。

根据本发明的实施例，所述模块化分频单元的上电复位信号低电平有效。

根据本发明的实施例，所述模块化分频单元，还包括一内部复位电路，所述内部复位电路的各个输入端分别与所述第一D触发器、第二D触发器和第三D触发器的正相输出端连接，并且使用所述内部复位电路的输出端为上电复位信号POR！。

根据本发明的实施例，所述模块化分频单元的内部复位电路包含：一三输入逻辑门、一三输入NOR门和一二输入OR门，所述内部复位电路的输入端分别与所述三输入逻辑门和NOR门的各输入端连接，所述二输入OR门的输入端与三输入逻辑门和三输入NOR门的输出端连接，并且二输入OR门输出端作为所述内部复位电路输出的上电复位信号。

为了实现所述的目的，本发明的第二方面，提供一种模块化分频单元，其技术方案包括：具有置位端的第一D触发器和第二D触发器、第一逻辑门、第二逻辑门、多路开关以及内部置位电路，其中：

第一D触发器的反相输出端连接到第二D触发器的数据输入端和所述多路开关的第0输入端作为所述分频单元的分频信号输出；

第二D触发器的正相输出端连接到第一逻辑门的一个输入和所述多路开关的第1输入端；

所述多路开关的输出连接到第一D触发器的数据输入端；第二逻辑门的两个输入分别接收所述分频单元的分频比选择输入信号和分频状态控制输入信号，第二逻辑门的输出端与多路开关的控制端连接，用于控制多路开关；

第一逻辑门的另一个输入端接收所述分频状态控制输入信号，第一逻辑门的输出端作为所述分频单元的模式输出信号；所述分频单元的待分频输入信号分别连接到第一D触发器和第二D触发器的时钟输入端；

所述内部置位电路的输入端分别连接到第二逻辑的输出端、第一D触发器的反相输出端和第二D触发器的正相输出端，内部置位电路的输出端连接到第一D触发器和第二D触发器的置位端。

根据本发明的实施例，所述模块化分频单元的内部置位电路是3输入逻辑门。

为了实现所述的目的，本发明的第三方面，提供一种模块化分频单元，其技术方案包括：第一D锁存器、第二D锁存器、第三D锁存器、第四D锁存器、逻辑门、第一多路开关、第二多路开关，以及内部置位电路，其中：

第一D锁存器的正相输出端连接到第二D锁存器的数据输入端，同时第一D锁存器的正相输出端作所述分频单元的分频信号输出；

第二D锁存器的反相输出端连接到第一多路开关的第1输入端以及第二多路开关的第0输入端；

第一多路开关的输出端连接到第三D锁存器的数据输入端；

第三D锁存器的正相输出端连接到第四D锁存器的数据输入端，并且第三D锁存器的正相输出端作分频单元的模式信号输出；

第四D锁存器的正相输出连接到第二多路开关的第1输入端；第二多路开关的输出端连接到第一D锁存器的数据输入端；

所述逻辑门分别接收所述分频单元的分频比选择输入信号和分频状态控制输入信号，逻辑门输出端与第二多路开关的控制端连接，用于控制第二多路开关；

所述分频单元的待分频输入信号分别连接到第一D锁存器、第二D锁存器、第三D锁存器和第四D锁存器的时钟输入端；

所述内部置位电路的输入端分别连接到所述逻辑门的输出端、第二D锁存器的反相输出端和第四D锁存器的正相输出端，其内部置位电路的输出连接到第二D锁存器和第四D型锁存的置位端。

根据本发明的实施例，所述模块化分频单元的内部置位电路是3输入逻辑门。

为了实现所述的目的，本发明的第四方面，提供一种包含模块化分频单元的分频器，其技术方案包括：N级模块化分频单元，所述分频器具有：

待分频信号输入端，用于接收待分频周期性信号；

分频输出端，用于输出经过分频的信号；

N个分频比控制端，用于选择所述分频器的分频比；

所述待分频信号输入端连接到第一级模块化分频单元的待分频输入端；

第k-1级模块化分频单元的分频输出端连接到第k级模块化分频单元的待分频输入端，k是大于1而小于等于N的整数；

第N级模块化分频单元的分频状态控制输入端维持在逻辑高电平；第j级模块化分频单元的模式输出端连接到第j-1级模块化分频单元的分频状态控制输入端，j是大于1而小于等于N的整数；

第1级模块化分频单元的分频输出端连接到分频输出端；并且所述N个分频比控制端分别与N级模块化分频单元的分频比选择输入端连接。

根据本发明的实施例，所述N级模块化分频单元是分频比可以为2或3的分频单元，所述分频单元包含有：内部复位电路、第一D触发器、第二D触发器、第三D触发器、第一逻辑门、第二逻辑门以及多路开关。

根据本发明的实施例，所述模块化分频单元是分频比可以为2或3的分频单元，所述分频单元包含有：具有置位端的第一D触发器和第二D触发器、第一逻辑门、第二逻辑门、多路开关以及内部置位电路。

根据本发明的实施例，所述N级模块化分频单元分频比可以为2或3的分频单元，所述分频单元包含：第一D锁存器、第二D锁存器、第三D锁存器、第四D锁存器、逻辑门、第一多路开关、第二多路开关，以及内部置位电路。

根据本发明的实施例，所述分频器，还具有上电复位信号输入端，所述上电复位信号输入端分别与各模块化分频单元的上电复位信号输入端连接。

由于根据本发明的分频单元具有模块化的特点，便于级联成分频器。当需要扩展分频器的分频比范围时，只需在原分频器后级联所需数量的分频单元而不用重新设计其他控制电路。

附图说明

为了帮助更好地理解本发明，下面将参考附图举例描述本发明的具体实施方案，在附图中：

图1是一种常规的分频器的原理图；

图2是一种现有技术分频器的原理图；

图3A是说明根据本发明的一个实施方案的2/3分频单元的输入/输出信号端的结构图；

图3B是接口信号如图3A中所示的2/3分频单元的一个实施方案的原理图；

图3C和图3D是采用了图3B中所示的2/3分频单元的分频器的原理图；

图4A是说明根据本发明的另一个实施方案的2/3分频单元的输入/输出信号端结构图；

图4B是接口信号如图4A中所示的2/3分频单元的一个实施方案的原理图；

图4C是图4B中的内部置位/复位电路的一种实施方案的原理图；

图4D是采用了图4B中所示的2/3分频单元的分频器的原理图；

图5是图3B中的2/3分频单元的时序图；

图6是图4D中所示分频器的时序图；

图7是根据本发明的另一个实施方案的2/3分频单元700的原理图；

图8A和图8B是说明图7A中所示分频单元的工作原理的波形图；

图9是根据本发明的另一个实施方案的2/3分频单元900的原理图。

具体实施方案

下面将结合附图对本发明加以详细说明，应指出的是，所描述的实施例仅旨在便于对本发明的理解，而对其不起任何限定作用。

本发明的模块化分频单元采用分频比在外部控制信号作用下可以为2或者3的2/3分频单元，包括：3个级联的具有置位/复位端的D触发器、2选1多路开关、接收分频比控制输入的2输入逻辑AND门，以及输出模式状态信号的2输入逻辑AND门。

根据本发明的另一个实施方案，本发明的模块化分频单元采用2/3分频单元包括：3个级联的具有置位/复位端的D触发器、2选1多路开关、接收分频比控制输入的逻辑AND门、输出模式状态信号的逻辑AND门，以及内部置位/复位电路，其中，所述内部置位/复位电路包括：三输入逻辑AND门、三输入逻辑NOR门，以及2输入逻辑OR门。

根据本发明的又一个实施方案，本发明的模块化分频单元采用2/3分频单元包括：2个级联的具有置位端的D触发器、2选1多路开关、接收分频比控制输入的逻辑AND门、输出模式状态信号的逻辑AND门，以及内部置位电路，其中，响应于分频器单元内部经过分频的信号的状态以及分频比控制输入的状态，所述内部置位电路周期性地使所述D触发器置位。根据本发明的一个具体实施方案，所述内部置位电路是3输入逻辑AND门。

根据本发明的又一个实施方案，本发明的模块化分频单元采用2/3分频单元包括：4个级联的D锁存器、2个2选1多路开关、接收分频比控制输入的逻辑AND门、以及内部置位电路，其中，响应于分频器单元内部经过分频的信号的状态以及分频比控制输入的状态，所述内部置位电路周期性地使第二级和第四级D锁存器置位。根据本发明的一个具体实施方案，所述内部置位电路是3输入逻辑AND门。

参考图3A，示出了根据本发明的一个实施方案的2/3分频单元300A的输入/输出信号端结构图。在图3A中，Fi端输入待分频的输入信号，Fo是经过分频后的输出信号，Mi端接收分频状态控制、Sel端接收分频比选择输入、Mo输出模式状态信号，POR！则接收低电平有效的上电复位信号。

图3B详细地示出了该分频单元的原理图。在发明的描述和附图中，具有相同的网络标签的网络在电气上也相互连接。例如在图3B中，Mi信号既连接到二输入AND门340的一个输入，也连接到AND门330的一个输入。

在图3B中，2/3分频单元300B包括：3个级联的具有置位/复位端的第一D触发器DFF1、第二D触发器DFF2和第三D触发器DFF3、2选1多路开关360、接收分频比选择输入Sel和分频状态控制输入Mi的2输入逻辑AND门340，以及输出模式状态信号Mo的2输入逻辑AND门330。

三个D触发器串联，即第一D触发器DFF1的输出结点Q1连接到第二D触发器DFF2的‘D’输入端，第二D触发器DFF2的输出结点Q2连接到第三D触发器DFF3的‘D’输入端，而结点Q2和Q3分别连接到2选1多路开关360的‘0’输入和‘1’输入，Q3还连接到逻辑AND门330的一个输入，AND门330的另一个输入接收分频状态控制输入信号Mi。并且，Q2结点的信号还被作为所述2/3分频单元的被分频输出信号Fo输出。AND门330的输出是模式状态信号Mo。2选1多路开关360的输出‘S’连接到第一D触发器DFF1的‘D’输入端。2输入逻辑AND门340的一个输入端接收分频比选择信号Sel，另一个接收分频状态控制信号Mi。AND门340的输出连接到2选1多路开关360的控制端‘S’，用于确定选通哪一个支路。具体来说，当连接到‘S’端的信号处于逻辑高电平时，从2选1多路开关360的‘1’端输入的信号被传输到其‘out’端；而当‘S’端信号为逻辑低电平时，‘0’端输入的信号被传输到‘out’端。所有D触发器的时钟输入端‘CLK’均连接到所述2/3分频单元的Fi端，用于从外部接收待分频的信号。

尽管当2选1多路开关360的任何一个支路被选择时三个D触发器都会构成环路，但是由于它们是正相连接，所以环路中的信号将锁定在高电平或低电平，取决于电路的初始状态，因此，必须要使电路能够摆脱这种“死锁”状态。所以，将，第一D触发器DFF1的置位端和第二D触发器DFF2及第三D触发器DFF3的复位端连接在一起，用于接收来自其他电路的上电复位信号POR！，使电路能够摆脱这种“死锁”状态。“！”表示该信号是低电平有效。但是，这仅仅是一个例子，改变所用D触发器的设计，电路也可以利用高电平有效的上电复位信号。而且，POR！端也不一定接收上电复位信号，而是可以接收用任何方式产生的能使电路摆脱“死锁”状态的信号。

在图3B中，第一D触发器DFF1、第二D触发器D FF2和第三D触发器DFF3相同。但是，为了实现的便利，也可以使它们不同。例如，第一D触发器DFF1仅需具有置位端，而第二DFF2和第三DFF3可以只具有复位端。另外，在图3B中示出所有的D触发器都具有正输出端Q和反相输出端Q。但是由于在这个实施方案中并未使用反相输出端，所以也可以采用只具有正输出端的D触发器结构。即本发明的功能不受所采用的D触发器的具体结构和实现逻辑的限制。

图5示出了图3B中所示的2/3分频单元工作时各信号的时序图。图5仅仅用于说明该分频单元的逻辑功能，所以在图5中并未示出各信号之间因实际电路具有的延迟而可能具有的相对延迟。从图5中可以看出，在t0时刻之前，POR！信号无效，三个D触发器的输出处于“死锁”状态，都维持在逻辑低电平(在另外的实施方案中，也可能维持在高电平)。当POR！信号有效时，将第一D触发器DFF1置位，即将Q1的状态改变为高电平，而将第二D触发器DFF2和第三D触发器DFF3复位，无论Q2和Q3的初始状态如何，都被复位到低电平。所以电路摆脱了“死锁”状态。当Sel和Mi信号都为高电平时，结点Q3上的信号被传送到2选1多路开关360的输出，因此该分频单元的分频比为3，在结点Q2(即Fo端)和Mo端都输出周期为Fi上的输入信号周期的3倍的信号，如图5所示。

在t1时刻，Mi信号从高电平转换到低电平，Sel信号维持高电平不变，2选1多路开关360的控制端也从高电平转换到低电平，因此，第二D触发器DFF2的输出结点Q2上的信号被传输到2选1多路开关360的输出‘out’，分频单元的分频比变为2。此时，第三D触发器DFF3对分频单元的分频比没有影响。从t2时刻的时钟上升沿开始，响应于分频比设置的变化，Q1和Q2的周期变为输入信号的2倍，即分频比为2。

由于所述2/3分频单元具有模块化的特性，因此可以根据分频比的大小确定所需的2/3分频单元的数量。假设输入信号的周期为T_in，共有n个分频单元，则输出信号的周期T_out由下列公式确定：

T_out＝(2ⁿ+2^n-1·S_n-1+2^n-2·S_n-2+…+2·S₁+S₀)×T_in            (1)

其中S₀到S_n-1分别是第1到第n个2/3分频单元的分频比选择输入，如果该信号是逻辑低电平，则在公式(1)中取0，如果是逻辑高电平，则取1。

图3C示出了一种采用图3B中所示的2/3分频单元的分频器的原理图。为了说明的方便，该分频器只包含3个分频单元301、302和303。由公式(1)可知最大分频比为15。但是，这仅仅是一个例子，可以根据需要，利用本发明的模块化特性进行扩展。注意，无论分频器包含多少级分频单元，级联的方式都是相同的，即：前级的输出Fo作为后一级的输入Fi，后一级的Mo信号直接(或通过某种组合逻辑之后)输入相邻的前一级的Mi输入端，但是最后一级的Mi输入应该维持在固定的逻辑电平(在图3C的实施方案中是逻辑高电平，对应于公式(1))。此外，应该根据所需分频比，根据公式(1)给分频器的各级分频单元提供相应的分频比选择输入信号Sel。

图3D是另一种采用所述2/3分频单元的分频器，它不仅包括2/3分频单元301、2/3分频单元302和2/3分频单元303，还包括逻辑门331、逻辑门332和逻辑门333。增加这些逻辑门是为了扩大分频器的分频比范围。其原理如下：当适当选择S₀到S_n-1使分频器中的第k级分频单元的Mi始终维持在例如高电平，则该级右侧的分频单元反馈的信号都被“屏蔽”，则分频器中对分频比有影响的分频单元数量实际上变为k个。因此，图3D所示实施方案的分频比范围是4到15。例如，当分频比选择输入S₀是逻辑0，S₁到S₃是逻辑1，即二进制的1110(最后一级分频单元的分频比选择输入S₃是最高位，S₀是最低位)时，分频比是该二进制数字对应的十进制值14。图6示出了在这一设置下图3D所示分频器的输入信号CLK_In和输出信号Out之间的时序关系。

图4A示出了根据本发明的另一个实施方案的2/3分频单元400A的输入/输出信号，和图3A不同之处在于不具有上电复位信号端POR！。图4B示出了该实施方案的原理图。和图3B相比，图4B中的电路增加了复位电路450，其他各元件及连接关系与图3B相同。结点Q1、Q2和Q3分别与复位电路450的三个输入‘A’、‘B’和‘C’连接，复位电路450的输出‘OUT’则对应于图3B中的‘POR！’端，如图4B中所示，分别连接到DFF1的‘SET’端和DFF2与DFF3的‘CLR’端。

从上面对图3B的描述可知，上电复位信号用于使电路摆脱“死锁”状态。在图4B中的2/3分频单元400B中增加了内部置位/复位电路450，从而在2/3分频单元内部产生起到图3B中的POR！信号作用的信号。在实际工作中为了降低功耗，在不需要分频器工作时可能会将其输入固定在高电平或低电平，则分频器内部的触发器都停止翻转。当再次在分频器的输入端施加周期性信号时，无需提供类似POR！的信号，电路即能开始正常工作。

图4C示出了图4B中的内部置位/复位电路450的一个实施方案。内部复位电路450包括：三输入逻辑AND门4501、三输入逻辑NOR门4502，以及2输入逻辑OR门4503。AND门4501和NOR门4502的三个输入分别与复位电路450的三个输入端‘A’、‘B’和‘C’连接，AND门4501和NOR门4502的输出则分别连接到逻辑OR门4503的输入，OR门4503在‘OUT’端输出内部复位信号。除了所示实施方案以外，还可以采用其他的电路和逻辑实现内部置位/复位的功能。

图4D中示出了采用图4C中的2/3分频器单元的一种分频器的原理图。图4D和图3D类似，但是因为图4C中的分频单元无需外部施加的POR！信号，所以在图4D中也不需要从外部提供这样的信号。

图7示出了根据本发明的另一个实施方案的2/3分频单元700的原理图。该分频单元的输入/输出信号和图4B中的实施方案相同。2/3分频单元700包括：D触发器DFF1和DFF2、2选1多路开关760、接收分频比选择输入Sel和分频状态控制输入Mi的2输入逻辑AND门740、输出模式状态信号Mo的2输入逻辑AND门730，以及内部置位电路770，其中在这个具体实施方案中，内部置位电路770是三输入逻辑AND门。DFF1的反相输出Q1连接到DFF2的D输入和2选1多路开关760的‘0’输入，并作为经过分频后的输出信号Fo被输出；DFF2的正相输出Q2连接到2选1多路开关760的另一个输入‘1’和AND门730的一个输入；2选1多路开关760的输出‘out’连接到DFF1的D输入端；AND门740的两个输入分别接收分频比选择输入Sel和分频状态控制输入Mi，其输出连接到2选1多路开关760的控制端‘S’和三输入AND门770的一个输入。AND门770的另外两个输入分别连接到结点Q1和Q2，其输出则连接到DFF1和DFF2的置位端。DFF1和DFF2的时钟输入端‘CLK’均从Fi接收待分频的信号。

由于DFF1的反相输出结点Q1连接到下一级D触发器，因此只要有时钟信号驱动，各触发器的输出状态即会翻转，不会出现图3B中出现的“死锁”状况。当选择将结点Q1上的信号传送到2选1多路开关760的输出时，很显然，该分频单元的分频比为2，相当于一个T触发器工作；而当选择将结点Q2上的信号传送到2选1多路开关760的输出时，如果不存在三输入AND门770，则电路相当于两个T触发器串联，电路的分频比应该为4，其波形如图8A所示，为了描述的方便，在图中用二进制数字0或1标明了各时钟周期中结点Q1和Q2上的信号的值。从图8A中可以看出，结点Q1Q2上信号变化的周期规律是00—>10—>11—>01—>00...，因此它们的周期是CLK信号的4倍。如果能够减少结点Q1Q2上信号的状态数量，则有可能实现3分频。因此，在电路中利用三输入AND门770取消结点Q1Q2上信号的值同时为逻辑1的状态，从而实现了3分频，波形如图8B所示。

图9示出了根据本发明的另一个实施方案的2/3分频单元900的原理图。该分频单元的输入/输出信号和图7中所示的实施方案相同。在图9中，和图7中相同的参考数字指示完全相同的元件。注意，和图7不同的是图9中使用D锁存器(D锁存器1、D锁存器2、D锁存器3和D锁存器4)而非D触发器描述2/3分频单元的结构。本领域普通技术人员将了解D锁存器和D触发器的差别与关系。

所述2/3分频单元900包括D锁存器1、D锁存器2、D锁存器3和D锁存器4。其中，D锁存器1和D锁存器3结构相同，当其‘CLK’端接逻辑高电平时信号从‘D’端传输到‘Q’端，而当‘CLK’端接低电平时，无论‘D’端上信号逻辑电平如何变化，‘Q’端信号保持上一状态。D锁存器2和Dlacth4结构相同，并且都具有异步置位端。当‘CLK’端为低电平时，信号从‘D’端传输到‘Q’端，而当‘CLK’端接逻辑高电平时，无论‘D’端上信号逻辑电平如何变化，‘Q’端信号保持上一状态。无论CLK状态如何，当异步置位端‘Set’为逻辑高电平时，‘Q’端即变为逻辑高电平，同时Q1变为逻辑低电平。

2/3分频单元900还包括2选1多路开关760和960、接收分频比选择输入Sel和分频状态控制输入Mi的2输入逻辑AND门740，以及内部置位电路770。在这个具体实施方案中，内部置位电路770是三输入逻辑AND门。

如图9所示，2/3分频单元900各元件的连接关系如下：D锁存器1的正相输出端‘Q’连接到D锁存器2的‘D’输入，同时还作为2/3分频单元的‘Fo’信号输出；D锁存器2的Q端连接到2选1多路开关960的‘1’输入端以及2选1多路开关760的‘0’输入端(即图9中的Q1结点)；2选1多路开关960的输出‘out’连接到D锁存器3的‘D’输入；D锁存器3的‘Q’输出连接到D锁存器4的‘D’输入，并且作为2/3分频单元的模式输出信号‘Mo’输出；D锁存器4的‘Q’输出连接到2选1多路开关760的‘1’输入(即图9中的Q2结点)；2选1多路开关760的输出端‘out’连接到Dlathcl的‘D’输入端；2/3分频单元的输入信号‘Sel’和‘Mi’分别连接到2输入AND门740的两个输入端，AND门740的输出连接到2选1多路开关760的控制端‘S’；三输入AND门770的一个输入连接到AND门740的输出，另外两个输入分别连接到Q1结点和Q2结点，其输出则连接到D锁存器2和D锁存器4的置位端‘Set’；2选1多路开关960受‘Mi’信号控制；并且所有D锁存器的‘CLK’端均与2/3分频单元的‘Fi’端连接。

从上面的描述和图7到图9可以看出，图9中所示实施方案和图7中的实施方案的工作原理是类似的，通过减少电路的工作状态实现3分频，即图8B中的定时图也适用于图9所示的实施方案。

由于图7和图9中所示2/3分频单元的输入/输出信号的功能和图3B及图4B中所示的类似，因此采用图7或图9中描述的2/3分频单元构成的分频器的结构和工作原理也和图3D及图4D中所示分频器类似，在此省略对其描述。

本发明不受电路的具体实施方法的限制和电路所采用的逻辑形式的限制，例如，所有的底层电路可以标准的CMOS工艺或其他的工艺。

以上所述，仅为本发明中的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉该技术的人在本发明所揭露的技术范围内，可理解想到的变换或替换，都应涵盖在本发明的包含范围之内，因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (13)

1.一种模块化分频单元，其特征在于：第一D触发器、第二D触发器、第三D触发器、第一逻辑门、第二逻辑门，以及多路开关，其中：

第一D触发器的正相输出连接到第二D触发器的数据输入端；

第二D触发器的正相输出连接到第三D触发器的数据输入端和多路开关的第0输入端；多路开关的第0输入端作为所述模块化分频单元的分频信号输出；

第三D触发器的正相输出连接到所述多路开关的第1输入端和第一逻辑门的第一输入端；

所述多路开关的输出连接到第一D触发器的数据输入端；

第二逻辑门具有一分频比选择输入端和具有的一分频状态控制端，用于接收外部分频比选择输入信号和分频状态控制输入信号；第二逻辑门的输出端控制多路开关的控制端；

第一逻辑门具有一分频状态控制端，用于接收分频状态控制输入信号；

第一逻辑门具有一输出端，用于输出模式状态信号；

第一D触发器、第二D触发器和第三D触发器的时钟输入端分别与具有一待分频的输入信号端连接，用于接收一待分频的输入信号；

第一D触发器的置位端和第二D触发器与第三D触发器具有一上电复位端，用于接收上电复位信号。

2.如权利要求1所述的模块化分频单元，其特征在于：所述上电复位信号低电平有效。

3.如权利要求1所述的模块化分频单元，其特征在于：还包括一内部复位电路，所述内部复位电路的各个输入端分别与所述第一D触发器、第二D触发器和第三D触发器的正相输出端连接，并且使用所述内部复位电路的输出端为上电复位信号。

4.如权利要求3所述的模块化分频单元，其特征在于，所述内部复位电路包含：一三输入逻辑门、一三输入NOR门和一二输入OR门，所述内部复位电路的输入端分别与所述三输入逻辑门和NOR门的各输入端连接，所述二输入OR门的输入端与三输入逻辑门和三输入NOR门的输出端连接，并且二输入OR门输出端作为所述内部复位电路输出的上电复位信号。

5.一种模块化分频单元，其特征在于，包括：具有置位端的第一D触发器和第二D触发器、第一逻辑门、第二逻辑门、多路开关以及内部置位电路，其中：

第一D触发器的反相输出端连接到第二D触发器的数据输入端和所述多路开关的第0输入端作为所述分频单元的分频信号输出；

第二D触发器的正相输出端连接到第一逻辑门的一个输入和所述多路开关的第1输入端；

所述多路开关的输出连接到第一D触发器的数据输入端；

第二逻辑门的两个输入分别接收所述分频单元的分频比选择输入信号和分频状态控制输入信号，第二逻辑门的输出端与多路开关的控制端连接，用于控制多路开关；

第一逻辑门的另一个输入端接收所述分频状态控制输入信号，第一逻辑门的输出端作为所述分频单元的模式输出信号；

所述分频单元的待分频输入信号分别连接到第一D触发器和第二D触发器的时钟输入端；

所述内部置位电路的输入端分别连接到第二逻辑的输出端、第一D触发器的反相输出端和第二D触发器的正相输出端，内部置位电路的输出端连接到第一D触发器和第二D触发器的置位端。

6.如权利要求5所述的模块化分频单元，其特征在于，所述内部置位电路是3输入逻辑门。

7.一种模块化分频单元，其特征在于，包括：第一D锁存器、第二D锁存器、第三D锁存器、第四D锁存器、逻辑门、第一多路开关、第二多路开关，以及内部置位电路，其中：

第一D锁存器的正相输出端连接到第二D锁存器的数据输入端，同时第一D锁存器的正相输出端作所述分频单元的分频信号输出；

第二D锁存器的反相输出端连接到第一多路开关的第1输入端以及第二多路开关的第0输入端；

第一多路开关的输出端连接到第三D锁存器的数据输入端；

第三D锁存器的正相输出端连接到第四D锁存器的数据输入端，并且第三D锁存器的正相输出端作分频单元的模式信号输出；

第四D锁存器的正相输出连接到第二多路开关的第1输入端；第二多路开关的输出端连接到第一D锁存器的数据输入端；

所述逻辑门分别接收所述分频单元的分频比选择输入信号和分频状态控制输入信号，逻辑门输出端与第二多路开关的控制端连接，用于控制第二多路开关；

所述分频单元的待分频输入信号分别连接到第一D锁存器、第二D锁存器、第三D锁存器和第四D锁存器的时钟输入端；

所述内部置位电路的输入端分别连接到所述逻辑门的输出端、第二D锁存器的反相输出端和第四D锁存器的正相输出端，其内部置位电路的输出连接到第二D锁存器和第四D型锁存的置位端。

8.如权利要求7所述模块化分频单元，其特征在于，所述内部置位电路是3输入逻辑门。

9.一种分频器，其特征在于，包括：N级模块化分频单元，所述分频器具有：

待分频信号输入端，用于接收待分频周期性信号；

分频输出端，用于输出经过分频的信号；

N个分频比控制端，用于选择所述分频器的分频比；

所述待分频信号输入端连接到第一级模块化分频单元的待分频输入端；

第k-1级模块化分频单元的分频输出端连接到第k级模块化分频单元的待分频输入端，k是大于1而小于等于N的整数；

第N级模块化分频单元的分频状态控制输入端维持在逻辑高电平；

第j级模块化分频单元的模式输出端连接到第j-1级模块化分频单元的分频状态控制输入端，j是大于1而小于等于N的整数；

第1级模块化分频单元的分频输出端连接到分频输出端；并且所述N个分频比控制端分别与N级模块化分频单元的分频比选择输入端连接。

10.如权利要求9所述的分频器，其特征在于，所述N级模块化分频单元是分频比为2或3的分频单元包含有：内部复位电路、第一D触发器、第二D触发器、第三D触发器、第一逻辑门、第二逻辑门以及多路开关。

11.如权利要求9所述的分频器，其特征在于，所述模块化分频单元是分频比为2或3的分频单元包含有：具有置位端的第一D触发器和第二D触发器、第一逻辑门、第二逻辑门、多路开关以及内部置位电路。

12.如权利要求9所述的分频器，其特征在于，所述N级模块化分频单元分频比为2或3的分频单元包含：第一D锁存器、第二D锁存器、第三D锁存器、第四D锁存器、逻辑门、第一多路开关、第二多路开关，以及内部置位电路。

13.如权利要求9和10所述的分频器，其特征在于，还具有上电复位信号输入端分别与各模块化分频单元的上电复位信号输入端连接。

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