JP2004289422A

JP2004289422A - 分周回路

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Publication number: JP2004289422A
Application number: JP2003078067A
Authority: JP
Inventors: Hiroshi Koizumi; 弘小泉; Masashi Nogawa; 正史野河
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2003-03-20
Filing date: 2003-03-20
Publication date: 2004-10-14

Abstract

【課題】消費電力の削減と必要なＦＦ回路の削減を図る。
【解決手段】高速動作素子によって構成され入力クロックＣＬＫ１の周波数を１／ＭのクロックＣＬＫ２に分周して出力する高速分周回路１１と、低速動作素子によって構成され前記クロックＣＬＫ２の周波数を１／ＮのクロックＣＬＫ３に分周して出力する低速分周回路１２とを具備し、両分周回路１１，１２によって前記入力クロックＣＬＫ１の周波数を１／（Ｍ×Ｎ）に分周する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、入力信号の周波数を分周する分周回路にかかり、特に低消費電力で且つ少ない数のＦＦ回路で構成できる分周回路に関するものである。
【０００２】
【従来の技術】
図１１に従来のジョンソンカウンタを用いた分周回路の構成を示す。（ａ）の分周回路は偶数分周回路の場合を示し、ｍ個のＦＦ回路１と１個のインバータ２からなり、ｍ段目のＦＦ回路１のＱ出力を初段のＦＦ回路１のＤ入力に帰還させることにより、入力クロックＣＬＫ１の周波数を１／２ｍに分周したクロックＣＬＫ２を出力する。（ｂ）の分周回路は奇数分周回路を示し、ｎ個のＦＦ回路１とＮＯＲ回路３からなり、ｎ段目のＦＦ回路１のＱ出力とｎ−１段目のＦＦ回路１のＱ出力の否定論理和をＮＯＲ回路３で得てその出力を初段のＦＦ回路１のＤ入力に帰還させることにより、入力クロックＣＬＫ１の周波数を１／（２ｎ−１）に分周したクロックＣＬＫ２を出力する。図１２は１２分周回路をＣＭＬ（ＣｕｒｒｅｎｔＭｏｄｅＬｏｇｉｃ）論理によるＦＦ回路４を用いて構成した場合を示す。５はＣＭＬ／ＣＭＯＳレベル変換回路である。従来の奇数分周回路としては特許文献１がある。
【０００３】
【特許文献１】特開平１０−２６１９５３号公報。
【０００４】
【発明が解決しようとする課題】
図１１に示したジョンソンカウンタを用いた分周回路では、すべてのＦＦ回路１に同じ周波数のクロックＣＬＫ１が入力されるため、そのクロックＣＬＫ１の周波数が高い場合には、すべてのＦＦ回路が高速動作を可能とする機能を具備しなければならない。しかし、一般的に高速動作が可能なＦＦ回路は消費電力が大きく、よって分周比が大きいほど消費電力が大きくなる。また、分周比が奇数である場合、分周信号のデューティ比を補正するためには、高速クロックを論理演算の信号に用いる必要があった。
【０００５】
本発明の目的は、低消費電力で高速動作が可能で、分周比が奇数の場合でもデューティ比が劣化しないようにした分周回路を提供することである。
【０００６】
【課題を解決するための手段】
請求項１にかかる発明は、高速動作可能であるが消費電力が大きな回路によって構成され入力信号の周波数を１／Ｍ（Ｍは任意の整数）に分周する高速分周回路と、消費電力が小さいが低速動作の回路によって構成され前記高速分周回路によって分周された信号の周波数を１／Ｎ（Ｎは任意の整数）に分周する低速分周回路とを具備し、前記両分周回路によって前記入力信号の周波数を１／（Ｍ×Ｎ）に分周することを特徴とする分周回路とした。
【０００７】
請求項２にかかる発明は、請求項１に記載の分周回路において、前記高速分周回路はＣＭＬ論理によるＦＦ回路を具備し、前記低速分周回路はＣＭＯＳ論理によるＦＦ回路を具備し、前記高速分周回路と前記低速分周回路の間に、ＣＭＬレベルからＣＭＯＳレベルに変換するＣＭＬ／ＣＭＯＳレベル変換回路が挿入されていることを特徴とする分周回路とした。
【０００８】
請求項３にかかる発明は、請求項１又は２に記載の分周回路において、前記低速分周回路の分周比Ｎが奇数であり、且つ前記低速分周回路の出力信号のデューティ比を調整するデューティ比補正回路を前記低速分周回路の出力側に接続したことを特徴とする分周回路とした。
【０００９】
請求項４にかかる発明は、請求項２に記載の分周回路において、前記ＣＭＬ／ＣＭＯＳレベル変換回路は、論理閾値の調整により前記高速分周回路から出力する信号のデューティ比を調整することを特徴とする分周回路とした。
【００１０】
請求項５にかかる発明は、請求項３に記載の分周回路において、前記デューティ比補正回路は、前記高速分周回路から出力する出力信号と、前記低速分周回路を構成する所定のＦＦ回路のＤ入力信号と、該所定のＦＦ回路のＱ出力信号とを入力し、該Ｑ出力信号が第１の論理レベルの場合は該第１の論理レベルを出力し、且つ前記Ｑ出力信号と前記Ｄ入力信号の反転信号と前記出力信号のすべてが第２の論理レベルの場合に前記第１の論理レベルを出力する論理演算を行う回路であることを特徴とする分周回路とした。
【００１１】
【発明の実施の形態】
本発明の分周回路においては、分周比Ｇが素数（当該の数以外の約数を持たない数）ではない整数であるとき、ＧをＧ＝Ｍ×Ｎとなる整数Ｍ、Ｎに分割して順次分周する。図１に示すように、初段の分周回路は高速動作が可能であるが消費電力の大きいＣＭＬ論理（ＣｕｒｒｅｎｔＭｏｄｅＬｏｇｉｃ）によるＭ分周用の高速分周回路１１とし、ここで入力クロックＣＬＫ１をＭ分周してクロックＣＬＫ２を生成する。後段の分周回路は低消費電力であるが低速動作のＮ分周用のＣＭＯＳ論理による低速分周回路１２とし、高速分周回路１１で得られたクロックＣＬＫ２をＮ分周して出力クロックＣＬＫ３を生成する。このように高速分周回路１１と低速分周回路１２を組み合わせることで、従来の同じ分周比の分周回路と比して大幅に消費電力を削減できる。
【００１２】
高速分周回路１１や低速分周回路１２において、それぞれが偶数分周を行うときは、図１１（ａ）に示したようなインバータを使用する接続構成とし、奇数分周を行うときは図１１（ｂ）に示したようなＮＯＲ回路を使用する接続構成とする。そして、整数Ｍ、Ｎがいずれも偶数のときは、いずれも図１１（ａ）に類似の接続構成とするが、Ｇは偶数ではあるが整数ＭとＮの一方が偶数で他方が奇数の場合は、高速分周回路１１の側を奇数分周用にすることにより、Ｇ分周出力のデューティ比を５０％にできる。
【００１３】
さらに、低速分周回路１２の分周比Ｎが奇数の場合は、その低速分周回路１２の後段にデューティ比補正回路１３を具備させることで、奇数分周による出力クロックＣＬＫ３のデューティ比の劣化を改善した出力クロックＣＬＫ４を出力する。高速分周回路１１の分周比Ｍも奇数の場合で、高速分周回路１１にデューティ比補正回路を具備することが困難な場合は、論理演算における理論値として完全な５０％とすることはできないが、デューティ比Ｄは、Ｄ＝（Ｍ×Ｎ−１）／（２×Ｍ×Ｎ）で与えられる値に改善できる。また、高速分周回路１１から低速分周回路１２へのレベル変換部や低速分周回路へ入力するためのバッファ回路部における論理閾値の調整によりデューティ比を調整できる。
【００１４】
図２は、分周比Ｇが奇数であり、Ｇを奇数Ｍと奇数Ｎの積で表した場合の分周回路を示す図である。Ｍ分周を行う高速分周回路１１はｍ個のＣＭＬ論理によるＦＦ回路１１１と１個のＮＯＲ回路１１２により構成され、Ｎ分周を行う低速分周回路１２はｎ個のＣＭＯＳ論理によるＦＦ回路１２１と１個のＮＯＲ回路１２２により構成されている。高速分周回路１１の出力クロックＣＬＫ２は、ＣＭＬ／ＣＭＯＳレベル変換回路１４にてＣＭＯＳレベルに変換される。このとき、Ｍ分周後のクロックＣＬＫ２の周波数は、入力クロックＣＬＫ１の周波数の１／Ｍとなっている。このクロックＣＬＫ２をＮ分周の低速分周回路１２のクロックとして入力すると、ここでＮ分周され、出力クロックＣＬＫ３の周波数は１／Ｇとなって出力される。さらに低速分周回路１２において、初段のＦＦ回路１２１のデータ入力端子Ｄの信号をインバータ１３１で反転した反転信号と、当該初段のＦＦ回路１２１のＱ出力信号と、高速分周回路１１の出力クロックＣＬＫ２とをデューティ比補正回路１３に入力して論理演算することで、デューティ比を補正した出力クロックＣＬＫ４を出力する。
【００１５】
以上のように、高速分周回路１１をＣＭＬ論理によるＦＦ回路１１１で構成し、低速分周回路１２をＣＭＯＳ論理によるＦＦ回路１２１で構成して、低速分周回路１２の入力クロックとして、高速分周回路１１でＭ分周されたクロックＣＬＫ２を用いることにより、例えば、５ＧＨｚ以上の高速クロックをＣＭＯＳデバイスによる回路でＧ分周することが実現できる。
【００１６】
従来の分周回路は一種類のＦＦ回路を複数用いて構成するものであり、ジョンソンカウンタを用いた一般的な回路（図１１）では、入力クロックＣＬＫ１が高速なときは、ＦＦ回路１はすべてその高速な入力クロックＣＬＫ１で動作する必要があり消費電力が増大する。また、Ｇが奇数である場合は、デューティ比を補正する回路が別途必要であり、このデューティ比補正回路も、高速なクロックＣＬＫ１を用いた論理演算回路で構成する必要があり同様に消費電力が増大する。
【００１７】
これに対し、本発明の分周回路は、高速分周回路１１と低速分周回路１２を組み合わせることで、消費電力および回路の占有面積を削減したものであり、奇数分周を行う場合には、デューティ比の補正を低速分周回路１２の出力側で行うことで、デューティ比補正動作に伴うグリッチの発生や誤動作を防止できる。
【００１８】
［第１の実施形態］
図３は第１の実施形態の偶数分周回路の構成を示す図である。本実施形態は、Ｇ＝１２の場合である。従来のジョンソンカウンタによりＧ＝１２の分周回路を構成するときは、図１２に示すようにＦＦ回路４が６個が必要である。また、５ＧＨｚ以上の高速分周をＣＭＯＳデバイス回路にて実現するためには、ＦＦ回路４はＣＭＬ論理による回路構成とする必要がある。
【００１９】
本実施形態の分周回路では、入力クロックＣＬＫ１を６ＧＨｚとしてこれを１２分周して５００ＭＨｚの出力クロックＣＬＫ３を得るために、１２分周を３分周と４分周に分割し、３分周は高速分周回路１１に割り当て、４分周は低速分周回路１２に割り当てる。高速分周回路１１はＣＭＬ論理による高速の２個のＦＦ回路１１１と１個のＮＯＲ回路１１２により構成できる。また、低速分周回路１２はＣＭＯＳ論理による低消費電力の２個のＦＦ回路１２１と１個のインバータ１２３により構成できる。ここでは、高速分周回路１１からの出力クロックＣＬＫ２は２ＧＨｚとなるので、低速分周回路１２のＦＦ回路１２１は最高動作周波数を２ＧＨｚとすればよい。このようにすることにより、図１２の従来の分周回路が６個のＦＦ回路を必要としたのに比較すると、より少ない４個のＦＦ回路で１２分周回路を構成でき、しかも低消費電力となる。
【００２０】
上記した高速分周回路１１は差動信号を扱うので、ＣＭＬ論理によるＦＦ回路１１１は図４に示すように、ＮＭＯＳトランジスタＭＮ１〜ＭＮ７と、負荷抵抗ＲＬ１，ＲＬ２からなるラッチ回路により構成する。また、ＣＭＬ／ＣＭＯＳレベル変換回路１４も、図５に示すように、ＮＭＯＳトランジスタＭＮ８〜ＭＮ１６と、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４から構成する。低速分周回路１２のＦＦ回路１２１は一般的なＣＭＯＳ論理によるマスタ・スレーブＤＦＦ回路の構成とする。
【００２１】
図６は、図１２で示した従来構成の１２分周回路と図３で示した本実施形態の１２分周回路のシミュレーション結果を示す図である。入力クロックＣＬＫ１を振幅が４００ｍＶ、中心電圧が１．４Ｖの差動入力とし、ＣＭＯＳレベル（ＣＭＯＳ論理の電源電圧）を１．５Ｖとした。どちらも１２分周により６ＧＨｚの入力クロックが５００ＭＨｚの出力クロックに変換されている。また、本実施形態による１２分周回路では、高速分周回路１１の出力クロックＣＬＫ２のデューティ比は１／３となっているが、次段の低速分周回路１２が偶数分周であるため、１２分周後の出力は５０％に回復している。
【００２２】
図１２の従来回路による１２分周回路の消費電力は約２９．７ｍＷである（接合温度Ｔｊ＝６０℃）。これに対して、図３の本実施形態による１２分周回路の消費電力は約１７．８ｍＷであり、約４０％削減されている。本実施形態の分周回路は、消費電力の大きなＣＭＬ論理による回路を削減できるため、入力クロックＣＬＫ１が高速であっても消費電力を大幅に削減することができ、分周比が大きくなるほどこの削減効果が大きくなる。
【００２３】
［第２の実施形態］
図７は第２の実施形態の奇数分周回路の構成を示す図である。本実施形態は、Ｇ＝３３の場合である。３３という分周比は、たとえば１０Ｇｂ／ｓのＥｔｈｅｒやＯＩＦ（ＯｐｔｉｃａｌＩｎｔｅｒｎｅｔｗｏｒｋｉｎｇＦｏｒｕｍ）規格の１０Ｇｂ／ｓ光通信における６４／６６ｂｉｔエンコードで必要となる比率である。したがって、約１０ＧＨｚのクロックを１／２にプリスケーラした約５ＧＨｚのクロック（ＯＩＦＶＳＲ（ＶｅｒｙＳｈｏｒｔＲｅａｃｈ）−５規格のＦＦＣ（ＦｏｒｗａｒｄＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎ）レートの６４／６６ｂｉｔモード゛では約５．５４ＧＨｚ）を３３分周する能力が求められる。
【００２４】
本発明の構成により３３分周回路を実現するためには、Ｍ＝３、Ｎ＝１１とする。すなわち、３分周回路はＣＭＬ論理による２個のＦＦ回路１１１と１個のＮＯＲ回路１１３からなる高速分周回路１１で構成し、１１分周回路はＣＭＯＳ論理による６個のＦＦ回路１２１と１個のＮＯＲ回路１２２からなる低速分周回路１２で構成する。また、低速分周回路１２の後段に、デューティ比補正回路１３を具備させることで、デューティ比補正しない場合の約４５．５％を約４８．５％に改善することができる。
【００２５】
高速分周回路１１のＦＦ回路１１１は、前記した図４に示した回路のように構成され、ＣＭＬ／ＣＭＯＳレベル変換回路１４は前記した図５に示した回路のように構成されている。また、差動のＮＯＲ回路１１３は図８に示すように、ＮＭＯＳトランジスタＭＮ１７〜ＭＮ２０と負荷抵抗ＲＬ３，ＲＬ４により構成されている。さらにデューティ比補正回路１３は図７に示すように、３個のインバータ１３２，１３３，１３４と、２個のＯＲ回路１３５，１３６と、１個のＮＯＲ回路１３７とから構成されている。ただし、インバータ１３４は必ずしも必要ない。
【００２６】
図７では、デューティ比補正回路１３に入力される信号として、低速分周回路１２のＡ点の信号をインバータ１３１で反転した信号と、Ｂ点の信号と、クロックＣＬＫ２を例示しているが、Ａの反転信号とＢ点の信号の代わりに、Ｂ点の反転信号とＣ点の信号、もしくはＣ点の反転信号とＤ点の信号、もしくはＣ点の反転信号とＤ点の信号というように、特定のＦＦ回路１２１のＤ入力の反転信号とＱ出力信号およびクロックＣＬＫ２であればよい。
【００２７】
図９は第２の実施形態の分周回路の動作のタイムチャートである。入力されるクロックＣＬＫ１はＣＭＬ論理による３分周の高速分周回路１１によりデューティ比１／３で３分周されたクロックＣＬＫ２となる。このクロックＣＬＫ２はＣＭＬ／ＣＭＯＳレベル変換回路１４でレベル変換された後、低速分周回路１２にクロックとして入力され、そこで１１分周されてクロックＣＬＫ３として出力する。このとき、デューティ比補正前の出力（図７のＦ点）は、デューティ比が５／１１となる。このように高速分周回路１１において１／３のデューティ比であったものが低速分周回路１２では５／１１になる。すなわち、高速分周回路１１のデューティ比は、デューティ比補正回路１３を具備しない低速分周回路１２のデューティ比には無関係である。
【００２８】
デューティ比補正回路１３は、１１分周回路を構成する低速分周回路１２の各ＦＦ回路１２１の出力であるＢ、Ｃ、Ｄ、Ｅ、Ｆ、ＣＬＫ３、およびＮＯＲ回路１２２の出力Ａが、「Ａ，Ｂ，Ｃ，・・・，Ｆ，ＣＬＫ３」の順にそれぞれ入力クロックＣＬＫ２の１クロック分ずつ位相が遅延していることを利用した回路である。図９（ｂ）に示したとおり、ＡがハイレベルでＢとＣＬＫ２がローレベルとなる場合はＢの１サイクル当り１回のみである。
【００２９】
すなわち、デューティ比補正回路１３は、出力Ａの反転信号、出力Ｂ、およびＣＬＫ２を入力信号とし、ＯＲ回路１３６はＢがハイレベルの場合はハイレベルを出力し、且つ、Ａの反転信号とＢとクロックがすべてローレベルの場合にハイレベルを出力する。具体的には、Ａの反転信号とＣＬＫ２の論理和出力をＯＲ回路１３５で求め、これとＢの論理否定和をＮＯＲ回路１３７で求め、これとＢの論理和をＯＲ回路１３６で演算する。ただし、クロックＣＬＫ２に対してＡやＢの信号はＦＦ回路１２１の動作による遅延を含んでいるため、クロックＣＬＫ２の立ち上がり時にグリッジの発生を伴う危険がある。
【００３０】
そこで、本実施例におけるデューティ比補正回路１３では、Ｂがハイレベルの場合はＯＲ回路１３６から必ずハイレベルを出力せしめるために、図７におけるデューティ比補正回路１３のＸ点の出力を２段のインバータ１３２，１３３により遅延させてからＢとの論理和を演算している。最終的なクロックＣＬＫ４のデューティ比はクロックＣＬＫ３のデューティ比５／１１から３２／３３に改善されている。
【００３１】
図１０にこの第２の実施形態の３３分周回路のシミュレーション結果を示す。第１の実施形態の１２分周回路と同様に入力クロックＣＬＫ１を６ＧＨｚとし、１．４Ｖを中心とする４００ｍＶの振幅の差動入力とした。デューティ比補正前のＣＬＫ３のデューティ比は、約４５．５％であるが、デューティ比補正後のＣＬＫ４はほば５０％に回復している。理論的には約４８．５％となるが、ＣＭＬ／ＣＭＯＳレベル変換回路１４での波形や、デューティ比補正回路１３の論理閾値などで若干変動する。これについては、ＣＭＯＳ／ＣＭＬレベル変換回路１４のレベル変換部（図５のトランジスタＭＮ８〜ＭＮ１４、ＭＰ１，ＭＰ２部分）や、バッファー部（図５のトランジスタＭＰ３，ＭＰ４，ＭＮ１５，ＭＮ１６部分）の論理閾値を調整することにより、３分周する高速分周回路１１の出力クロックＣＬＫ２、すなわち１１分周する低速分周回路１２への入力クロックのデューティ比を改善することができる。
【００３２】
【発明の効果】
本発明によれば、同じ分周比の分周回路を構成する場合、従来例に比べて消費電力を大幅に削減でき、また、必要なＦＦ回路の数も削減することができ、回路面積の削減に貢献できる。
【００３３】
また、奇数の分周比をもつ分周回路においても高速動作が可能で、且つ低消費電力化が達成できる。また、奇数の分周比をもつ分周回路に伴うデューティ比悪化の問題も、低速分周回路の後段にデューティ比補正回路を具備することで、誤動作の生じない安定なクロックを用いることができ、確実なデューティ比補正が可能となる。
【００３４】
したがって、例えば、４分周以上の分周比である偶数分周回路、あるいは９分周以上の分周比である奇数分周回路を構成する場合において、５ＧＨｚ以上の高速クロックの分周を少ない消費電力で行うことが可能となり、デューティ比劣化が少なく、信頼性の高い分周クロックを提供する回路として、とりわけ光通信分野など、１０Ｇｂ／ｓ以上の高速動作が求められる分野において、廉価で高度な回路集積が可能なＣＭＯＳデバイスによる半導体集積回路の提供に貢献するものである。
【図面の簡単な説明】
【図１】本発明の分周回路の基本構成を示すブロック図である。
【図２】奇数の分周比の分周回路の基本構成を示すブロック図である。
【図３】第１の実施形態の偶数分周回路の構成を示すブロック図である。
【図４】ＣＭＬ論理によるＦＦ回路の構成を示す回路図である。
【図５】ＣＭＬ／ＣＭＯＳレベル変換回路の構成を示す回路図である。
【図６】第１の実施形態の動作説明のためのシミュレーション結果を示す図である。
【図７】第２の実施形態の奇数分周回路の構成を示すブロック図である。
【図８】ＣＭＬ論理によるＮＯＲ回路の構成を示す回路図である。
【図１０】第２の実施形態の動作説明のためのシミュレーション結果を示す図である。
【図１１】（ａ）は従来の一般的な偶数分周回路のブロック図、（ｂ）は奇数分周回路のブロック図である。
【図１２】従来のＣＭＬ論理によるＦＦ回路を使用した１２分周の分周回路のブロック図である。
【符号の説明】
１：ＣＭＯＳ論理によるＦＦ回路、２：インバータ、３：ＮＯＲ回路、４：ＣＭＬ論理によるＦＦ回路、５：ＣＭＬ／ＣＭＯＳレベル変換回路
１１：高速分周回路、１１１：ＣＭＬ論理によるＦＦ回路、１１２，１１３：ＣＭＬ論理によるＮＯＲ回路
１２：低速分周回路、１２１：ＣＭＯＳ論理によるＦＦ回路、１２２：ＣＭＯＳ論理によるＮＯＲ回路、１２３：ＣＭＯＳ論理によるインバータ
１３：デューティ比補正回路、１３１〜１３４：インバータ、１３５，１３６：ＯＲ回路、１３７：ＮＯＲ回路
１４：ＣＭＬ／ＣＭＯＳレベル変換回路

Claims

高速動作可能であるが消費電力が大きな回路によって構成され入力信号の周波数を１／Ｍ（Ｍは任意の整数）に分周する高速分周回路と、消費電力が小さいが低速動作の回路によって構成され前記高速分周回路によって分周された信号の周波数を１／Ｎ（Ｎは任意の整数）に分周する低速分周回路とを具備し、前記両分周回路によって前記入力信号の周波数を１／（Ｍ×Ｎ）に分周することを特徴とする分周回路。
請求項１に記載の分周回路において、
前記高速分周回路はＣＭＬ論理によるＦＦ回路を具備し、前記低速分周回路はＣＭＯＳ論理によるＦＦ回路を具備し、前記高速分周回路と前記低速分周回路の間に、ＣＭＬレベルからＣＭＯＳレベルに変換するＣＭＬ／ＣＭＯＳレベル変換回路が挿入されていることを特徴とする分周回路。
請求項１又は２に記載の分周回路において、
前記低速分周回路の分周比Ｎが奇数であり、且つ前記低速分周回路の出力信号のデューティ比を調整するデューティ比補正回路を前記低速分周回路の出力側に接続したことを特徴とする分周回路。
請求項２に記載の分周回路において、
前記ＣＭＬ／ＣＭＯＳレベル変換回路は、論理閾値の調整により前記高速分周回路から出力する信号のデューティ比を調整することを特徴とする分周回路。
請求項３に記載の分周回路において、
前記デューティ比補正回路は、前記高速分周回路から出力する出力信号と、前記低速分周回路を構成する所定のＦＦ回路のＤ入力信号と、該所定のＦＦ回路のＱ出力信号とを入力し、該Ｑ出力信号が第１の論理レベルの場合は該第１の論理レベルを出力し、且つ前記Ｑ出力信号と前記Ｄ入力信号の反転信号と前記出力信号のすべてが第２の論理レベルの場合に前記第１の論理レベルを出力する論理演算を行う回路であることを特徴とする分周回路。