CN104601167B - 可实现50%工作周期的整数除频器及可编程整数除频器 - Google Patents

Abstract

本发明揭露一种可实现50%工作周期的整数除频器，包含：一来源频率输入端，用来提供一来源频率；以及二个或二个以上的闩锁器，该些闩锁器依据一连接顺序串联在一起。每该闩锁器包含：一信号输入级，用来接收一输入信号；一频率接收级，当该闩锁器对应该连接顺序的奇数时，该频率接收级将该来源频率当作一输入频率并将该来源频率的一反相频率当作该输入频率的反相信号，而当该闩锁器对应该连接顺序的偶数时，该频率接收级将该反相频率当作该输入频率并将该来源频率当作该输入频率的反相信号；以及一信号输出级，用来依据该输入信号与该来源频率输出一输出信号。

Description

可实现50%工作周期的整数除频器及可编程整数除频器

技术领域

本发明是关于整数除频器及可编程整数除频器，尤其是关于可实现50%工作周期的整数除频器及可编程整数除频器。

背景技术

一般电子电路需要依据一参考频率以让个别组件进行运作或让不同组件同步运作。该参考频率通常由一频率合成器（Frequency Synthesizer）依据一来源频率而产生。一般频率合成器的组成包含一单模数或多模数的整数除频器（Integer FrequencyDivider），该整数除频器可依据一高频的输入频率产生一低频的输出频率，以提供整数除频或分数除频的效果，进而供后续利用，其中分数除频可经由一三角积分器控制一多除数的整数除频器来实现。

前述整数除频器的实施可利用一或多个串联的闩锁器，藉此产生频率为一输入频率的频率的(1/K)倍的一输出频率，其中K是指该整数除频器的除频数。而为了确保输出频率能提供足够且均等的高准位与低准位的维持时间以供利用，输出频率的工作周期理想上应为50%，然而，当K非为2或2的倍数时（例如K等于3时），该整数除频器需要额外的控制/修整（Trimming）电路或该些闩锁器需要额外的控制信号θ方能产生工作周期为50%的输出频率，此额外的控制/修整电路或控制信号θ会消耗较多的成本、限制整体电路的运作速度及/或增加控制的复杂度。除此的外，一般适用于除频数为偶数的闩锁器并不适用于除频数为奇数的闩锁器的操作，因此一般利用闩锁器来实现的可编程整数除频器无法同时支持奇数与偶数除频操作，实施上受到了相当限制。有关本领域的先前技术可参考公开号为200816639的中国台湾专利；专利号为6,123,796的美国专利；以及下列的期刊：RahulMagoon et al.,“A Single-Chip Quad-Band(950/1000/1900/11000MHz)DirectConversion GSM/GPRS RF Transceiver with Integrated VCOs and Fractional-NSynthesizer,”in IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.37,NO.12,DECEMBER2002；Sheng-Che Tseng et al.,“True50%Duty-Cycle SSH and SHH SiGeBiCMOS Divide-by-3Prescalers,”in IEICE TRANS.ELECTRON.,VOL.E-89-C,NO.6,JUNE2006。

发明内容

鉴于先前技术的不足，本发明的一目的在于提供一种可实现50%工作周期的整数除频器及可编程整数除频器，以解决先前技术的问题。

本发明揭露了一种可实现50%工作周期的整数除频器。依据本发明的一实施例，该整数除频器包含：一频率输入端，用来提供一频率；以及N个闩锁器，其中N为大于等于2的正整数，该些闩锁器依据一连接顺序串联在一起。每该闩锁器包含：一信号输入级，用来接收一输入信号；一频率接收级，当该闩锁器对应该连接顺序的奇数时，该闩锁器的该频率接收级将该频率当作一输入频率并将该频率的一反相频率当作该输入频率的反相信号，而当该闩锁器对应该连接顺序的偶数时，该闩锁器的该频率接收级将该反相频率当作该输入频率并将该频率当作该输入频率的反相信号；以及一信号输出级，用来依据该输入信号与该频率输出一输出信号。

有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。

附图说明

图1a为本发明的整数除频器的一实施例的示意图；

图1b为图1a的整数除频器的一实施范例的示意图；

图1c为图1b的信号波形图；

图2为图1a的闩锁器的架构的一实施例的示意图；

图3为基于图2的架构的闩锁器的一实施方面的示意图；

图4a为基于图2的架构的闩锁器的另一实施方面的示意图；

图4b为图4a的等效电路图；

图5a为基于图2的架构的闩锁器的又一实施方面的示意图；

图5b为图5a的等效电路图；

图6为本发明的可编程整数除频器的一实施例的示意图；

图7为图6的闩锁器的架构的一实施例的示意图；

图8为基于图7的架构的闩锁器的一实施方面的示意图；

图9a为基于图7的架构的闩锁器的另一实施方面的示意图；

图9b为图9a的等效电路图；及

图10为本发明的可编程整数除频器的另一实施例的示意图。

具体实施方式

以下内容的技术用语参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释以本说明书的说明或定义为准。

本发明的揭露内容包含整数除频器及可编程整数除频器，用来提供50%工作周期的输出信号。在实施为可能的前提下，本技术领域具有通常知识者能够依据本说明书的揭露内容来选择等效的组件或步骤来实现本发明，并能选择性地实施一实施例中的部分技术特征或采用多个实施例中的一部或全部技术特征的组合。另外，由于本发明的整数除频器及可编程整数除频器所包含的部分组件单独而言可能为已知组件，因此，在不影响发明揭露要求及可实施性的前提下，以下说明对于已知组件的细节将予以节略。

请参阅图1a，其是本发明的整数除频器的一实施例的示意图。如图所示，本实施例的整数除频器100包含：一来源频率输入端110，用来提供一来源频率（简称CLK）；至少一反相器120，用来依据该来源频率产生一反相来源频率（简称CLKB），请注意，当来源频率为一差分信号(differential signal)，则该差分信号可同时提供来源频率及反向来源频率，此时则不需要反相器来产生反向来源频率；以及N个闩锁器130（其中该些闩锁器130于本实施例中亦可为正反器130，且N为大于或等于2的正整数），该N个闩锁器130_1～130_N依据一连接顺序串联在一起。每该闩锁器130_1～130_N包含：一信号输入级，用来接收一输入信号（简称D）以及输入信号的反相信号（简称DB）；一频率接收级，用来接收该来源频率及该反相来源频率，当闩锁器130对应该连接顺序的奇数时，频率接收级将该来源频率当作一输入频率并将该反相来源频率当作该输入频率的反相信号，而当闩锁器130对应该连接顺序的偶数时，该频率接收级将该反相来源频率当作该输入频率并将该来源频率当作该输入频率的反相信号，其中该连接顺序的奇数或偶数端视该连接顺序的起点与终点的定义而定，该定义可由本领域人士自行决定；以及一信号输出级，用来依据该输入信号与该来源频率输出一输出信号（简称Q）以及该输出信号的反相信号（简称QB）。当N为奇数时，上述闩锁器130的运作至少对应一第一模式，如下表1所示，其中0代表一第一准位，1代表一第2准位。请注意，对任一闩锁器130而言，当该来源频率与该反相来源频率的定义互换时，表1所示的第一模式下的信号对应关将由下表2所取代，进一步而言，表1与表2可共同以表3来表示。另请注意，前述反相器120可以整合于闩锁器130中，由于该整合属于本领域的公知常识，且本技术领域人士可依本说明书的揭露来相对应地调整电路连接关系，因此在不影响说明书揭露要求及可实施性的前提下，非必要的说明在此予于节略。

表1

输入信号D	来源频率CLK	输出信号Q
			0	0	0
0	1	保持不变
			1	0	保持不变
1	1	1

表2

输入信号D	来源频率CLK	输出信号Q
			0	0	保持不变
0	1	0
			1	0	1
1	1	保持不变

表3

输入信号D	输入频率	输出信号Q
			0	0	0
0	1	保持不变
			1	0	保持不变

1

1

1

请继续参阅图1a，为了构成一除频回路，该些闩锁器130包含一第一闩锁器130_1（对应该连接顺序中的第一个）与一第二闩锁器130_N（对应该连接顺序中的第N个），该第一闩锁器130_1的信号输入级包含一正相信号输入单元与一反相信号输入单元，分别用来接收该输入信号及该输入信号的反相信号，而该第二闩锁器130_N的信号输出级包含一正相信号输出端与一反相信号输出端，分别用来输出该输出信号及该输出信号的反相信号，其中该第一闩锁器130_1的正相信号输入单元耦接该第二闩锁器130_N的反相信号输出端，且该第一闩锁器130_1的反相信号输入单元耦接该第二闩锁器130_N的正相信号输出端，藉此形成该除频回路。

请参阅图1b与图1c，图1b是图1a的整数除频器100的一实施范例的示意图，图1c则是图1b的信号波形图。如图1b所示，整数除频器102包含三个闩锁器1302、1304、1306，用来提供除频数为3的除频效果，此时任一闩锁器1302、1304或1306的输出信号Q1、Q2或Q3的频率为该来源频率（CLK）的频率的1/3。上述闩锁器1302的输出信号Q1是作为闩锁器1304的输入信号；闩锁器1304的输出信号Q2是作为闩锁器1306的输入信号；而闩锁器1306的输出信号Q3则作为闩锁器1302的输入信号，其中闩锁器1302与闩锁器1306之间的作动分别类似于前述的第一闩锁器130_1与第二闩锁器130_N，藉此构成一除频回路。另外，闩锁器1302与闩锁器1306分别对应一连接顺序中的第一个与第三个（亦即对应奇数），故二闩锁器1302、1306将该来源频率当作一输入频率并将该反相来源频率当作该输入频率的反相信号；而闩锁器1304则对应该连接顺序中的第二个（亦即对应偶数），因此闩锁器1304将该来源频率当作该输入频率的反相信号并将该反相来源频率当作该输入频率，藉此达到50%的工作周期的效果。再者，本范例中，闩锁器1302、1304、1306均同时对应表1或表2的信号关系；然而，对应奇数的闩锁器1302、1306与对应偶数的闩锁器1304可分别对应表1与表2的信号关系，此时每该闩锁器1302、1304、1306均将该来源频率/反相来源频率当作该输入频率，并将该反相来源频率/来源频率当作该输入频率的反相信号。

另外，为了确保每该闩锁器130的运作能够符合前述第一模式，本发明提供每该闩锁器130的架构如图2所示，其中信号输入级210包含：一正相信号输入单元212，用来接收该输入信号；以及一反相信号输入单元214，用来接收该输入信号的反相信号。频率接收级220包含：一正相频率接收单元222，用来接收前述输入频率，更详细地说，当所属闩锁器130对应前述连接顺序的奇数时，该正相频率接收单元222接收该来源频率，而当所属闩锁器130对应该连接顺序的偶数时，该正相频率接收单元222接收该反相来源频率；以及一反相频率接收单元224，用来接收该输入频率的反相信号，亦即当该正相频率接收单元222接收该来源频率/反相来源频率时，该反相频率接收单元224相反地接收该反相来源频率/来源频率。信号输出级230包含：一正相信号输出端232，用来输出该输出信号；以及一反相信号输出端234，用来输出该输出信号的反相信号。

请参阅图3，其是本发明基于图2的架构所提供的一闩锁器实施方面300，如图所示，该闩锁器实施方面300中，该正相信号输入单元212包含：一正相输入晶体管对，包含二串接的晶体管，用来接收该输入信号以及经由该反相信号输出端234输出该输出信号的反相信号；该反相信号输入单元214包含：一反相输入晶体管对，包含二串接的晶体管，用来接收该输入信号的反相信号以及经由该正相信号输出端232输出该输出信号；该正相频率接收单元222包含：二正相频率接收晶体管，分别耦接于该正相输入晶体管对与该第一准位（例如准位0）之间以及该正相输入晶体管对与该第二准位（例如准位1）之间，用来接收前述输入频率；该反相频率接收单元224包含：二反相频率接收晶体管，分别耦接于该反相输入晶体管对与该第一准位之间以及该反相输入晶体管对与该第二准位之间，用来接收该输入频率的反相信号；以及一闩锁单元310，耦接于该正相信号输出端232与该反相信号输出端234之间。请注意，上述闩锁单元310可以省略，亦即于本发明的另一实施例中，图3的正相信号输入单元212直接耦接至反相信号输入单元214。另请注意，于本发明的又一实施例中，图3的正相信号输入单元212的作用可与正相频率接收单元222互换，亦即此时正相信号输入单元212用来接收输入频率，而正相频率接收单元222用来接收该输入信号以及输出该输出信号的反相信号。

请参阅图4a与图4b，其互为等效电路图，用来揭露基于图2的架构的另一闩锁器实施方面400。如图所示，该闩锁器实施方面400中，该正相信号输入单元212包含：一正相输入晶体管，用来接收该输入信号以及经由该反相信号输出端234输出该输出信号的反相信号；该反相信号输入单元214包含：一反相输入晶体管，用来接收该输入信号的反相信号以及经由该正相信号输出端232输出该输出信号；该正相频率接收单元222包含：一正相频率接收晶体管，耦接于该正相输入晶体管与该第一准位或该第二准位之间，用来接收该输入频率；该反相频率接收单元224包含：一反相频率接收晶体管，耦接于该反相输入晶体管与该第一准位或该第二准位之间，用来接收该输入频率的反相信号；以及一闩锁单元410，耦接于该正相信号输出端232与该反相信号输出端234之间。请注意，类似图3的说明，于本发明的另一实施例中，图4a、4b的正相信号输入单元212与正相频率接收单元222的角色可互换。

请参阅图5a与图5b，两者互为等效电路图，用来揭露基于图2的架构的又一闩锁器实施方面500。如图所示，该闩锁器实施方面500中，该正相信号输入单元212包含：一正相输入晶体管，用来接收该输入信号以及经由该反相信号输出端234输出该输出信号的反相信号；该反相信号输入单元214包含：一反相输入晶体管，用来接收该输入信号的反相信号以及经由该正相信号输出端232输出该输出信号；该正相频率接收单元222包含：一正相频率接收晶体管，耦接于该正相输入晶体管与该第一准位或该第二准位之间，用来接收前述输入频率；以及该反相频率接收单元224包含：一反相频率接收晶体管，耦接于该反相输入晶体管与该第一准位或该第二准位之间，用来接收该输入频率的反相信号。另外，该闩锁器实施方面500进一步包含：一第一晶体管510，耦接于该第二准位或该第一准位与该反相信号输出端234之间，用来依据该输出信号导通或不导通；以及一第二晶体管520，耦接于该第二准位或该第一准位与该正相信号输出端232之间，用来依据该输出信号的反相信号导通或不导通。请注意，如同图3的说明，于本发明的另一实施例中，图5a、5b的正相信号输入单元212与正相频率接收单元222的作用可互换。

请注意，前述闩锁器实施方面300、400、500仅是举例，在符合图2的闩锁器130的架构或其等效架构的前提下，其它实施方面亦得为本发明所采用。另请注意，图1a的N个闩锁器130可一律采用相同的闩锁器实施方面或选用不同的闩锁器实施方面来构成整数除频器100。再请注意，图3至图5所示的晶体管包含NMOS晶体管与PMOS晶体管，由于该些晶体管的绘示与运作属于本领域的公知常识，故不必要的说明在此予以节略。

请参阅图6，为了增加本发明的整数除频器的应用弹性，本发明可藉由适当设计使图1a的整数除频器100成为图6的可编程（Programmable）整数除频器600。如图6所示，可编程整数除频器600将第一闩锁器130_1以外的所有闩锁器130均视为候选闩锁器，并包含一选择电路610（例如一多任务器），该选择电路610耦接每该候选闩锁器的信号输出级，并依据一选择信号（简称SEL）将该些候选闩锁器的其中之一（例如在排列顺序上第M个闩锁器）作为该第二闩锁器130_N（在本实施例中该第二闩锁器130_N在排列顺序上可以不必是第N个闩锁器），以形成一除频回路，换句话说，可编程整数除频器600透过选择电路610来构成所需的除频回路，使该除频回路依需求包含M个闩锁器130来进行除频运作，其中M为正整数，且2≦M≦N。

承上所述，为了在M为奇数及M为偶数的情形下均能使可编程整数除频器600实现50%工作周期，图6的闩锁器130除支持前述第一模式外，另支持一第二模式，更精确地说，如图7所示，图6的每该闩锁器130的架构除包含与图2相同或等效的信号输入级710、频率接收级720与信号输出级730外，进一步包含：一模式控制级740，用来接收一模式控制信号（简称SW），该模式控制信号用来使该闩锁器130的运作对应该第一模式（例如当SW=0时）或该第二模式（例如当SW=1时），其中该第一模式代表该些闩锁器130中有奇数个闩锁器130构成除频回路，此时该第一闩锁器130_1与第二闩锁器130_N同时对应前述连接顺序中的奇数或偶数，而该第二模式代表该些闩锁器130中有偶数个闩锁器130构成除频回路，此时该第一闩锁器130_1与第二闩锁器130_N分别对应前述连接顺序中的奇数与偶数。上述第一模式下的信号关系已如前揭表1与表2所示，而该第二模式下的信号关系则如下表4所示，其中0代表一第一准位，1代表一第2准位。请注意，类似前述，对任一闩锁器130而言，当该来源频率与该反相来源频率的定义互换时，表4所示的第二模式下的信号对应关系将由下表5所取代。另请注意，该模式控制信号的值可依前述的选择信号而定，亦即该选择信号可用来得知构成除频回路的闩锁器130的数目M为奇数或偶数，故可用来决定该模式控制信号的值。

表4

输入信号D	来源频率CLK	输出信号Q
			0	0	保持不变
0	1	0
			1	0	保持不变
1	1	1

表5

输入信号D	来源频率CLK	输出信号Q
			0	0	0
0	1	保持不变
			1	0	1
1	1	保持不变

请参阅图8，其是本发明基于图7的架构所提供的一闩锁器实施方面800。如图所示，该闩锁器实施方面800与前揭闩锁器实施方面300类似，所差者在于该闩锁器实施方面800进一步包含：二正相切换晶体管810，用来依据该模式控制信号导通或不导通，其中一正相切换晶体管810耦接于该正相频率输入单元820与第二准位之间，另一正相切换晶体管810的一端耦接于正相频率输入单元820与正相信号输入单元830之间，另一端则耦接于反相频率输入单元840与反相信号输入单元850之间；以及二反相切换晶体管860，用来依据该模式控制信号的反相信号（简称SWB）导通或不导通，其中一反相切换晶体管860的一端耦接于正相频率输入单元820与正相信号输入单元830之间，另一端则耦接于反相频率输入单元840与反相信号输入单元850之间，另一反相切换晶体管860则耦接于该反相频率输入单元840与第一准位之间。

请参阅图9a与图9b，其互为等效电路图，用来揭露基于图7的架构的另一闩锁器实施方面900。如图所示，该闩锁器实施方面900与前揭闩锁器实施方面400类似，所不同者在于该闩锁器实施方面900进一步包含：一正相切换晶体管910，用来依据该模式控制信号导通或不导通，该正相切换晶体管910的一端耦接于正相频率输入单元920与正相信号输入单元930之间（图9a）或耦接该第二准位（图9b），另一端则耦接于反相频率输入单元940与反相信号输入单元950之间（图9a）或耦接该反相频率输入单元940（图9b）；以及一反相切换晶体管960，用来依据该模式控制信号的反相信号导通或不导通，该反相切换晶体管960的一端耦接反相频率输入单元940（图9a）或耦接于正相频率输入单元920与正相信号输入单元930之间（图9b），另一端则耦接该第一准位（图9a）或耦接于反相频率输入单元940与反相信号输入单元950之间（图9b）。

请参阅图10，其是本发明的可编程整数除频器的另一实施例的示意图。如图所示，可编程整数除频器1000除包含图6所示的组件外，进一步于二相邻的候选闩锁器间设置一开关1010，用来停止该第二闩锁器130_N之后的候选闩锁器的运作，藉此避免无谓的功耗，其中候选闩锁器是指第一闩锁器130_1以外的闩锁器130。更精确地说，假定二相邻候选闩锁器的前后级分别为第一候选闩锁器与第二候选闩锁器，开关1010即设置于第一候选闩锁器的信号输出级与第二候选闩锁器的信号输入级之间以连接二者，当该第一候选闩锁器作为第二闩锁器130_N或为该第二闩锁器130_N的后级时，亦即该第二候选闩锁器不会用于构成除频回路时，该开关1010即断开该第一与第二候选闩锁器间的连接，并将该第二候选闩锁器的信号输入级耦接至一参考电压值（例如一接地电压）或浮接（Floating）以停止该第二候选闩锁器的运作，藉此节省功耗。由于本技术领域人士可依本发明的揭露内容来实现对上述开关1010的控制，例如依据前述选择信号来决定各开关1010的启闭，因此在不影响说明书的揭露要求及可实施性的前提下，冗余的说明在此予以节略。

综上所述，本发明的整数除频器及可编程整数除频器无需额外的控制/修整电路或控制信号θ即可达成50%工作周期的效果，并可支持除频数为奇数以及除频数为偶数的除频操作，且可经由加入开关以达到省电的目的，换言的，本发明相较于先前技术包含至少下列优点：电路单纯且容易控制；成本相对低廉；运作速度快；以及功率消耗少等。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言的，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (11)

1.一种整数除频器，包含：

频率输入端，用来提供频率；以及

N个闩锁器，其中N为大于或等于2的正整数，该些闩锁器依据一连接顺序串联，该些闩锁器包含第一闩锁器与多个候选闩锁器，且每该闩锁器包含：

信号输入级，用来接收输入信号；

频率接收级，用来接收输入频率，当该闩锁器对应该连接顺序的奇数时，该闩锁器的该频率接收级将该频率当作该输入频率，而当该闩锁器对应该连接顺序的偶数时，该闩锁器的该频率接收级将该频率的反相频率当作该输入频率；以及

信号输出级，用来依据该输入信号与该输入频率输出输出信号，

该整数除频器进一步包含：

选择电路，耦接每该候选闩锁器的该信号输出级，用来依据选择信号自该些候选闩锁器中选择第二闩锁器，其中，该第一闩锁器的该信号输入级包含正相信号输入单元与反相信号输入单元，分别用来接收该输入信号及该输入信号的反相信号，该第二闩锁器的该信号输出级包含正相信号输出端与反相信号输出端，分别用来输出该输出信号及该输出信号的反相信号，

其中该选择电路耦接该第一闩锁器的该正相信号输入单元至该第二闩锁器的该反相信号输出端，以及该选择电路耦接该第一闩锁器的该反相信号输入单元至该第二闩锁器的该正相信号输出端。

2.如权利要求1所述的整数除频器，其特征在于，当N为奇数时，若该输入信号对应第一准位且该输入频率对应该第一准位，该输出信号对应该第一准位；若该输入信号对应该第一准位且该输入频率对应第二准位，该输出信号保持不变；若该输入信号对应该第二准位且该输入频率对应该第一准位，该输出信号保持不变；若该输入信号对应该第二准位且该输入频率对应该第二准位，该输出信号对应该第二准位。

3.如权利要求1所述的整数除频器，其特征在于，该些候选闩锁器包含第一候选闩锁器与第二候选闩锁器，且该整数除频器进一步包含：

开关，设置于该第一候选闩锁器的该信号输出级与该第二候选闩锁器的该信号输入级之间，当该选择电路将该第一候选闩锁器作为该第二闩锁器时，该开关将该第二候选闩锁器的该信号输入级耦接至参考电压值或浮接以停止该第二候选闩锁器的运作。

4.如权利要求1所述的整数除频器，其特征在于，每该闩锁器进一步包含：

模式控制级，用来接收模式控制信号，该模式控制信号用来使该闩锁器的运作对应一第一模式或一第二模式，

其中该第一模式代表该些闩锁器中有奇数个构成除频回路，该第二模式代表该些闩锁器中有偶数个构成该除频回路。

5.如权利要求4所述的整数除频器，其特征在于，当该些闩锁器的运作对应该第二模式时，若该输入信号对应一第一准位且该频率对应该第一准位，该输出信号保持不变；若该输入信号对应该第一准位且该频率对应一第二准位，该输出信号对应该第一准位；若该输入信号对应该第二准位且该频率对应该第一准位，该输出信号保持不变；若该输入信号对应该第二准位且该频率对应该第二准位，该输出信号对应该第二准位。

6.如权利要求1所述的整数除频器，其特征在于，对每该闩锁器而言，该信号输入级包含：

正相信号输入单元，用来接收该输入信号；以及

反相信号输入单元，用来接收该输入信号的反相信号，

该频率接收级包含：

正相频率接收单元，用来接收该输入频率；以及

反相频率接收单元，用来接收该输入频率的反相信号；以及

该信号输出级包含：

正相信号输出端，用来输出该输出信号；以及

反相信号输出端，用来输出该输出信号的反相信号。

7.如权利要求6所述的整数除频器，其特征在于，该些闩锁器的至少其中之一进一步包含：

闩锁单元，耦接于该正相信号输出端与该反相信号输出端之间。

8.如权利要求7所述的整数除频器，其特征在于，对包含该闩锁单元的该闩锁器而言，该正相信号输入单元包含：

正相输入晶体管对，包含二串接的晶体管，用来接收该输入信号以及经由该反相信号输出端输出该输出信号的反相信号，

该反相信号输入单元包含：

反相输入晶体管对，包含二串接的晶体管，用来接收该输入信号的反相信号以及经由该正相信号输出端输出该输出信号，

该正相频率接收单元包含：

二正相频率接收晶体管，分别耦接于该正相输入晶体管对与一第一准位之间以及该正相输入晶体管对与一第二准位之间，用来接收该输入频率，以及

该反相频率接收单元包含：

二反相频率接收晶体管，分别耦接于该反相输入晶体管对与该第一准位之间以及该反相输入晶体管对与该第二准位之间，用来接收该输入频率的反相信号。

9.如权利要求7所述的整数除频器，其特征在于，对包含该闩锁单元的该闩锁器而言，该正相信号输入单元包含：

正相输入晶体管，用来接收该输入信号以及经由该反相信号输出端输出该输出信号的反相信号，

该反相信号输入单元包含：

反相输入晶体管，用来接收该输入信号的反相信号以及经由该正相信号输出端输出该输出信号，

该正相频率接收单元包含：

正相频率接收晶体管，耦接于该正相输入晶体管与一第一准位或一第二准位之间，用来接收该输入频率，以及

该反相频率接收单元包含：

反相频率接收晶体管，耦接于该反相输入晶体管与该第一准位或该第二准位之间，用来接收该输入频率的反相信号。

10.如权利要求6所述的整数除频器，其特征在于，对不包含该闩锁单元的该闩锁器而言，该正相信号输入单元包含：

正相输入晶体管，用来接收该输入信号以及经由该反相信号输出端输出该输出信号的反相信号，

该反相信号输入单元包含：

反相输入晶体管，用来接收该输入信号的反相信号以及经由该正相信号输出端输出该输出信号，

该正相频率接收单元包含：

正相频率接收晶体管，耦接于该正相输入晶体管与一第一准位或一第二准位之间，用来接收该输入频率，

该反相频率接收单元包含：

反相频率接收晶体管，耦接于该反相输入晶体管与该第一准位或该第二准位之间，用来接收该输入频率的反相信号，以及

该闩锁器进一步包含：

第一晶体管，耦接于该第二准位或该第一准位与该反相信号输出端之间，用来依据该输出信号导通或不导通；以及

第二晶体管，耦接于该第二准位或该第一准位与该正相信号输出端之间，用来依据该输出信号的反相信号导通或不导通。

11.如权利要求1所述的整数除频器，其特征在于，所述整数除频器为可实现50％工作周期的整数除频器。