TWI533609B - 可實現５０％工作週期之整數除頻器及可編程整數除頻器 - Google Patents

可實現５０％工作週期之整數除頻器及可編程整數除頻器 Download PDF

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TWI533609B
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Description

可實現50%工作週期之整數除頻器及可編程整數除頻器
本發明是關於整數除頻器及可編程整數除頻器，尤其是關於可實現50%工作週期之整數除頻器及可編程整數除頻器。
一般電子電路需要依據一參考時脈以讓個別元件進行運作或讓不同元件同步運作。該參考時脈通常由一頻率合成器(FrequencySynthesizer)依據一來源時脈而產生。一般頻率合成器之組成包含一單模數或多模數之整數除頻器(Integer Frequency Divider)，該整數除頻器可依據一高頻的輸入時脈產生一低頻的輸出時脈，以提供整數除頻或分數除頻的效果，進而供後續利用，其中分數除頻可經由一三角積分器控制一多除數之整數除頻器來實現。
前述整數除頻器之實施可利用一或多個串聯之閂鎖器，藉此產生頻率為一輸入時脈之頻率的(1/K)倍的一輸出時脈，其中K係指該整數除頻器之除頻數。而為了確保輸出時脈能提供足夠且均等的高準位與低準位之維持時間以供利用，輸出時脈之工作週期理想上應為50%，然而，當K非為2或2的倍數時(例如K等於3時)，該整數除頻器需要額外的控制/修整(Trimming)電路或該些閂鎖器需要額外的控制訊號θ方能產生工作 週期為50%之輸出時脈，此額外的控制/修整電路或控制訊號θ會消耗較多的成本、限制整體電路的運作速度及/或增加控制的複雜度。除此之外，一般適用於除頻數為偶數之閂鎖器並不適用於除頻數為奇數之閂鎖器的操作，因此一般利用閂鎖器來實現之可編程整數除頻器無法同時支援奇數與偶數除頻操作，實施上受到了相當限制。有關本領域之先前技術可參考公開號為200816639之中華民國專利；專利號為6,123,796之美國專利；以及下列之期刊：Rahul Magoon et al.,“A Single-Chip Quad-Band(950/1000/1900/11000 MHz)Direct Conversion GSM/GPRS RE Transceiver with Integrated VCOs and Fractional-N Synthesizer,”in IEEE JOURNAL OF SOLID-STA TE CIRCUITS,VOL.37,NO.12,DECEMBER 2002；Sheng-Che Tseng et al.,“True 50% Duty-Cycle SSH and SHH SiGe BiCMOS Divide-by-3 Prescalers,”in IEICE TRANS.ELECTRON.,VOL.E-89-C,NO.6,JUNE 2006。
鑑於先前技術之不足，本發明之一目的在於提供一種可實現50%工作週期之整數除頻器及可編程整數除頻器，以解決先前技術的問題。
本發明揭露了一種可實現50%工作週期之整數除頻器。依據本發明之一實施例，該整數除頻器包含：一時脈輸入端，用來提供一時脈；以及N個閂鎖器，其中N為大於等於2的正整數，該些閂鎖器依據一連接順序串聯在一起。每該閂鎖器包含：一訊號輸入級，用來接收一輸入訊號；一時脈接收級，當該閂鎖器對應該連接順序之奇數時，該閂鎖器之該時脈接收級將該時脈當作一輸入時脈並將該時脈之一反相時脈當作該輸入時脈之反相訊號，而當該閂鎖器對應該連接順序之偶數時，該閂鎖器之該時脈 接收級將該反相時脈當作該輸入時脈並將該時脈當作該輸入時脈之反相訊號；以及一訊號輸出級，用來依據該輸入訊號與該時脈輸出一輸出訊號。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
100‧‧‧整數除頻器
102‧‧‧整數除頻器
110‧‧‧來源時脈輸入端
120‧‧‧反相器
130‧‧‧閂鎖器
130_1‧‧‧第一閂鎖器
130_N‧‧‧第二閂鎖器
1302‧‧‧閂鎖器
1304‧‧‧閂鎖器
1306‧‧‧閂鎖器
210‧‧‧訊號輸入級
212‧‧‧正相訊號輸入單元
214‧‧‧反相訊號輸入單元
220‧‧‧時脈接收級
222‧‧‧正相時脈接收單元
224‧‧‧反相時脈接收單元
230‧‧‧訊號輸出級
232‧‧‧正相訊號輸出端
234‧‧‧反相訊號輸出端
300‧‧‧閂鎖器實施樣態
310‧‧‧閂鎖單元
400‧‧‧閂鎖器實施樣態
410‧‧‧閂鎖單元
500‧‧‧閂鎖器實施樣態
510‧‧‧第一電晶體
520‧‧‧第二電晶體
600‧‧‧可編程整數除頻器
610‧‧‧選擇電路
710‧‧‧訊號輸入級
720‧‧‧時脈接收級
730‧‧‧訊號輸出級
740‧‧‧模式控制級
800‧‧‧閂鎖器實施樣態
810‧‧‧正相切換電晶體
820‧‧‧正相時脈輸入單元
830‧‧‧正相訊號輸入單元
840‧‧‧反相時脈輸入單元
850‧‧‧反相訊號輸入單元
860‧‧‧反相切換電晶體
900‧‧‧閂鎖器實施樣態
910‧‧‧正相切換電晶體
920‧‧‧正相時脈輸入單元
930‧‧‧正相訊號輸入單元
940‧‧‧反相時脈輸入單元
950‧‧‧反相訊號輸入單元
960‧‧‧反相切換電晶體
1000‧‧‧可編程整數除頻器
1010‧‧‧開關
D‧‧‧輸入訊號
DB‧‧‧輸入訊號之反相訊號
Q‧‧‧輸出訊號
QB‧‧‧輸出訊號之反相訊號
Q1‧‧‧輸出訊號
Q2‧‧‧輸出訊號
Q3‧‧‧輸出訊號
CLK‧‧‧來源時脈
CLKB‧‧‧反相來源時脈
SEL‧‧‧選擇訊號
SW‧‧‧模式控制訊號
SWB‧‧‧模式控制訊號之反相訊號
圖1a為本發明之整數除頻器之一實施例的示意圖；圖1b為圖1a之整數除頻器之一實施範例的示意圖；圖1c為圖1b之訊號波形圖；圖2為圖1a之閂鎖器之架構之一實施例的示意圖；圖3為基於圖2之架構之閂鎖器之一實施樣態的示意圖；圖4a為基於圖2之架構之閂鎖器之另一實施樣態的示意圖；圖4b為圖4a之等效電路圖；圖5a為基於圖2之架構之閂鎖器之又一實施樣態的示意圖；圖5b為圖5a之等效電路圖；圖6為本發明之可編程整數除頻器之一實施例的示意圖；圖7為圖6之閂鎖器之架構之一實施例的示意圖；圖8為基於圖7之架構之閂鎖器之一實施樣態的示意圖；圖9a為基於圖7之架構之閂鎖器之另一實施樣態的示意圖；圖9b為圖9a之等效電路圖；及圖10為本發明之可編程整數除頻器之另一實施例的示意圖。
以下內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。
本發明之揭露內容包含整數除頻器及可編程整數除頻器，用來提供50%工作週期之輸出訊號。在實施為可能的前提下，本技術領域具有通常知識者能夠依據本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，並能選擇性地實施一實施例中的部分技術特徵或採用多個實施例中的一部或全部技術特徵之組合。另外，由於本發明之整數除頻器及可編程整數除頻器所包含之部分元件單獨而言可能為已知元件，因此，在不影響發明揭露要求及可實施性的前提下，以下說明對於已知元件的細節將予以節略。
請參閱圖1a，其係本發明之整數除頻器之一實施例的示意圖。如圖所示，本實施例之整數除頻器100包含：一來源時脈輸入端110，用來提供一來源時脈(簡稱CLK)；至少一反相器120，用來依據該來源時脈產生一反相來源時脈(簡稱CLKB)，請注意，當來源時脈為一差動訊號(differential signal)，則該差動訊號可同時提供來源時脈及反向來源時脈，此時則不需要反相器來產生反向來源時脈；以及N個閂鎖器130(其中該些閂鎖器130於本實施例中亦可為正反器130，且N為大於或等於2之正整數)，該N個閂鎖器130_1~130_N依據一連接順序串聯在一起。每該閂鎖器130_1~130_N包含：一訊號輸入級，用來接收一輸入訊號(簡稱D)以及輸入訊號之反相訊號(簡稱DB)；一時脈接收級，用來接收該來源時脈及該反相來源時脈，當閂鎖器130對應該連接順序之奇數時，時脈接收級將該 來源時脈當作一輸入時脈並將該反相來源時脈當作該輸入時脈之反相訊號，而當閂鎖器130對應該連接順序之偶數時，該時脈接收級將該反相來源時脈當作該輸入時脈並將該來源時脈當作該輸入時脈之反相訊號，其中該連接順序之奇數或偶數端視該連接順序之起點與終點之定義而定，該定義可由本領域人士自行決定；以及一訊號輸出級，用來依據該輸入訊號與該來源時脈輸出一輸出訊號(簡稱Q)以及該輸出訊號之反相訊號(簡稱QB)。當N為奇數時，上述閂鎖器130之運作至少對應一第一模式，如下表1所示，其中0代表一第一準位，1代表一第2準位。請注意，對任一閂鎖器130而言，當該來源時脈與該反相來源時脈之定義互換時，表1所示之第一模式下的訊號對應關係將由下表2所取代，進一步而言，表1與表2可共同以表3來表示。另請注意，前述反相器120可以整合於閂鎖器130中，由於該整合屬於本領域之公知常識，且本技術領域人士可依本說明書之揭露來相對應地調整電路連接關係，因此在不影響說明書揭露要求及可實施性的前提下，非必要的說明在此予於節略。
請繼續參閱圖1a，為了構成一除頻迴路，該些閂鎖器130包含一第一閂鎖器130_1(對應該連接順序中的第一個)與一第二閂鎖器130_N(對應該連接順序中的第N個)，該第一閂鎖器130_1之訊號輸入級包含一正相訊號輸入單元與一反相訊號輸入單元，分別用來接收該輸入訊號及該輸入訊號之反相訊號，而該第二閂鎖器130_N之訊號輸出級包含一正相訊號輸出端與一反相訊號輸出端，分別用來輸出該輸出訊號及該輸出訊號之反相訊號，其中該第一閂鎖器130_1之正相訊號輸入單元耦接該第二閂鎖器130_N之反相訊號輸出端，且該第一閂鎖器130_1之反相訊號輸入單元耦接該第二閂鎖器130_N之正相訊號輸出端，藉此形成該除頻迴路。
請參閱圖1b與圖1c，圖1b係圖1a之整數除頻器100之一實施範例的示意圖，圖1c則係圖1b之訊號波形圖。如圖1b所示，整數除頻器102包含三個閂鎖器1302、1304、1306，用來提供除頻數為3之除頻效果，此時任一閂鎖器1302、1304或1306之輸出訊號Q1、Q2或Q3的頻率為該來源時脈(CLK)之頻率的1/3。上述閂鎖器1302之輸出訊號Q1係作為閂鎖器1304之輸入訊號；閂鎖器1304之輸出訊號Q2係作為閂鎖器1306之輸入訊號；而閂鎖器1306之輸出訊號Q3則作為閂鎖器1302之輸入訊號，其中閂鎖器1302與閂鎖器1306之間的作動分別類似於前述之第一閂鎖器130_1與第二閂鎖器130_N，藉此構成一除頻迴路。另外，閂鎖器1302與閂鎖器1306分別對應一連接順序中的第一個與第三個(亦即對應奇數)，故二閂鎖器1302、1306將該來源時脈當作一輸入時脈並將該反相來源時脈當作該輸入時脈之反相訊號；而閂鎖器1304則對應該連接順序中的第二個(亦即對應偶數)，因此閂鎖器1304將該來源時脈當作該輸入時脈之反相訊號並將該反相來源時脈當作該輸入時脈，藉此達到50%之工作週期的效果。再者，本範例中，閂鎖器1302、1304、1306均同時對應表1或表2之訊號關係；然而，對應奇數之閂鎖器1302、1306與對應偶數之閂鎖器1304可分別對應表1與表2之訊號關係，此時每該閂鎖器1302、1304、1306均將該來源時脈/反相來源時脈當作該輸入時脈，並將該反相來源時脈/來源時脈當作該輸入時脈之反相訊號。
另外，為了確保每該閂鎖器130之運作能夠符合前述第一模式，本發明提供每該閂鎖器130之架構如圖2所示，其中訊號輸入級210包含：一正相訊號輸入單元212，用來接收該輸入訊號；以及一反相訊號輸 入單元214，用來接收該輸入訊號之反相訊號。時脈接收級220包含：一正相時脈接收單元222，用來接收前述輸入時脈，更詳細地說，當所屬閂鎖器130對應前述連接順序之奇數時，該正相時脈接收單元222接收該來源時脈，而當所屬閂鎖器130對應該連接順序之偶數時，該正相時脈接收單元222接收該反相來源時脈；以及一反相時脈接收單元224，用來接收該輸入時脈之反相訊號，亦即當該正相時脈接收單元222接收該來源時脈/反相來源時脈時，該反相時脈接收單元224相反地接收該反相來源時脈/來源時脈。訊號輸出級230包含；一正相訊號輸出端232，用來輸出該輸出訊號；以及一反相訊號輸出端234，用來輸出該輸出訊號之反相訊號。
請參閱圖3，其係本發明基於圖2之架構所提供之一閂鎖器實施樣態300，如圖所示，該閂鎖器實施樣態300中，該正相訊號輸入單元212包含：一正相輸入電晶體對，包含二串接之電晶體，用來接收該輸入訊號以及經由該反相訊號輸出端234輸出該輸出訊號之反相訊號；該反相訊號輸入單元214包含：一反相輸入電晶體對，包含二串接之電晶體，用來接收該輸入訊號之反相訊號以及經由該正相訊號輸出端232輸出該輸出訊號；該正相時脈接收單元222包含：二正相時脈接收電晶體，分別耦接於該正相輸入電晶體對與該第一準位(例如準位0)之間以及該正相輸入電晶體對與該第二準位(例如準位1)之間，用來接收前述輸入時脈；該反相時脈接收單元224包含：二反相時脈接收電晶體，分別耦接於該反相輸入電晶體對與該第一準位之間以及該反相輸入電晶體對與該第二準位之間，用來接收該輸入時脈之反相訊號；以及一閂鎖單元310，耦接於該正相訊號輸出端232與該反相訊號輸出端234之間。請注意，上述閂鎖單元310可以省 略，亦即於本發明之另一實施例中，圖3之正相訊號輸入單元212係直接耦接至反相訊號輸入單元214。另請注意，於本發明之又一實施例中，圖3之正相訊號輸入單元212之作用可與正相時脈接收單元222互換，亦即此時正相訊號輸入單元212用來接收輸入時脈，而正相時脈接收單元222用來接收該輸入訊號以及輸出該輸出訊號之反相訊號。
請參閱圖4a與圖4b，其互為等效電路圖，用來揭露基於圖2之架構的另一閂鎖器實施樣態400。如圖所示，該閂鎖器實施樣態400中，該正相訊號輸入單元212包含：一正相輸入電晶體，用來接收該輸入訊號以及經由該反相訊號輸出端234輸出該輸出訊號之反相訊號；該反相訊號輸入單元214包含：一反相輸入電晶體，用來接收該輸入訊號之反相訊號以及經由該正相訊號輸出端232輸出該輸出訊號；該正相時脈接收單元222包含：一正相時脈接收電晶體，耦接於該正相輸入電晶體與該第一準位或該第二準位之間，用來接收該輸入時脈；該反相時脈接收單元224包含：一反相時脈接收電晶體，耦接於該反相輸入電晶體與該第一準位或該第二準位之間，用來接收該輸入時脈之反相訊號；以及一閂鎖單元410，耦接於該正相訊號輸出端232與該反相訊號輸出端234之間。請注意，類似圖3之說明，於本發明之另一實施例中，圖4a、4b之正相訊號輸入單元212與正相時脈接收單元222之角色可互換。
請參閱圖5a與圖5b，兩者互為等效電路圖，用來揭露基於圖2之架構的又一閂鎖器實施樣態500。如圖所示，該閂鎖器實施樣態500中，該正相訊號輸入單元212包含：一正相輸入電晶體，用來接收該輸入訊號以及經由該反相訊號輸出端234輸出該輸出訊號之反相訊號；該反相 訊號輸入單元214包含：一反相輸入電晶體，用來接收該輸入訊號之反相訊號以及經由該正相訊號輸出端232輸出該輸出訊號；該正相時脈接收單元222包含：一正相時脈接收電晶體，耦接於該正相輸入電晶體與該第一準位或該第二準位之間，用來接收前述輸入時脈；以及該反相時脈接收單元224包含：一反相時脈接收電晶體，耦接於該反相輸入電晶體與該第一準位或該第二準位之間，用來接收該輸入時脈之反相訊號。另外，該閂鎖器實施樣態500進一步包含：一第一電晶體510，耦接於該第二準位或該第一準位與該反相訊號輸出端234之間，用來依據該輸出訊號導通或不導通；以及一第二電晶體520，耦接於該第二準位或該第一準位與該正相訊號輸出端232之間，用來依據該輸出訊號之反相訊號導通或不導通。請注意，如同圖3之說明，於本發明之另一實施例中，圖5a、5b之正相訊號輸入單元212與正相時脈接收單元222之作用可互換。
請注意，前述閂鎖器實施樣態300、400、500僅係舉例，在符合圖2之閂鎖器130之架構或其等效架構的前提下，其它實施樣態亦得為本發明所採用。另請注意，圖1a之N個閂鎖器130可一律採用相同的閂鎖器實施樣態或選用不同的閂鎖器實施樣態來構成整數除頻器100。再請注意，圖3至圖5所示的電晶體包含NMOS電晶體與PMOS電晶體，由於該些電晶體之繪示與運作屬於本領域之公知常識，故不必要之說明在此予以節略。
請參閱圖6，為了增加本發明之整數除頻器的應用彈性，本發明可藉由適當設計使圖1a之整數除頻器100成為圖6之可編程(Programmable)整數除頻器600。如圖6所示，可編程整數除頻器600將 第一閂鎖器130_1以外的所有閂鎖器130均視為候選閂鎖器，並包含一選擇電路610(例如一多工器)，該選擇電路610耦接每該候選閂鎖器之訊號輸出級，並依據一選擇訊號(簡稱SEL)將該些候選閂鎖器的其中之一(例如在排列順序上第M個閂鎖器)作為該第二閂鎖器130_N(在本實施例中該第二閂鎖器130_N在排列順序上可以不必是第N個閂鎖器)，以形成一除頻迴路，換句話說，可編程整數除頻器600係透過選擇電路610來構成所需之除頻迴路，使該除頻迴路依需求包含M個閂鎖器130來進行除頻運作，其中M為正整數，且2≦M≦N。
承上所述，為了在M為奇數及M為偶數的情形下均能使可編程整數除頻器600實現50%工作週期，圖6之閂鎖器130除支援前述第一模式外，另支援一第二模式，更精確地說，如圖7所示，圖6之每該閂鎖器130的架構除包含與圖2相同或等效之訊號輸入級710、時脈接收級720與訊號輸出級730外，進一步包含：一模式控制級740，用來接收一模式控制訊號(簡稱SW)，該模式控制訊號用來使該閂鎖器130之運作對應該第一模式(例如當SW=0時)或該第二模式(例如當SW=1時)，其中該第一模式代表該些閂鎖器130中有奇數個閂鎖器130構成除頻迴路，此時該第一閂鎖器130_1與第二閂鎖器130_N同時對應前述連接順序中的奇數或偶數，而該第二模式代表該些閂鎖器130中有偶數個閂鎖器130構成除頻迴路，此時該第一閂鎖器130_1與第二閂鎖器130_N分別對應前述連接順序中的奇數與偶數。上述第一模式下的訊號關係已如前揭表1與表2所示，而該第二模式下的訊號關係則如下表4所示，其中0代表一第一準位，1代表一第2準位。請注意，類似前述，對任一閂鎖器130而言，當該來源時脈 與該反相來源時脈之定義互換時，表4所示之第二模式下的訊號對應關係將由下表5所取代。另請注意，該模式控制訊號之值可依前述之選擇訊號而定，亦即該選擇訊號可用來得知構成除頻迴路的閂鎖器130之數目M為奇數或偶數，故可用來決定該模式控制訊號之值。
請參閱圖8，其係本發明基於圖7之架構所提供之一閂鎖器實施樣態800。如圖所示，該閂鎖器實施樣態800與前揭閂鎖器實施樣態300類似，所差者在於該閂鎖器實施樣態800進一步包含：二正相切換電晶體810，用來依據該模式控制訊號導通或不導通，其中一正相切換電晶體810耦接於該正相時脈輸入單元820與第二準位之間，另一正相切換電晶體810 之一端耦接於正相時脈輸入單元820與正相訊號輸入單元830之間，另一端則耦接於反相時脈輸入單元840與反相訊號輸入單元850之間；以及二反相切換電晶體860，用來依據該模式控制訊號之反相訊號(簡稱SWB)導通或不導通，其中一反相切換電晶體860之一端耦接於正相時脈輸入單元820與正相訊號輸入單元830之間，另一端則耦接於反相時脈輸入單元840與反相訊號輸入單元850之間，另一反相切換電晶體860則耦接於該反相時脈輸入單元840與第一準位之間。
請參閱圖9a與圖9b，其互為等效電路圖，用來揭露基於圖7之架構的另一閂鎖器實施樣態900。如圖所示，該閂鎖器實施樣態900與前揭閂鎖器實施樣態400類似，所不同者在於該閂鎖器實施樣態900進一步包含：一正相切換電晶體910，用來依據該模式控制訊號導通或不導通，該正相切換電晶體910之一端耦接於正相時脈輸入單元920與正相訊號輸入單元930之間(圖9a)或耦接該第二準位(圖9b)，另一端則耦接於反相時脈輸入單元940與反相訊號輸入單元950之間(圖9a)或耦接該反相時脈輸入單元940(圖9b)；以及一反相切換電晶體960，用來依據該模式控制訊號之反相訊號導通或不導通，該反相切換電晶體960之一端耦接反相時脈輸入單元940(圖9a)或耦接於正相時脈輸入單元920與正相訊號輸入單元930之間(圖9b)，另一端則耦接該第一準位(圖9a)或耦接於反相時脈輸入單元940與反相訊號輸入單元950之間(圖9b)。
請參閱圖10，其係本發明之可編程整數除頻器之另一實施例的示意圖。如圖所示，可編程整數除頻器1000除包含圖6所示之元件外，進一步於二相鄰之候選閂鎖器間設置一開關1010，用來停止該第二閂鎖器 130_N之後的候選閂鎖器之運作，藉此避免無謂的功耗，其中候選閂鎖器係指第一閂鎖器130_1以外的閂鎖器130。更精確地說，假定二相鄰候選閂鎖器之前後級分別為第一候選閂鎖器與第二候選閂鎖器，開關1010即設置於第一候選閂鎖器的訊號輸出級與第二候選閂鎖器的訊號輸入級之間以連接二者，當該第一候選閂鎖器作為第二閂鎖器130_N或為該第二閂鎖器130_N之後級時，亦即該第二候選閂鎖器不會用於構成除頻迴路時，該開關1010即斷開該第一與第二候選閂鎖器間的連接，並將該第二候選閂鎖器之訊號輸入級耦接至一參考電壓值(例如一接地電壓)或浮接(Floating)以停止該第二候選閂鎖器之運作，藉此節省功耗。由於本技術領域人士可依本發明之揭露內容來實現對上述開關1010之控制，例如依據前述選擇訊號來決定各開關1010之啟閉，因此在不影響說明書之揭露要求及可實施性的前提下，冗餘之說明在此予以節略。
綜上所述，本發明之整數除頻器及可編程整數除頻器無需額外的控制/修整電路或控制訊號θ即可達成50%工作週期之效果，並可支援除頻數為奇數以及除頻數為偶數之除頻操作，且可經由加入開關以達到省電的目的，換言之，本發明相較於先前技術包含至少下列優點：電路單純且容易控制；成本相對低廉；運作速度快；以及功率消耗少等。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之請求項所界定者為準。
100‧‧‧整數除頻器
110‧‧‧來源時脈輸入端
120‧‧‧反相器
130‧‧‧閂鎖器
130_1‧‧‧第一閂鎖器
130_N‧‧‧第二閂鎖器
D‧‧‧輸入訊號
DB‧‧‧輸入訊號之反相訊號
Q‧‧‧輸出訊號
QB‧‧‧輸出訊號之反相訊號
CLK‧‧‧來源時脈
CLKB‧‧‧反相來源時脈

Claims (12)

  1. 一種整數除頻器，包含：一時脈輸入端，用來提供一時脈；N個閂鎖器，其中N為大於或等於2的正整數，該些閂鎖器依據一連接順序串聯，該些閂鎖器包含一第一閂鎖器與複數個候選閂鎖器，且每該閂鎖器包含：一訊號輸入級，用來接收一輸入訊號；一時脈接收級，用來接收一輸入時脈，當該閂鎖器對應該連接順序之奇數時，該閂鎖器之該時脈接收級將該時脈當作該輸入時脈，而當該閂鎖器對應該連接順序之偶數時，該閂鎖器之該時脈接收級將該時脈之一反相時脈當作該輸入時脈；以及一訊號輸出級，用來依據該輸入訊號與該輸入時脈輸出一輸出訊號；以及一選擇電路，耦接每該候選閂鎖器之該訊號輸出級，用來依據一選擇訊號自該些候選閂鎖器中選擇一第二閂鎖器，其中，該第一閂鎖器之該訊號輸入級包含一正相訊號輸入單元與一反相訊號輸入單元，分別用來接收該輸入訊號及該輸入訊號之反相訊號，該第二閂鎖器之該訊號輸出級包含一正相訊號輸出端與一反相訊號輸出端，分別用來輸出該輸出訊號及該輸出訊號之反相訊號；以及該選擇電路耦接該第一閂鎖器之該正相訊號輸入單元至該第二閂鎖器之該反相訊號輸出端，以及該選擇電路耦接該第一閂鎖器之該反相訊號輸入單元至該第二閂鎖器之該正相訊號輸出端。
  2. 如請求項第1項所述之整數除頻器，當N為奇數時，若該輸入訊號對應一第一準位且該輸入時脈對應該第一準位，該輸出訊號對應該第一準位；若該輸入訊號對應該第一準位且該輸入時脈對應一第二準位，該輸出訊號保持不變；若該輸入訊號對應該第二準位且該輸入時脈對應該第一準位，該輸出訊號保持不變；若該輸入訊號對應該第二準位且該輸入時脈對應該第二準位，該輸出訊號對應該第二準位。
  3. 如請求項第1項所述之整數除頻器，其中該正相訊號輸入單元耦接該反相訊號輸出端，該反相訊號輸入單元耦接該正相訊號輸出端。
  4. 如請求項第3項所述之整數除頻器，其中該些候選閂鎖器包含一第一候選閂鎖器與一第二候選閂鎖器，且該整數除頻器進一步包含：一開關，設置於該第一候選閂鎖器之該訊號輸出級與該第二候選閂鎖器之該訊號輸入級之間，當該選擇電路將該第一候選閂鎖器作為該第二閂鎖器時，該開關將該第二候選閂鎖器之該訊號輸入級耦接至一參考電壓值或浮接以停止該第二候選閂鎖器之運作。
  5. 如請求項第1項所述之整數除頻器，其中每該閂鎖器進一步包含：一模式控制級，用來接收一模式控制訊號，該模式控制訊號用來使該閂鎖器之運作對應該一第一模式或一第二模式，其中該第一模式代表該些閂鎖器中有奇數個構成一除頻迴路，該第二模式代表該些閂鎖器中有偶數個構成該除頻迴路。
  6. 如請求項第5項所述之整數除頻器，其中當該些閂鎖器之運作對應該第二 模式時，若該輸入訊號對應該第一準位且該時脈對應該第一準位，該輸出訊號保持不變；若該輸入訊號對應該第一準位且該時脈對應該第二準位，該輸出訊號對應該第一準位；若該輸入訊號對應該第二準位且該時脈對應該第一準位，該輸出訊號保持不變；若該輸入訊號對應該第二準位且該時脈對應該第二準位，該輸出訊號對應該第二準位。
  7. 如請求項第1項所述之整數除頻器，其中對每該閂鎖器而言，該訊號輸入級包含：一正相訊號輸入單元，用來接收該輸入訊號；以及一反相訊號輸入單元，用來接收該輸入訊號之反相訊號，該時脈接收級包含：一正相時脈接收單元，用來接收該輸入時脈；以及一反相時脈接收單元，用來接收該輸入時脈之反相訊號；以及該訊號輸出級包含：一正相訊號輸出端，用來輸出該輸出訊號；以及一反相訊號輸出端，用來輸出該輸出訊號之反相訊號。
  8. 如請求項第7項所述之整數除頻器，其中該些閂鎖器之至少其中之一進一步包含：一閂鎖單元，耦接於該正相訊號輸出端與該反相訊號輸出端之間。
  9. 如請求項第8項所述之整數除頻器，其中對包含該閂鎖單元之該閂鎖器而言，該正相訊號輸入單元包含：一正相輸入電晶體對，包含二串接之電晶體，用來接收該輸入訊號以及經由該反相訊號輸出端輸出該輸出訊號之反相訊號， 該反相訊號輸入單元包含：一反相輸入電晶體對，包含二串接之電晶體，用來接收該輸入訊號之反相訊號以及經由該正相訊號輸出端輸出該輸出訊號，該正相時脈接收單元包含：二正相時脈接收電晶體，分別耦接於該正相輸入電晶體對與該第一準位之間以及該正相輸入電晶體對與該第二準位之間，用來接收該輸入時脈，以及該反相時脈接收單元包含：二反相時脈接收電晶體，分別耦接於該反相輸入電晶體對與該第一準位之間以及該反相輸入電晶體對與該第二準位之間，用來接收該輸入時脈之反相訊號。
  10. 如請求項第8項所述之整數除頻器，其中對包含該閂鎖單元之該閂鎖器而言，該正相訊號輸入單元包含：一正相輸入電晶體，用來接收該輸入訊號以及經由該反相訊號輸出端輸出該輸出訊號之反相訊號，該反相訊號輸入單元包含：一反相輸入電晶體，用來接收該輸入訊號之反相訊號以及經由該正相訊號輸出端輸出該輸出訊號，該正相時脈接收單元包含：一正相時脈接收電晶體，耦接於該正相輸入電晶體與該第一準位或該第二準位之間，用來接收該輸入時脈，以及該反相時脈接收單元包含： 一反相時脈接收電晶體，耦接於該反相輸入電晶體與該第一準位或該第二準位之間，用來接收該輸入時脈之反相訊號。
  11. 如請求項第7項所述之整數除頻器，其中對不包含該閂鎖單元之該閂鎖器而言，該正相訊號輸入單元包含：一正相輸入電晶體，用來接收該輸入訊號以及經由該反相訊號輸出端輸出該輸出訊號之反相訊號，該反相訊號輸入單元包含：一反相輸入電晶體，用來接收該輸入訊號之反相訊號以及經由該正相訊號輸出端輸出該輸出訊號，該正相時脈接收單元包含：一正相時脈接收電晶體，耦接於該正相輸入電晶體與該第一準位或該第二準位之間，用來接收該輸入時脈，該反相時脈接收單元包含：一反相時脈接收電晶體，耦接於該反相輸入電晶體與該第一準位或該第二準位之間，用來接收該輸入時脈之反相訊號，以及該閂鎖器進一步包含：一第一電晶體，耦接於該第二準位或該第一準位與該反相訊號輸出端之間，用來依據該輸出訊號導通或不導通；以及一第二電晶體，耦接於該第二準位或該第一準位與該正相訊號輸出端之間，用來依據該輸出訊號之反相訊號導通或不導通。
  12. 如請求項第1項所述之整數除頻器，係為一可實現50%工作週期之整數除頻器。
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