CN102160289A - 锁存器结构、分频器及其操作方法 - Google Patents

锁存器结构、分频器及其操作方法 Download PDF

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Abstract

本发明涉及一种锁存器，其包括三个电路。第一电路在第一输入(D)及第一时钟相位(CK)均为低时将第一输出(QB)驱动到第一电平，在D及CK均为高时将所述QB驱动到第二电平，且在将不同逻辑电平施加到D及CK时提供高阻抗(HI-Z)。第二电路在第三输入(DB)及互补时钟相位(CKB)均为低时将第二输出(Q)驱动到所述第一电平，在DB及CKB均为高时将所述Q驱动到所述第二电平，且在将不同逻辑电平施加到DB及CKB时提供HI-Z。第三电路在所述第一电路及所述第二电路在Q及QB处提供HI-Z时维持Q及QB的电压。借助所述锁存器建构的奇数分频器在不将输出脉冲宽度限于输入周期的整数倍数的情况下产生50％工作循环操作。

Description

锁存器结构、分频器及其操作方法
根据35U.S.C.§119主张优先权
本专利申请案主张2008年9月19日申请的题目为“锁存器结构和分频器(LATCHSTRUCTURE AND FREQUENCY DIVIDER)”的第61/098,665号美国临时专利申请案的优先权，所述美国临时专利申请案已转让给本受让人，且其全部内容在此以引用的方式明确地并入本文中。
技术领域
本发明大体来说涉及电子电路及通信设备。更特定来说，在若干方面中，本发明涉及锁存器、分频器、合成器及使用所述装置的无线通信装置。
背景技术
分频器用于各种电子装置中，包括例如蜂窝式电话及个人数字助理等便携式无线装置。分频器的输出波形通常是从分频器的输入的上升沿或下降沿导出。为此，奇数分频器(例如，除以3、5、7等等)具有通常限于为其输入的周期的整数倍数的脉冲宽度的输出。因为奇数分频器的完整输出循环等于奇数个其输入循环持续时间，所以获取百分之五十的工作循环通常需要对应于非整数个输入循环的脉冲宽度。这可能不必要地限制使用奇数分频器的设备的设计者可用的频率选择。
因此，需要分频器、例如锁存器等分频器组件和用于操作分频器的方法，其克服现有电路的上述限制且在除以奇数时不会过度地限制操作频率的选择。进一步需要具有所述分频器的通信设备，包括无线通信设备。
发明内容
本文中所揭示的实施例可通过提供可在输入的上升沿及下降沿两者上转变的锁存器结构、通过所述锁存器结构所制造的分频器的实施例及使用所述分频器的接收器及发射器的实施例来解决以上所描述的需要中的一者或一者以上。
在一实施例中，一种电子锁存器包括第一电路，第一电路经配置以在第一输入处于第一输入逻辑电平(例如，高)且第二输入处于第一输入逻辑电平时将第一输出驱动到第一输出逻辑电平(例如，低)，在第一输入处于第二输入逻辑电平(例如，低)且第二输入处于第二输入逻辑电平时将第一输出驱动到不同于第一输出逻辑电平的第二输出逻辑电平(例如，高)，且在将不同输入逻辑电平施加到第一输入及第二输入时将第一输出设定到高阻抗状态。电子锁存器还包括第二电路，第二电路经配置以在第三输入处于第一输入逻辑电平且第四输入处于第一输入逻辑电平时将第二输出驱动到第一输出逻辑电平，在第三输入处于第二输入逻辑电平且第四输入处于第二输入逻辑电平时将第二输出驱动到第二输出逻辑电平，且在将不同输入逻辑电平施加到第三输入及第四输入时将第二输出设定到高阻抗状态。电子锁存器进一步包括第三电路，第三电路经配置以在第一电路将第一输出驱动到高阻抗状态且第二电路将第二输出驱动到高阻抗状态时维持第一输出及第二输出的电压电平。
在一实施例中，一种电子锁存器包括用于在第一输入处于第一输入电平且第二输入处于第一输入电平时将第一输出驱动到第一输出电平、在第一输入处于第二输入电平且第二输入处于第二输入电平时将第一输出驱动到不同于第一输出电平的第二输出电平且在将不同输入电平施加到第一输入及第二输入时将第一输出设定到高阻抗状态的装置。电子锁存器还包括用于在第三输入处于第一输入电平且第四输入处于第一输入电平时将第二输出驱动到第一输出电平、在第三输入处于第二输入电平且第四输入处于第二输入电平时将第二输出驱动到第二输出电平且在将不同输入电平施加到第三输入及第四输入时将第二输出设定到高阻抗状态的装置。电子锁存器进一步包括用于在用于驱动第一输出的装置将第一输出驱动到高阻抗状态且用于驱动第二输出的装置将第二输出驱动到高阻抗状态时维持第一输出及第二输出的电压电平的装置。
在一实施例中，一种分频器包括多个锁存器。多个锁存器中的每一锁存器经选择性地配置以在时钟的上升沿及下降沿两者上切换状态。
在一实施例中，提供一种用于操作电子锁存器的方法。方法包括响应于第一输入及第一时钟相位处于第一输入逻辑电平而以第一输出逻辑电平来驱动第一输出。方法还包括响应于第二输入及第二时钟相位处于第一输入逻辑电平而以第一输出逻辑电平来驱动第二输出。方法另外包括响应于第一输入及第一时钟相位处于第二输入逻辑电平而以第二输出逻辑电平来驱动第一输出。方法进一步包括响应于第二输入及第二时钟相位处于第二输入逻辑电平而以第二输出逻辑电平来驱动第二输出。方法进一步包括响应于第一输入及第一时钟相位处于不同输入逻辑电平而在第一输出处提供高阻抗。方法进一步包括响应于第二输入及第二时钟相位处于不同输入逻辑电平而在第二输出处提供高阻抗。方法进一步包括在第一输入及第一时钟相位处于不同输入逻辑电平且第二输入及第二时钟相位处于不同输入逻辑电平时维持第一输出及第二输出的逻辑电平。
参考以下描述、图式及所附权利要求书，将更好地理解本发明的这些方面及其它方面。
附图说明
图1A说明锁存器的选定组件；
图1B说明用于图1A的锁存器的电路符号；
图2说明分频器的选定组件；及
图3说明图2的分频器的时序方面；及
图4说明操作经配置以在上升沿及下降沿两者上转变的锁存器的过程的选定步骤。
具体实施方式
在本文献中，词语“实施例”、“变体”及类似表述用以指代特定设备、过程或制品，且未必指代同一设备、过程或制品。因此，在一个位置或上下文中所使用的“一个实施例”(或类似表述)可指代特定设备、过程或制品；在不同位置中的相同或类似表述可指代不同设备、过程或制品。表述“替代实施例”、“替代地”及类似短语可用以指示许多不同可能实施例中的一者。可能实施例的数目未必限于两个或任何其它数量。
词语“示范性”在本文中可用以表示“充当实例、例子或说明”。本文中描述为“示范性”的任何实施例或变体未必被看作比其它实施例或变体优选或有利。在此描述中所描述的所有实施例及变体均为示范性实施例及变体，其经提供以使所属领域的技术人员能够制造及使用本发明，且未必限制给予本发明的合法保护范围。
图1A及图1B分别说明示范性锁存器100的选定组件及用于同一锁存器100的电路符号。如以下将论述，锁存器100可用于分频器中。
出于解释性目的，可将图1A所示的锁存器100的选定组件划分为三个晶体管群组。在图1A中，第一晶体管群组103包括晶体管M1A、M7、M6及M0A。第二晶体管群组105包括晶体管M1B、M9、M8及M0B。第三晶体管群组107包括具有晶体管M2、M3、M4及M5的一对交叉耦合反相器。应注意，在图中，DB代表
Figure BPA00001330568100031
(D补(D-bar))或D输入的经反转信号；同样地，QB代表
Figure BPA00001330568100032
(Q-bar)或Q输出的经反转信号；且CKB代表
Figure BPA00001330568100033
(CK-bar)或CK输入的经反转时钟信号。
让我们首先查看锁存器100的第一晶体管群组103的操作。当D及CK均为高时，晶体管M1A及M7处于“断开”(OFF)状态(不导电)，且晶体管M0A及M6处于“接通”(ON)状态(导电)。因此，
Figure BPA00001330568100041
输出被下拉。相反地，当D及CK均为低时，晶体管M1A及M7处于“接通”状态，且晶体管M0A及M6处于“断开”状态。因此，
Figure BPA00001330568100042
输出被拉高。最后，当CK的状态与D的状态相反(D为高，而CK为低，或反之亦然)时，容易见到锁存器100的晶体管群组103在
Figure BPA00001330568100043
处提供高阻抗，因为晶体管M1A/M7中的一者“断开”，且晶体管M0A/M6中的一者也“断开”。
如图1A所示，我们在此处假设正供应电压VDD，但在其它实施例中极性可能不同，而未必脱离本发明的范围。因此，电路可通过连接到M1A及M1B的源极的接地电位及连接到M0A及M0B的源极的VSS而操作。另外，所属领域的技术人员在细读本发明之后将不难理解，可以N沟道晶体管取代P沟道晶体管，且反之亦然。
锁存器100的第二晶体管群组105的操作类似于第一晶体管群组103的操作，其中具有对参考指定符的必要改变。换句话说，当
Figure BPA00001330568100044
及
Figure BPA00001330568100045
均为高时，晶体管M1B及M9处于“断开”状态(不导电)，且晶体管M0B及M8处于“接通”状态(导电)。因此，Q输出被下拉。相反地，当
Figure BPA00001330568100046
及
Figure BPA00001330568100047
均为低时，晶体管M1B及M9处于“接通”状态，且晶体管M0B及M8处于“断开”状态。因此，Q输出被拉高。最后，当
Figure BPA00001330568100048
的状态与
Figure BPA00001330568100049
的状态相反(为高，而
Figure BPA000013305681000411
为低，或反之亦然)时，锁存器100的第二晶体管群组105在Q处提供高阻抗，因为晶体管M1B/M9中的一者“断开”，且晶体管M0B/M8中的一者也“断开”。
接下来转向通过第三晶体管群组107的晶体管M2到M5所制作的交叉耦合反相器的操作，此电路在锁存器100的第一晶体管群组103及第二晶体管群组105不通过低逻辑值或高逻辑值来驱动
Figure BPA000013305681000412
及Q而是在这些输出处提供高阻抗时维持
Figure BPA000013305681000413
输出及Q输出的逻辑状态。这是D的电平与CK的电平不同(且，当然，同时
Figure BPA000013305681000414
的电平与
Figure BPA000013305681000415
的电平也不同)时的状况。为了说明起见，考虑Q为高且
Figure BPA000013305681000416
为低时的状况。接着，晶体管M2及M5“接通”，且晶体管M3及M4“断开”。因此，交叉耦合晶体管M2到M5将
Figure BPA000013305681000417
拉低且将Q拉高。如果锁存器100的第一晶体管群组103及第二晶体管群组105开始在Q及
Figure BPA000013305681000418
处提供高阻抗，那么晶体管M2到M5继续将Q及
Figure BPA000013305681000419
分别驱动到高及低。当Q为低且
Figure BPA000013305681000420
为高时，操作是对称的。在任一状况下，继续维持Q及
Figure BPA000013305681000421
的先前存在的(即，恰好在第一晶体管群组103及第二晶体管群组105开始在Q及
Figure BPA000013305681000422
处提供高阻抗之前存在的)逻辑状态。
因此，当D及CK为高时，Q及
Figure BPA00001330568100051
呈现对应电压电平(分别为高及低)；且当D及CK为低时，Q及
Figure BPA00001330568100052
呈现对应电压电平(分别为低及高)。当D输入及CK输入中的仅一者的状态改变时，第一晶体管群组103及第二晶体管群组105在Q及
Figure BPA00001330568100053
上提供高阻抗，且第三晶体管群组107的交叉耦合反相器维持Q及
Figure BPA00001330568100054
恰好在D输入及CK输入的分歧之前所呈现的电压电平。
因此，锁存器100不仅可在CK的上升沿或下降沿上改变状态，而且可在CK的上升沿及下降沿两者上改变状态。
图2说明包括三个锁存器(锁存器1、锁存器2及锁存器3)的分频器200的选定组件，三个锁存器中的每一者经配置以在时钟CK的上升沿及下降沿两者上转变。在一变体中，三个锁存器中的每一者与图1A及图1B所示的锁存器100等同或大体上相同，其中具有用于图1及图2中的相同参考指定符。分频器200经配置以除以三，且在其输出处(例如，锁存器3的Q3及/或QB3)提供具有大体上百分之五十的工作循环的波形。
图3说明分频器200的操作的选定时序方面。图3中的阴影区域对应于未知状态/转变，且以下不对其进行论述。参考指定符Q1指代锁存器1的Q输出，Q2指代锁存器2的Q输出，且Q3指代锁存器3的Q输出。参考指定符Q3还总体上指代分频器200的输出中的一者。
图3中的箭头指示状态与转变之间的因果关系。因此，箭头“1”展示Q1从低到高的第一(在时间方面，即，图3中的最左边)转变由于在Q3为低时出现的CK上升沿而发生。箭头“2”展示Q2的第一上升沿由于CK在Q1保持高时的随后下降沿而接着跟随。箭头“3”指示Q3的下降沿由于在Q2为高时的CK上升沿而接着出现。类似地，箭头“4”指示Q1的下一下降沿是由于CK在Q3保持高时的下降沿而引起，箭头“5”指示Q2的下一下降沿是由于在Q1为低时的CK上升沿而引起，且箭头“6”指示Q3的随后下降沿为在Q2为低时的CK下降沿的结果。
如从图2及图3可见且所属领域的一般技术人员在细读此文献及附图之后将容易理解，锁存器1到3中的每一者中Q的状态转变在时钟CK(及CKB)的上升沿及下降沿两者上发生，时钟CK(及CKB)在输出Q3处被除以三。
分频器200或借助根据图1A所示的实施例的锁存器制作的另一分频器可用于无线通信装置(例如，蜂窝式电话或个人数字助理)的接收器及/或发射器中。举例来说，所述分频器可用于合成器的锁相回路(PLL)的反馈路径中，以对输入到合成器中的参考频率进行分频，或对合成器的输出进行分频。
图4说明操作经配置以在上升时钟沿及下降时钟沿两者上转变的锁存器(例如，图1A及图1B的锁存器100)的方法400的选定步骤。
在流程点401处，锁存器经配置、经加电且准备好进行操作。
在步骤410处，锁存器中的第一电路(103)响应于第一输入(D)及时钟的第一相位(CK)各自处于第一输入逻辑电平(例如，逻辑高)而产生第一输出
Figure BPA00001330568100061
的第一输出逻辑电平(例如，逻辑低)。
在步骤420处，锁存器中的第二电路(105)响应于第二输入
Figure BPA00001330568100062
及时钟的第二相位
Figure BPA00001330568100063
各自处于第一输入逻辑电平而产生第二输出(Q)的第一输出逻辑电平。
在步骤430处，锁存器中的第一电路响应于第一输入及时钟的第一相位各自处于第二输入逻辑电平(例如，逻辑低)而产生第一输出的第二输出逻辑电平(例如，逻辑高)。
在步骤440处，锁存器中的第二电路响应于第二输入及时钟的第二相位各自处于第二输入逻辑电平(例如，逻辑低)而产生第二输出的第二输出逻辑电平(例如，逻辑高)。
在步骤450处，锁存器中的第一电路响应于第一输入及时钟的第一相位处于不同输入逻辑电平(例如，时钟为高且第一输入为低，或反之亦然)而在第一输出处产生高阻抗状态。
在步骤460处，锁存器中的第二电路响应于第二输入及时钟的第二相位处于不同输入逻辑电平(例如，时钟为高且第二输入为低，或反之亦然)而在第二输出处产生高阻抗状态。
在步骤470处，锁存器中的第三电路(107)维持第一输出及第二输出的逻辑状态，其是紧接在时钟的第一相位的状态与第一输入的状态变得不同或时钟的第二相位的状态与第二输入的状态变得不同之前存在的。
可根据需要而连续地重复方法400的步骤。
如所属领域的技术人员在细读本发明之后将理解，根据此文献的奇数分频器可实施除了三以外的分频数字，例如，五、七、九或任何其它奇数。所述分频器可实施于包括其它分频器的链(chain)中，使得所述链的总分频比可为奇数、偶数及/或可编程。所属领域的技术人员在细读本发明之后将进一步理解，可使用差分信号(输入及输出两者)来实施根据此文献的锁存器。事实上，如果用反转输入/输出差分参考电平(“-”)来替换接地符号且认为输入(Q及QB)及输出(D及DB)是非反转差分输入/输出(“+”)，那么以上所描述及图中所说明的实施例及变体可为差分的。接着可使用图2及图3所说明的原理来配置奇数分频器。
尽管在本发明中可能已连续地描述各种方法的步骤及决策块，但可通过单独元件联合或并行地、异步或同步地、以管线方式或以其它方式执行这些步骤及决策中的一些步骤及决策。不存在以此描述所列出步骤及决策的相同次序来执行所述步骤及决策的特定要求，除非明确地如此指示、以其它方式从上下文中清楚地看出，或固有地如此要求。然而，应注意，在选定变体中，是以以上所描述及/或附图所示的特定序列来执行步骤及决策。此外，在每一系统中可能并不需要每一所说明的步骤及决策，而尚未特别说明的一些步骤及决策在一些系统中可能是需要的或必要的。
所属领域的技术人员将理解，此文献中所描述的通信技术可用于单向业务传输及用于双向业务传输。
所属领域的技术人员还将理解，可使用多种不同技艺及技术中的任一者来表示信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可贯穿以上描述所参考的数据、指令、命令、信息、信号、位、符号及码片。
所属领域的技术人员将进一步了解，可将结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块、电路及算法步骤实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件与软件的此互换性，已在上文中按照其功能性一般性地描述了各种说明性组件、块、模块、电路及步骤。将所述功能性实施为硬件、软件或是硬件与软件的组合是视特定应用及强加于整个系统上的设计约束而定。所属领域的技术人员可针对每一特定应用以变化的方式来实施所描述的功能性，但不应将所述实施决策解释为导致脱离本发明的范围。
可通过经设计以执行本文中所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块及电路。通用处理器可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处理器，或任何其它所述配置。
可能已结合本文中所揭示的实施例而描述的方法或算法的步骤可直接以硬件、以由处理器执行的软件模块或以所述两者的组合进行体现。软件模块可驻存于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸式盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息及将信息写入到存储媒体。在替代例中，存储媒体可与处理器成一体。处理器及存储媒体可驻存于ASIC中。ASIC可驻存于接入终端中。或者，处理器及存储媒体可作为离散组件而驻存于接入终端中。
提供所揭示的实施例的前述描述以使任何所属领域的技术人员能够制造或使用本发明。对这些实施例的各种修改对于所属领域的技术人员来说将是显而易见的，且本文中所界定的一般原理可应用于其它实施例。因此，本发明既定不限于本文中所展示的实施例，而是应符合与本文中所揭示的原理及新颖特征一致的最广泛范围。

Claims (26)

1.一种电子锁存器，其包含：
第一电路，其经配置以在第一输入处于第一输入逻辑电平且第二输入处于所述第一输入逻辑电平时将第一输出驱动到第一输出逻辑电平，在所述第一输入处于第二输入逻辑电平且所述第二输入处于所述第二输入逻辑电平时将所述第一输出驱动到不同于所述第一输出逻辑电平的第二输出逻辑电平，且在将不同输入逻辑电平施加到所述第一输入及所述第二输入时将所述第一输出设定到高阻抗状态；
第二电路，其经配置以在第三输入处于所述第一输入逻辑电平且第四输入处于所述第一输入逻辑电平时将第二输出驱动到所述第一输出逻辑电平，在所述第三输入处于所述第二输入逻辑电平且所述第四输入处于所述第二输入逻辑电平时将所述第二输出驱动到所述第二输出逻辑电平，且在将不同输入逻辑电平施加到所述第三输入及所述第四输入时将所述第二输出设定到所述高阻抗状态；及
第三电路，其经配置以在所述第一电路将所述第一输出驱动到所述高阻抗状态且所述第二电路将所述第二输出驱动到所述高阻抗状态时维持所述第一输出及所述第二输出的电压电平。
2.根据权利要求1所述的电子锁存器，其中：
所述第一输出逻辑电平为逻辑低；
所述第二输出逻辑电平为逻辑高；
所述第一输入逻辑电平为所述逻辑高；且
所述第二输入逻辑电平为所述逻辑低。
3.根据权利要求1所述的电子锁存器，其中所述第三电路包含一对交叉耦合反相器。
4.根据权利要求3所述的电子锁存器，其中：
所述第一电路包含第一晶体管、第二晶体管、第三晶体管及第四晶体管，所述第一晶体管、所述第二晶体管、所述第三晶体管及所述第四晶体管串联地连接，所述第一晶体管、所述第二晶体管、所述第三晶体管及所述第四晶体管中的每一者包含漏极、源极及栅极，所述第一输入耦合到所述第二晶体管的所述栅极且耦合到所述第三晶体管的所述栅极，所述第一输出耦合到所述第二晶体管的所述漏极且耦合到所述第三晶体管的所述漏极；且
所述第二电路包含第五晶体管、第六晶体管、第七晶体管及第八晶体管，所述第五晶体管、所述第六晶体管、所述第七晶体管及所述第八晶体管串联连接，所述第五晶体管、所述第六晶体管、所述第七晶体管及所述第八晶体管中的每一者包含漏极、源极及栅极，所述第三输入耦合到所述第六晶体管的所述栅极且耦合到所述第七晶体管的所述栅极，所述第二输出耦合到所述第六晶体管的所述漏极且耦合到所述第七晶体管的所述漏极。
5.根据权利要求4所述的电子锁存器，其中所述第三电路包含一对交叉耦合反相器。
6.根据权利要求4所述的电子锁存器，其中：
所述第三电路包含第九晶体管、第十晶体管、第十一晶体管及第十二晶体管，所述第九晶体管、所述第十晶体管、所述第十一晶体管及所述第十二晶体管中的每一晶体管包含栅极、源极及漏极；
所述第九晶体管的所述漏极耦合到所述第十晶体管的所述漏极、所述第十一晶体管的所述栅极、所述第十二晶体管的所述栅极及所述第一输出；且
所述第十一晶体管的所述漏极耦合到所述第十二晶体管的所述漏极、所述第九晶体管的所述栅极、所述第十晶体管的所述栅极及所述第二输出。
7.一种包含多个锁存器的分频器，所述多个锁存器中的每一锁存器是根据权利要求1所述，所述分频器经配置以除以奇整数。
8.一种频率产生器，其包含根据权利要求7所述的分频器。
9.一种无线通信装置，其包含根据权利要求8所述的频率产生器。
10.一种移动通信装置，其包含根据权利要求8所述的频率产生器。
11.一种电子锁存器，其包含：
用于在第一输入处于第一输入电平且第二输入处于所述第一输入电平时将第一输出驱动到第一输出电平、在所述第一输入处于第二输入电平且所述第二输入处于所述第二输入电平时将所述第一输出驱动到不同于所述第一输出电平的第二输出电平且在将不同输入电平施加到所述第一输入及所述第二输入时将所述第一输出设定到高阻抗状态的装置；
用于在第三输入处于所述第一输入电平且第四输入处于所述第一输入电平时将第二输出驱动到所述第一输出电平、在所述第三输入处于所述第二输入电平且所述第四输入处于所述第二输入电平时将所述第二输出驱动到所述第二输出电平且在将不同输入电平施加到所述第三输入及所述第四输入时将所述第二输出设定到所述高阻抗状态的装置；及
用于在所述用于驱动所述第一输出的装置将所述第一输出驱动到所述高阻抗状态且所述用于驱动所述第二输出的装置将所述第二输出驱动到所述高阻抗状态时维持所述第一输出及所述第二输出的电压电平的装置。
12.根据权利要求11所述的电子锁存器，其中：
所述第一输出电平为逻辑低；
所述第二输出电平为逻辑高；
所述第一输入电平为所述逻辑高；且
所述第二输入电平为所述逻辑低。
13.根据权利要求10所述的电子锁存器，其中：
所述用于驱动所述第一输出的装置包含第一多个N沟道晶体管；
所述用于驱动所述第二输出的装置包含第二多个N沟道晶体管；且
所述用于维持电压电平的装置包含第三多个N沟道晶体管。
14.根据权利要求11所述的电子锁存器，其中：
所述用于驱动所述第一输出的装置包含第一多个P沟道晶体管；
所述用于驱动所述第二输出的装置包含第二多个P沟道晶体管；且
所述用于维持电压电平的装置包含第三多个P沟道晶体管。
15.根据权利要求11所述的电子锁存器，其经配置以在正供应电压与接地电位之间操作。
16.根据权利要求11所述的电子锁存器，其经配置以在负供应电压与接地电位之间操作。
17.一种包含频率产生器的无线通信装置，所述频率产生器包含经配置以除以奇整数的分频器，所述分频器包含多个锁存器，所述多个锁存器中的每一锁存器是根据权利要求11所述。
18.一种包含多个锁存器的分频器，所述多个锁存器中的每一锁存器经选择性地配置以在时钟的上升沿及下降沿两者上切换状态。
19.根据权利要求18所述的分频器，其中所述多个锁存器经配置以将所述时钟的频率除以奇数，以获得工作循环大体上等于百分之五十的至少一个输出。
20.一种包含射频区段的无线装置，所述射频区段包含根据权利要求19所述的分频器。
21.根据权利要求18所述的分频器，其中所述奇数为3。
22.根据权利要求18所述的分频器，其中所述奇数为5。
23.根据权利要求18所述的分频器，其中所述奇数大于5。
24.一种操作电子锁存器的方法，所述方法包含：
响应于第一输入及第一时钟相位处于第一输入逻辑电平而以第一输出逻辑电平驱动第一输出；
响应于第二输入及第二时钟相位处于所述第一输入逻辑电平而以所述第一输出逻辑电平驱动第二输出；
响应于所述第一输入及所述第一时钟相位处于第二输入逻辑电平而以第二输出逻辑电平驱动所述第一输出；
响应于所述第二输入及所述第二时钟相位处于所述第二输入逻辑电平而以所述第二输出逻辑电平驱动所述第二输出；
响应于所述第一输入及所述第一时钟相位处于不同输入逻辑电平而在所述第一输出处提供高阻抗；
响应于所述第二输入及所述第二时钟相位处于不同输入逻辑电平而在所述第二输出处提供所述高阻抗；及
在所述第一输入及所述第一时钟相位处于不同输入逻辑电平且所述第二输入及所述第二时钟相位处于不同输入逻辑电平时，维持所述第一输出及所述第二输出的逻辑电平。
25.根据权利要求24所述的方法，其中：
所述第二输入为所述第一输入的补充；且
所述第二时钟相位为所述第一时钟相位的补充。
26.根据权利要求25所述的方法，其中：
所述第一输出逻辑电平为逻辑低；
所述第二输出逻辑电平为逻辑高；
所述第一输入逻辑电平为所述逻辑高；且
所述第二输入逻辑电平为所述逻辑低。
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