CN107181484B - 复用器 - Google Patents

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Abstract

本发明涉及一种复用器。本发明公开了一种复用器电路。具体地，公开了一种用作复用器的锁存电路，该锁存电路用于将由各对输入信息信号携载的信息复用到输出信息信号上，每对输入信息信号包括第一输入信息信号和第二输入信息信号，并且每对输入信息信号基于那些输入信息信号的信号值并且与由其他的一对或多对输入信息信号携载的信息值交错地携载信息值。

Description

复用器
技术领域
本发明涉及复用器，具体地，涉及电路如用于在复用器中使用或作为复用器使用的锁存电路。这种电路可以实现为例如IC芯片上的集成电路。
背景技术
复用电路用于将输入数据信号(通常是数字数据信号)上携载的数据(或其它信息)复用到输出数据信号上。对于将输入数据信号重新定时到输出数据信号上，这种电路通常也是有用的。在转换之前，复用电路可以设置在数模转换器(DAC)的输入级处，或者在转换之后，复用电路可以设置在模数转换器(ADC)的输出级处。
当然，可以在期望将两个或更多个输入信息流复用到输出信息流上的任何地方设置复用电路。
已经发现先前考虑的复用器在噪声和/或功率性能方面不利地影响其它电路(如DAC电路)，并且在电路面积方面效率低。期望解决这样的问题。
发明内容
根据本发明的第一方面的实施方式，提供了一种用作复用器的锁存电路，该锁存电路用于将由各对输入信息信号携载的信息复用到输出信息信号上，每对输入信息信号包括第一输入信息信号和第二输入信息信号，并且每对输入信息信号基于那些输入信息信号的信号值并且与由其他的一对或多对输入信息信号携载的信息值交错地携载信息值。所述对的数目可以是整数X，其中X是2或更大的值。
锁存电路可以包括：多对输入开关，每对输入开关包括第一输入开关和第二输入开关，并且每对输入开关被配置成由相应的成对的输入信息信号来控制；以及输出端，其被配置成输出所述输出信息信号。
对于所述每对输入开关，第一输入开关可以被配置成接收相应的成对的输入信息信号的第一输入信息信号，并且第二输入开关可以被配置成接收该对输入信息信号的第二输入信息信号。对于所述输入开关，第一输入开关可以被连接以控制锁存电路的第一节点处的第一电流，并且第二输入开关可以被连接以控制锁存电路的第二节点处的(单独的)第二电流。第一电流和第二电流可以在单独的路径中流动，以便它们可以例如通过比较器被比较。
锁存电路可以被配置成基于所述第一电流和所述第二电流中的哪个电流大于另一个电流来控制输出信息信号，以便将成对的输入信息信号所携载的连续信息值锁存到输出信息信号上。以这种方式，这样的锁存电路可以通过采用多对输入开关和这样的相应的成对的输入信息信号来有效地提供复用功能。
例如，如果其他每对输入开关由其成对的输入信息信号控制为给定的非确定状态，则输入开关可以被连接成使得成对的输入开关中的一对输入开关(其由其成对的输入信息信号控制为给定的确定状态)确定所述第一电流和所述第二电流中的哪个电流大于另一个电流。因此，输入信息信号可以被配置成使得在任一时刻携载信息值的那些输入信息信号之一将其成对的输入开关控制为确定状态(并且控制所述第一电流和所述第二电流中的哪个电流大于另一个电流)，而其他每对输入信息信号将其成对的输入开关控制为非确定状态(并且不控制所述第一电流和所述第二电流中的哪个电流大于另一个电流)。以这种方式，由成对的输入信息信号所携载的信息值可以被复用到输出信息信号上。
作为一个选项，第一输入开关可以包括单独的晶体管，所述晶体管的栅极端子被配置成接收相应的输入信息信号，并且所述晶体管的沟道沿着穿过所述第一节点的相应的并行的第一电流路径被连接。在这种情况下，第二输入开关可以包括单独的晶体管，所述晶体管的栅极端子被配置成接收相应的输入信息信号，并且所述晶体管的沟道沿着穿过所述第二节点的相应的并行的第二电流路径被连接。
作为另一选项，第一输入开关可以包括单独的晶体管，所述晶体管的栅极端子被配置成接收相应的输入信息信号，并且所述晶体管的沟道沿着穿过所述第一节点的第一电流路径串联连接。在这种情况下，第二输入开关可以包括单独的晶体管，所述晶体管的栅极端子被配置成接收相应的输入信息信号，并且所述晶体管的沟道沿着穿过所述第二节点的第二电流路径串联连接。
第一电流路径和第二电流路径都可以在一端穿过同一公共节点，而在另一端穿过第一节点或第二节点(视情况而定)。
锁存电路可以包括被配置成接收时钟信号的时钟输入端，其中，锁存电路被配置成与所述时钟信号同步地在交替的设置相和评估相中进行操作，所述输入信息信号与所述时钟信号同步，以便每个评估相在信息值由所述成对的输入信息信号携载时发生，并且锁存电路被配置成在每个评估相中将由所述成对的输入信息信号携载的信息值锁存到输出信号上。
输出信息信号可以是成对的输出信息信号，包括第一输出信息信号和第二输出信息信号。在这种情况下，锁存电路可以被配置成使第一输出信息信号和第二输出信息信号在每个设置相具有彼此相同的信号值，而在每个评估相具有彼此不同的信号值。此外，锁存电路可以被配置成在每个评估相中使第一输出信息信号和第二输出信息信号中的一个输出信息信号具有比那些输出信息信号中的另一个输出信息信号更高的信号值，在该评估相中，信息值被锁存到成对的输出信息信号上，从而确定那些输出信息信号中的哪个输出信息信号具有较高的信号值或较低的信号值。
根据本发明的第二方面的实施方式，提供了一种复用器，该复用器包括：根据前述第一方面的锁存电路。这样的复用器可以包括被配置成将成对的输入信息信号引入到锁存电路的信息信号引入电路，其中信息信号引入电路被连接至锁存电路，使得输入开关接收它们各自的输入信息信号并且由它们各自的输入信息信号控制。
每对输入信息信号可以具有交替的有效相和无效相，每对输入信息信号可以基于那些输入信息信号的信号值在其有效相中的每一个中携载信息值，并且每对输入信息信号可以在多对输入信息信号中的其他每对输入信息信号处于无效相时处于有效相。以这种方式，由成对的信息信号携载的信息值可以是交错的或交替的。
每对输入信息信号可以在其无效相中具有用于将有关的输入开关控制为非确定状态的信号值，以便在其无效相中接收输入信息信号的所有输入开关处于非确定状态。每对输入信息信号可以在其有效相中具有用于将有关的输入开关控制为确定状态的信号值，处于确定状态的输入开关确定第一电流和第二电流中的哪个电流大于另一个电流。
对于每对输入信息信号，第一输入信息信号的信号值和第二输入信息信号的信号值可以在无效相中彼此相同(例如，都为逻辑低或都为逻辑高)，但在有效相中彼此不同(例如，一个为逻辑高，而另一个为逻辑低)。在每个有效相中，处于该有效相的第一输入信息信号和第二输入信息信号中的一个输入信息信号可以具有比所述第一输入信息信号和所述第二输入信息信号中的另一个输入信息信号更高的信号值，该有效相中携载的信息值确定那些输入信息信号中的哪个输入信息信号具有较高的信号值或较低的信号值(例如，其为逻辑低或其为逻辑高)。
信息信号引入电路可以是被配置成接收成对的输入信息信号的信息信号接收电路或被配置成生成成对的输入信息信号的信息信号生成电路。多组本锁存电路可以一起充当这样的信息信号生成电路。
根据本发明的第三方面的实施方式，提供了一种复用器系统，该复用器系统包括：根据前述第一方面的锁存电路，该锁存电路是下游锁存电路，其中所述下游锁存电路中的成对的输入开关的数目是两个；以及第一上游锁存电路和第二上游锁存电路，所述第一上游锁存电路和所述第二上游锁存电路是根据上述第一方面的锁存电路，其中输出信息是成对的输出信息信号。在这种情况下，第一上游锁存电路和第二上游锁存电路可以被配置成彼此异相地操作，并且下游锁存电路可以被连接以接收所述第一上游锁存电路的成对的输出信息信号作为下游锁存电路的成对的输入开关中的一对输入开关的成对的输入信息信号，并且接收所述第二上游锁存电路的成对的输出信息信号作为下游锁存电路的成对的输入开关中的另一对输入开关的成对的输入信息信号。
在这样的系统中，所述锁存电路中的每一个可以是以下这样的锁存电路：其中，输出信息是成对的输出信息信号。在这种情况下，第一上游锁存电路和第二上游锁存电路以及下游锁存电路可以形成上游-下游锁存电路组，该系统可以包括多个上游-下游锁存电路组，并且各个上游-下游锁存电路组中的成对的下游锁存电路可以是另一所述上游-下游锁存电路组中的第一上游锁存电路和第二上游锁存电路。因此，这样的锁存电路可以以树结构或网络连接在一起以形成这样的复用器系统。
根据本发明的第四方面的实施方式，提供了一种用作复用器的锁存电路，该锁存电路用于将由各对输入信息信号携载的信息复用到输出信息信号上，每对输入信息信号包括第一输入信息信号和第二输入信息信号，每对输入信息信号具有交替的有效相和无效相，每对输入信息信号基于那些输入信息信号的信号值在其有效相中的每一个中携载信息值，并且每对输入信息信号在多对输入信息信号中的其他每对输入信息信号处于无效相时处于有效相，所述锁存电路包括：多对输入开关，每对输入开关包括第一输入开关和第二输入开关，并且每对输入开关被配置成由相应的所述成对的输入信息信号来控制；以及输出端，其被配置成输出所述输出信息信号，其中，对于所述每对输入开关，第一输入开关被配置成接收相应的成对的输入信息信号的第一输入信息信号，并且第二输入开关被配置成接收该对输入信息信号的第二输入信息信号，并且输入开关被连接在锁存电路中，以控制输出信息信号，并且在其有效相和无效相中被连接在与成对的输入信息信号的信号值相适应(或与其一致或与其对应)的布置中，使得当输入开关由它们各自的输入信息信号控制时，由成对的输入信息信号所携载的连续信息值被锁存到输出信息信号上。
该布置可以使得处于有效相的该对输入信息信号将它们的输入开关控制为确定状态，在所述确定状态下，那些开关确定输出信号的值，而处于无效相的每对输入信息信号将它们的输入开关控制为非确定状态，在所述非确定状态下，那些开关不确定输出信号的值。
对于所述输入开关，第一输入开关可以被连接以控制锁存电路的第一节点处的第一电流，并且第二输入开关被连接以控制锁存电路的第二节点处的(单独的)第二电流。处于其有效相和无效相的成对的输入信息信号的信号值可以被配置成使得由处于有效相的成对的输入信息信号所携载的信息值来确定所述第一电流和所述第二电流中的哪个电流大于另一个电流。锁存电路可以被配置成基于在连续的所述有效相中所述第一电流和所述第二电流中的哪个电流大于另一个电流来控制输出信息信号，以便将由成对的输入信息信号携载的连续信息值锁存到输出信息信号上。
作为一个选项，第一输入开关可以包括单独的晶体管，所述晶体管的栅极端子被配置成接收相应的输入信息信号，并且所述晶体管的沟道沿着穿过所述第一节点的相应的并行的第一电流路径被连接。在这种情况下，第二输入开关可以包括单独的晶体管，所述晶体管的栅极端子被配置成接收相应的输入信息信号，并且所述晶体管的沟道沿着穿过所述第二节点的相应的并行的第二电流路径被连接。
作为另一选项，第一输入开关可以包括单独的晶体管，所述晶体管的栅极端子被配置成接收相应的输入信息信号，并且所述晶体管的沟道沿着穿过所述第一节点的第一电流路径串联连接。在这种情况下，第二输入开关可以包括单独的晶体管，所述晶体管的栅极端子被配置成接收相应的输入信息信号，并且所述晶体管的沟道沿着穿过所述第二节点的第二电流路径串联连接。
第一电流路径和第二电流路径都可以在一端穿过同一公共节点，而在另一端穿过第一节点或第二节点(视情况而定)。
对于每对输入信息信号，第一输入信息信号的信号值和第二输入信息信号的信号值在无效相中可以彼此相同，而在有效相中彼此不同。在每个有效相中，处于该有效相的第一输入信息信号和第二输入信息信号中的一个输入信息信号可以具有比所述第一输入信息信号和所述第二输入信息信号中的另一个输入信息信号更高的信号值，该有效相中携载的信息值确定那些输入信息信号中的哪个输入信息信号具有较高的信号值或较低的信号值。
这样的锁存电路可以包括：时钟输入端，其被配置成接收时钟信号，其中，锁存电路被配置成与所述时钟信号同步地在交替的设置相和评估相中进行操作，输入信息信号与所述时钟信号同步，以便每个评估相在相应的有效相期间发生，并且锁存电路被配置成在每个评估相中将由处于有效相的成对的输入信息信号携载的信息值锁存到输出信号上。
输出信息信号可以是成对的输出信息信号，包括第一输出信息信号和第二输出信息信号。在这种情况下，锁存电路可以被配置成使第一输出信息信号和第二输出信息信号在每个设置相具有彼此相同的信号值，而在每个评估相具有彼此不同的信号值。锁存电路可以被配置成在每个评估相使第一输出信息信号和第二输出信息信号中的一个输出信息信号具有比那些输出信息信号中的另一个输出信息信号更高的信号值，在该评估相中被锁存到该对输出信息信号上的信息值确定那些输出信息信号中的哪个输出信息信号具有较高的信号值或较低的信号值。
根据本发明的第五方面的实施方式，提供了一种复用器，该复用器包括根据前述第四方面的锁存电路。这样的复用器可以包括被配置成将成对的输入信息信号引入到锁存电路的信息信号引入电路，其中，信息信号引入电路被连接至锁存电路，使得输入开关接收它们各自的所述输入信息信号并且由它们各自的所述输入信息信号控制。
信息信号引入电路可以是被配置成接收成对的输入信息信号的信息信号接收电路或被配置成生成成对的输入信息信号的信息信号生成电路。多组本锁存电路可以一起充当这样的信息信号生成电路。
根据本发明的第六方面的实施方式，提供了一种复用器系统，该复用器系统包括：根据前述第四方面的锁存电路，所述锁存电路是下游锁存电路，其中所述下游锁存电路中的所述成对的输入开关的数目是两个；以及第一上游锁存电路和第二上游锁存电路，所述第一上游锁存电路和第二上游锁存电路是根据前述第四方面的锁存电路，其中输出信息信号是成对的输出信息信号，其中，第一上游锁存电路和第二上游锁存电路被配置成彼此异相地操作，并且下游锁存电路被连接以接收所述第一上游锁存电路的成对的输出信息信号作为下游锁存电路的成对的输入开关中的一对输入开关的成对的输入信息信号，并且接收所述第二上游锁存电路的成对的输出信息信号作为下游锁存电路的成对的输入开关中的另一对输入开关的成对的输入信息信号。
在这样的系统中，所述每个锁存电路可以是根据上述第四方面的锁存电路，其中输出信息信号是成对的输出信息信号。在这种情况下，第一上游锁存电路和第二上游锁存电路以及下游锁存电路可形成上游-下游锁存电路组，该系统可以包括多个所述上游-下游锁存电路组，并且各个上游-下游锁存电路组的成对的下游锁存电路可以是另一个所述上游-下游锁存电路组的第一上游锁存电路和第二上游锁存电路。因此，这样的锁存电路可以以树结构连接在一起以形成这样的复用器系统。
根据本发明的第七方面的实施方式，提供了一种将由相应的成对的输入信息信号携载的信息复用到输出信息信号上的方法，每对输入信息信号包括第一输入信息信号和第二输入信息信号，所述方法包括：将成对的输入信息信号提供至锁存电路，所述锁存电路包括多对输入开关以及输出端，每对输入开关包括第一输入开关和第二输入开关，每对输入开关被连接以接收相应的所述成对的输入信息信号，所述输出端被配置成输出所述输出信息信号，其中，对于所述每对输入开关，第一输入开关被连接以接收相应的成对的输入信息信号的第一输入信息信号，并且第二输入开关被连接以接收该对输入信息信号的第二输入信息信号；配置输入信息信号使得每对输入信息信号具有交替的有效相和无效相，每对输入信息信号基于那些输入信息信号的信号值在其有效相中的每一个中携载信息值，并且每对输入信息信号在多对输入信息信号中的其他每对输入信息信号处于无效相时处于有效相；以及取决于输入开关如何被连接，将成对的输入信息信号的信号值配置在其有效相和无效相中，使得当输入开关由它们各自的输入信息信号控制时，由成对的输入信息信号携载的连续信息值被锁存到输出信息信号上。
根据本发明的第八方面的实施方式，提供了一种用作复用器的strongARM或其他钟控锁存电路，其具有多对输入端，其中成对的输入端并联连接在一起。也就是说，如果每对输入端包括第一输入端和第二输入端，则第一输入端可以并联连接，并且第二输入端也可以并联连接。例如，如果输入端被实现为栅极控制NMOS晶体管，则对应于成对的输入端的成对的输入信息信号可以是差分RTZ(归零)信号。
根据本发明的第九方面的实施方式，提供了一种用作复用器的strongARM或其他钟控锁存电路，其具有多对输入端，其中成对的输入端被串联连接在一起。也就是说，如果每对输入端包括第一输入端和第二输入端，则第一输入端可以串联连接，并且第二输入端也可以串联连接。例如，如果输入端被实现为栅极控制NMOS晶体管，则对应于成对的输入端的成对的输入信息信号可以是差分RTO(归一)信号。
这样的锁存电路可以以树结构或网络连接在一起，其中这样的锁存电路中的两个或更多个的输出端形成另一个这样的锁存电路的输入端。
这样的锁存电路可以包括：第一对输入晶体管，其栅极端子充当所述多对输入端中的一对输入端；至少第二对输入晶体管，其分别与第一对晶体管并联连接，并且其栅极端子充当所述多对输入端中的另一对输入端。此外，两个交叉耦接的成对的晶体管连接在一起以形成交叉耦接的反相器，并且其输出端一起提供锁存电路的输出端。成对的输入晶体管可以连接在公共尾节点与第一中间节点和第二中间节点之间。交叉耦接的反相器可以连接在中间节点和第一参考电压源之间。该电路可以包括连接在各个反相器的输出端与第一参考电压源之间的两个钟控预充电晶体管以及连接在所述公共尾节点和第二参考电压源之间的钟控激活晶体管。两个输出端都可以设置有反相器以提供最终的反相输出。
输入信息信号可以是数据信号或控制信号。输入信息信号可以是数字信号。输入信息信号对可以是差分归零信号或归一信号。
对于每对输入信息信号，它们中的第一输入信息信号可以具有逻辑1值，而它们中的第二输入信息信号可以具有逻辑0值，以在有效相期间指示数字数据值1，并且它们中的第一输入信息信号可以具有逻辑0值，而它们中的第二输入信息信号可以具有逻辑1值，以在有效相期间指示数字数据值0。
根据本发明的第十方面的实施方式，提供了包括根据前述方面中的一个或更多个方面的锁存电路或复用器或复用器系统的数模电路或模数电路。
根据本发明的第十一方面的实施方式，提供了一种IC芯片如倒装芯片，所述IC芯片包括根据前述方面中的一个或更多个方面的锁存电路或复用器或复用器系统或数模电路或模数电路。
本发明扩展至与装置方面对应的方法方面。
附图说明
现在将通过示例的方式参考附图，其中：
图1是对理解本发明的实施方式有用的复用器系统的示意图；
图2是表示图1的各个复用器之一的示意图；
图3是对理解图2的电路的操作有用的信号定时图；以及
图4是实现本发明的电路的示意性框图。
具体实施方式
图1是对理解可以使用本发明的实施方式的一般环境有用的复用器系统1的示意图。
复用器系统1包括多个复用器2和DAC电路块4。应当理解的是，DAC电路块4仅仅是可以基于从复用器提供的输入数据信号进行操作的一个示例电路块。本发明的实施方式当然可以结合采用数据信号的任何电路来使用。
还应当理解的是，本系统1和本文中稍后公开的各种实施方式在复用数字数据信号的上下文中描述。然而，数字数据信号仅仅是一个方便的示例，并且本发明一般可以应用于信息信号的复用。例如，这样的信息信号可以是数据信号或控制信号，并且可以是数字信号或模拟信号。从下面的描述显而易见的是，本发明处理成对的信息信号，并且信息值由每对信息信号之间的幅度差表达。
返回到图1，示出了为了方便而标记为A、B和C的三个复用器2，应当理解的是，这三个复用器2可以形成较大的复用器树布置的一部分。在该示例中，复用器A和复用器B存在于树的相同级中，其中，其相应的输出信号(为了方便，也标记为A和B)由下一级中的复用器C接收。
复用器A被连接以接收数据(信息)信号数据1和数据2以及时钟信号CLKA。复用器B被连接以接收数据(信息)信号数据3和数据4以及时钟信号CLKB。复用器C被连接以接收数据(信息)信号A和B以及时钟信号CLKC。复用器A将数据信号A输出至复用器C，并且类似地，复用器B将数据信号B输出至复用器C。继而，复用器C输出数据信号C。
复用器A和复用器B以相同的速度(在图1中表示为时钟频率F)进行操作，并且同样地，时钟信号CLKA和CLKB可以彼此相同或者例如彼此简单地异相。下一级中的复用器C以复用器A和复用器B的双倍速度进行操作，并且这在图1中表示为时钟频率2F。因此，时钟信号CLKA和CLKB具有时钟频率F，并且时钟信号CLKC具有时钟频率2F。时钟信号CLKC可以与时钟信号CLKA和CLKB中的一个时钟信号或这两个时钟信号同步并且同相。
因此，如图1所示，数据信号(作为信息信号的示例)从复用器树的级传递到级，每个级执行并行-串行复用/重新定时操作，以便以到如图1中指示的DAC电路块4的单个输入结束。虽然图1中未示出，但是更多的复用器级可以在复用器A和复用器B之前，而且更多的复用器级可以跟随复用器C。级的数目当然取决于应用。
图2是表示各个复用器2中的一个复用器(在这种情况下是复用器C)的示意图。从图2显而易见的是，本复用器2可以称为双输入锁存电路。
复用器C在图2中以“黑盒”形式示出，简单地指示输入和输出，以便可以理解其总体功能，并且还以详细形式指示被配置成执行总体功能的电路(锁存电路)10的一个示例。
数据输入和输出作为成对的信息信号提供，在这种情况下作为差分RTZ(归零)信号。“差分RTZ”的含义将参照在下面更详细地描述的图3来理解。
复用器A的输出A(见图1)是差分RTZ对RZA和/RZA，并且类似地，复用器B的输出B是差分RTZ对RZB和/RZB。这四个信号RZA、/RZA、RZB和/RZB与其时钟信号CLKC一起形成到复用器C的输入。应当理解的是，前级复用器A和B分别基于异相时钟信号CLKA和CLKB进行操作。信号数据1至数据4也可以各自被实现为这样的成对的差分RTZ信号。
图2中所示的示例电路10可以容易地描述为strongARM锁存器或钟控(clocked)锁存器，但重要的是具有(至少)两组并联连接的输入端(一组接收RZA和/RZA，而另一组接收RZB和/RZB)，并且在输出端具有反相器以生成RZC和/RZC(一起对应于图1中的输出C)。
电路10包括：第一对输入晶体管12和14、至少第二对输入晶体管16和18、构成反相器28和30的两个交叉耦接的成对的晶体管20、22、24和26、公共尾节点32、中间节点34和36、第一参考电压源38、第一预充电(设置)晶体管40和第二预充电(设置)晶体管42、反相器输出节点44和46、钟控激活(评估)晶体管50、第二参考电压源52以及输出反相器54和56。
第一对输入晶体管12和14的栅极端子充当多对输入端中的一对输入端，在这种情况下接收信号RZA和/RZA。第二对输入晶体管16和18的栅极端子充当多对输入端中的另一对输入端，在这种情况下接收输入信号RZB和/RZB。晶体管12与晶体管16并联连接，并且晶体管14与晶体管18并联连接。
两个交叉耦接的成对的晶体管20、22、24和26被连接在一起以形成交叉耦接的反相器28和30。尽管经由反相器54和56，但是设置在输出节点44和46处的这些反相器28和30的输出端提供电路10的最终输出。
成对的输入晶体管12、14、16和18连接在公共尾节点32与第一中间节点34和第二中间节点36之间。具体地，晶体管12和16彼此并联连接在公共尾节点32和第一中间节点34之间，并且晶体管14和18彼此并联连接并且在公共尾节点32和第二中间节点36之间。
交叉耦接的反相器28和30连接在中间节点34和36与第一参考电压源38(在这种情况下为VDD)之间。具体地，反相器28连接在第一中间节点34和第一参考电压源之间，并且反相器30连接在第二中间节点36和第一参考电压源38之间。反相器28的输出端连接至输出节点44，并且反相器30的输出端连接至输出节点46。
两个预充电晶体管40和42连接在输出节点44和46与第一参考电压源38之间。具体地，预充电晶体管40连接在节点44和第一参考电压源38之间，并且预充电晶体管42连接在输出节点46和第一参考电压源之间。激活晶体管50连接在公共尾节点32和第二参考电压源52(在这种情况下为接地(GND))之间。
在本实施方式中，晶体管12、14、16、18、20、22和50是NMOSMOSFET，而晶体管24、26、40和42是PMOS MOSFET。晶体管40、42和50被连接以在其栅极端子处接收时钟信号CLKC。
反相器54和56分别设置在输出节点44和46处，以提供最终的电路输出RZC和/RZC。
图3是对理解图2的电路的操作有用的信号定时图。
假设输入RZA和/RZA来自基于时钟信号CLKA而进行操作的类似的在前复用器2。因此，当时钟信号CLKA为低时，在前复用器处于其复位(或“设置”或“预充电”或“无效”)相，并且同样地，信号RZA和/RZA都为低(如图3所示)。当时钟信号CLKA为高时，在前复用器处于活跃(“再生”或“有效”或“评估”或“激活”)相，因此取决于数据值，信号RZA或/RZA为高。
因此，对于诸如RZA和/RZA的差分RTZ对，存在交替的“有效”相和“无效”相，其中，在图3中“无效”相被标记为“RST”(复位)相。对于有效相，信息值由以下状态表达：两个信号中的一个信号先变高(VDD)然后返回到低或零(GND)从而归零，并且这两个信号中的另一个信号保持低。在图3的示例中，数字“1”由RZA先变高(VDD)然后返回至低(GND)同时/RZA保持低来表达，并且数字“0”由/RZA先变高(VDD)然后返回至低(GND)同时RZA保持低来表达。对于无效相或RST相，RZA和/RZA都保持低。
以上对输入RZA和/RZA的描述类似地适用于输入RZB和/RZB，应当注意的是，考虑到时钟信号CLKA和CLKB之间的相位关系，它们的有效相和无效相与信号RZA和/RZA的有效相和无效相不同相。
复用器C的时钟输入，即时钟信号CLKC，是时钟信号CLKA和CLKB的频率的两倍。因此可以看出，如图3所示，复用器C基于其输入RZA、/RZA、RZB和/RZB以及时钟信号CLKC生成输出RZC和/RZC。
例如，当时钟信号CLKC为低时，复用器C处于复位(或设置或预充电)相，并且同样地，该信号RZC和/RZC都为低(再如图3所示)。原因是当时钟信号CLKC为低时，晶体管50截止(防止电流流过节点32并从而流过节点34和节点36)，并且晶体管40和42导通，将节点44和46充电到逻辑高或VDD(其中反相器54和56因此给出低输出)。
当时钟信号CLKC为高时，复用器C处于活跃(或再生或评估)相，因此取决于有关的数据值，信号RZC或/RZC为高。原因是当时钟信号CLKC为高时，晶体管50导通(允许电流流过节点32)，并且晶体管40和42截止。此外，信号RZA、/RZA、RZB和/RZB使得晶体管12、14、16和18中的一个晶体管导通而其它晶体管截止，从而使得在流过中间节点34和36的电流中存在不平衡。具体地，采用数字“1”由变高的RZA表达的示例，晶体管12导通，而晶体管14、16和18截止。因此，允许电流流过节点32和34，但不流过节点36。节点34和36处的这种不平衡影响交叉耦接的反相器28和30的操作，而这又放大了该不平衡，从而导致节点44和46中的一个节点变高而另一个节点变低。在该示例中，当晶体管12导通而晶体管14、16和18截止时，节点34被拉低，这也将节点46拉低，因此节点44变高，从而导致RZC变高并且/RZC变(或有效地保持)低，为当前目的忽略短暂的过渡状态，而交叉耦接的反相器28和30将其输出加速到它们的最终状态。因此，在该示例中，在确定RZC和/RZC的值的意义上，成对的晶体管12和14处于确定状态，而成对的晶体管16和18处于非确定状态，以便RZA和/RZA对在该时间处正在控制输出(处于有效相)。
应当理解的是，如图3所示的由输入A和B携载的原始数据序列1-1-0-0被复用到输出信号C上，那些数据值之间具有间隙，以允许来自与复用器C处于复用器树中同一级中的另一复用器的异相等效信号。
注意，电路10基于RTZ信号对进行操作。也就是说，在每对(例如，RZA和/RZA)中，不管数据值如何，对于其“有效”相，信号中的一个保持相同，而另一个信号在每个时钟周期中上升和下降。在以下意义上，一对信号是差分的：重要的是有效相期间这些信号之间的幅度的差。
因此，在整个复用器树上，电路汲取与数据无关的恒定电流，即存在数据无关的功耗。这得以实现的原因是：不管数据是变化还是保持不变，一对信号中的一个信号在每个有效相中先变高然后再变低。例如，虽然标准的CMOS复用器取决于数据可以具有范围从100mA到400mA的电流汲取，但是本配置可以恒定地汲取例如200mA。当考虑复用器电路对周围电路(如图1中的DAC电路块4)的影响时，这是有利的。
此外，一般的strongARM锁存布置是低功率电路，例如，原因是strongARM锁存布置具有比节省功率的CMOS锁存器更小的时钟负载。同样地，整个复用器树在低功率下进行操作。
图4是实现本发明的复用器60的示意图。复用器60包括信息信号引入电路62和锁存电路64。
信息信号引入电路62被配置成在已经接收或生成与时钟信号同步的多对差分RTZ信息信号的情况下输出所述多对差分RTZ信息信号。在这种情况下，成对的信息信号包括第一对A和/A以及第二对B和/B。每对信息信号具有交替的有效相和无效相，所述交替的有效相和无效相对应于上面结合图3描述的交替的活跃相和复位相。如从图3应当理解的，每对信息信号在其他每对信息信号处于无效相时处于有效相。
锁存电路64是钟控电路，并且包括多对输入端和输出端。那些成对的输入端可以并联连接在一起。可替选地，它们可以串联连接在一起。在这种情况下，第一对输入端接收信号A和/A，并且第二对输入端接收信号B和/B。钟控锁存电路64的输出端输出信号C和/C，这些信号也是一对差分RTZ信号。
通过比较图1和图4，应当理解的是，复用器A和B组合对应于信息信号引入电路62，并且复用器C对应于锁存电路64。因此，成对的复用器2可以在复用器树中为下一个复用器2提供输入信号。即使当在较大的复用器树中设置许多这样的复用器2时，也提供了上述优点。因此，可以提供具有低功耗和数据无关功耗的大规模复用。
回顾图2，应当理解的是，尽管电路10设置有两对输入端(一对输入端接收RZA和/RZA，而另一对输入端接收RZB和/RZB)，但是通常可以具有整数X对输入端，其中X是2或更大的值。例如，可以设置三(即，其中X＝3)对输入端，其中如图3，有效相和无效相在三对输入信息信号之间交错，以便在某一时刻这三对输入信息信号中只有一对输入信息信号处于有效相。因此，这种电路可以一般地提供X路复用。此外，可以调整时钟信号的占空比(例如，其中X＝4，25％：75％的占空比)，以辅助与图1一致的多组电路10的级联。
此外，一起回顾图2和图3，应当理解的是，RTZ信号RZA、/RZA、RZB和/RZB是合适的，原因是晶体管12、14、16和18是NMOS晶体管，其中晶体管12和16并联并且连接至节点34，而且晶体管14和18并联并且连接至节点36。也就是说，信号被布置成使得它们中的仅一个(处于其有效相的一个)在某一时刻具有逻辑高值，并且使得处于有效相的对有效地确定信号RZC和/RZC上输出的值。
然而，NMOS晶体管12、14、16和18可以具有串联布置，其中晶体管12和16串联并且连接至节点34，而且晶体管14和18串联并且连接至节点36。在那种情况下，信号RZA、/RZA、RZB和/RZB可以用等效的归一信号来代替，使得它们中的仅一个(处于其有效相的一个)在某个时刻具有逻辑低值，并且使得处于有效相的对有效地确定与RZC和/RZC等效的输出信号上输出的值。应当理解的是，晶体管布置和输入信号布置的其他兼容配对将可以实现相同的总体效果，即，处于有效相的成对的输入信号有效地确定输出信号上输出的值，并且本公开内容将被相应地理解。
此外，根据图3应当理解的是，除了时钟频率和数据速率加倍之外，输出信号对RZC和/RZC在格式上与输入信号对RZA、/RZA以及RZB、/RZB相似。因此，应当理解的是，输出信号对RZC和/RZC可以形成随后的复用器2(参见图1)的输入信号对。
应当理解的是，实现本发明的电路可以连同混合信号电路如DAC或ADC电路一起设置。本文中公开的电路(其与DAC或ADC电路一起设置)因此可被描述为DAC或ADC。
本发明的电路可以实现为例如IC芯片如倒装芯片上的集成电路。本发明扩展到如上所述的集成电路和IC芯片、包括这样的IC芯片的电路板以及包括这样的电路板的通信网络(例如，因特网光纤网络和无线网络)和这样的网络的网络设备。
在所附权利要求的精神和范围内，根据上述公开内容，本发明可以以许多不同的方式来实现。

Claims (15)

1.一种用作复用器的锁存电路，所述锁存电路用于将由各对输入信息信号携载的信息复用到输出信息信号上，每对输入信息信号包括第一输入信息信号和第二输入信息信号，并且每对输入信息信号基于输入信息信号的信号值并且与由其他的一对或多对输入信息信号携载的信息值交错地携载信息值，所述锁存电路包括：
多对输入开关，每对输入开关包括第一输入开关和第二输入开关，并且每对输入开关被配置成由相应的成对的输入信息信号来控制；以及
输出端，其被配置成输出所述输出信息信号，
其中，
对于所述每对输入开关，所述第一输入开关被配置成接收相应的成对的输入信息信号中的第一输入信息信号，并且所述第二输入开关被配置成接收所述成对的输入信息信号中的第二输入信息信号，
对于所述每对输入开关，所述第一输入开关在公共尾节点与第一节点之间彼此并联连接以控制所述锁存电路的所述第一节点处的第一电流，并且所述第二输入开关在所述公共尾节点与第二节点之间彼此并联连接以控制所述锁存电路的所述第二节点处的第二电流，并且
所述锁存电路被配置成基于所述第一电流和所述第二电流中的哪个电流大于另一个电流来控制所述输出信息信号，以便将由成对的输入信息信号所携载的连续信息值锁存到所述输出信息信号上。
2.根据权利要求1所述的锁存电路，其中，如果其他每对输入开关由其成对的输入信息信号控制为给定的非确定状态，则所述输入开关被连接成使得当成对的输入开关中的一对输入开关由其成对的输入信息信号控制为给定的确定状态时，所述一对输入开关确定所述第一电流和所述第二电流中的哪个电流大于另一个电流。
3.根据权利要求1或2所述的锁存电路，其中，
所述第一输入开关包括单独的晶体管，所述晶体管的栅极端子被配置成接收相应的输入信息信号，并且所述晶体管的沟道沿着穿过所述第一节点的相应的并行的第一电流路径被连接，并且
所述第二输入开关包括单独的晶体管，所述晶体管的栅极端子被配置成接收相应的输入信息信号，并且所述晶体管的沟道沿着穿过所述第二节点的相应的并行的第二电流路径被连接。
4.根据权利要求1或2所述的锁存电路，其中，
所述第一输入开关包括单独的晶体管，所述晶体管的栅极端子被配置成接收相应的输入信息信号，并且所述晶体管的沟道沿着穿过所述第一节点的第一电流路径串联连接，并且
所述第二输入开关包括单独的晶体管，所述晶体管的栅极端子被配置成接收相应的输入信息信号，并且所述晶体管的沟道沿着穿过所述第二节点的第二电流路径串联连接。
5.根据权利要求3所述的锁存电路，其中，所述第一电流路径和所述第二电流路径都在一端穿过同一公共节点，而在另一端穿过所述第一节点或所述第二节点。
6.根据权利要求1或2所述的锁存电路，包括：
时钟输入端，其被配置成接收时钟信号，
其中，
所述锁存电路被配置成与所述时钟信号同步地在交替的设置相和评估相中进行操作，
所述输入信息信号与所述时钟信号同步，以便每个评估相在信息值由所述成对的输入信息信号携载时发生，并且
所述锁存电路被配置成在每个评估相中将由所述成对的输入信息信号携载的信息值锁存到所述输出信息信号上。
7.根据权利要求6所述的锁存电路，其中，
所述输出信息信号是成对的输出信息信号，包括第一输出信息信号和第二输出信息信号，
所述锁存电路被配置成使所述第一输出信息信号和所述第二输出信息信号在每个设置相中具有彼此基本相同的信号值，而在每个评估相中具有彼此不同的信号值，并且
所述锁存电路被配置成在每个评估相中使所述第一输出信息信号和所述第二输出信息信号中的一个输出信息信号具有比输出信息信号中的另一个输出信息信号更高的信号值，在所述评估相中，所述信息值被锁存到所述成对的输出信息信号上，从而确定输出信息信号中的哪个输出信息信号具有较高的信号值或较低的信号值。
8.一种复用器，包括：
根据前述权利要求中的任一项所述的锁存电路；以及
信息信号引入电路，其被配置成将成对的输入信息信号引入到所述锁存电路，
其中，
所述信息信号引入电路连接至所述锁存电路，使得输入开关接收它们各自的输入信息信号并且由它们各自的输入信息信号控制。
9.根据权利要求8所述的复用器，其中，
每对输入信息信号具有交替的有效相和无效相，每对输入信息信号基于输入信息信号的信号值在其有效相中的每一个中携载信息值，并且每对输入信息信号在多对输入信息信号中的其他每对输入信息信号处于无效相时处于有效相。
10.根据权利要求9所述的复用器，其中，
每对输入信息信号在其无效相中具有用于将有关的输入开关控制为非确定状态的信号值，并且
每对输入信息信号在其有效相中具有用于将有关的输入开关控制为确定状态的信号值，处于所述确定状态的输入开关确定所述第一电流和所述第二电流中的哪个电流大于另一个电流。
11.根据权利要求9或10所述的复用器，其中，
对于每对输入信息信号，第一输入信息信号的信号值和第二输入信息信号的信号值在所述无效相中彼此基本相同，而在所述有效相中彼此不同，以及/或者
在每个有效相中，具有所述有效相的第一输入信息信号和第二输入信息信号中的一个输入信息信号具有比所述第一输入信息信号和所述第二输入信息信号中的另一个输入信息信号更高的信号值，所述有效相中携载的信息值确定输入信息信号中的哪个输入信息信号具有较高的信号值或较低的信号值。
12.根据权利要求8至10中的任一项所述的复用器，其中，所述信息信号引入电路是被配置成接收所述成对的输入信息信号的信息信号接收电路或者被配置成生成所述成对的输入信息信号的信息信号生成电路。
13.一种复用器系统，包括：
根据权利要求1至7中的任一项所述的锁存电路，所述锁存电路是下游锁存电路，其中，所述下游锁存电路中的成对的输入开关的数目是两个；以及
第一上游锁存电路和第二上游锁存电路，所述第一上游锁存电路和所述第二上游锁存电路是根据权利要求7所述的锁存电路，
其中，
所述第一上游锁存电路和所述第二上游锁存电路被配置成彼此异相地进行操作，并且
所述下游锁存电路被连接以接收所述第一上游锁存电路的成对的输出信息信号作为所述下游锁存电路的成对的输入开关中的一对输入开关的成对的输入信息信号，并且接收所述第二上游锁存电路的成对的输出信息信号作为所述下游锁存电路的成对的输入开关中的另一对输入开关的成对的输入信息信号。
14.根据权利要求13所述的复用器系统，其中，
所述锁存电路中的每一个是根据权利要求7所述的锁存电路，
所述第一上游锁存电路和所述第二上游锁存电路以及所述下游锁存电路形成上游-下游锁存电路组，
所述系统包括多个所述上游-下游锁存电路组，并且
各个上游-下游锁存电路组的成对的下游锁存电路是另一个上游-下游锁存电路组的第一上游锁存电路和第二上游锁存电路。
15.一种用作复用器的锁存电路，所述锁存电路用于将由各对输入信息信号携载的信息复用到输出信息信号上，每对输入信息信号包括第一输入信息信号和第二输入信息信号，每对输入信息信号具有交替的有效相和无效相，每对输入信息信号基于输入信息信号的信号值在其有效相中的每一个中携载信息值，并且每对输入信息信号在多对输入信息信号中的其他每对输入信息信号处于无效相时处于有效相，所述锁存电路包括：
多对输入开关，每对输入开关包括第一输入开关和第二输入开关，并且每对输入开关被配置成由相应的成对的输入信息信号控制；以及
输出端，其被配置成输出所述输出信息信号，
其中，
对于所述每对输入开关，所述第一输入开关被配置成接收相应的成对的输入信息信号中的第一输入信息信号，并且所述第二输入开关被配置成接收所述成对的输入信息信号中的第二输入信息信号，
所述输入开关在其有效相和无效相中被连接在所述锁存电路中，以控制所述输出信息信号，并且所述输入开关在其有效相和无效相中被连接在与所述成对的输入信息信号的信号值相适应的布置中，使得当所述输入开关由它们各自的输入信息信号控制时，由所述成对的输入信息信号所携载的连续信息值被锁存到所述输出信息信号上，并且
所述第一输入开关在公共尾节点与第一节点之间彼此并联连接以控制所述锁存电路的所述第一节点处的第一电流，并且所述第二输入开关在所述公共尾节点与第二节点之间彼此并联连接以控制所述锁存电路的所述第二节点处的第二电流。
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